JPS59191936A - 高速論理回路 - Google Patents
高速論理回路Info
- Publication number
- JPS59191936A JPS59191936A JP58066428A JP6642883A JPS59191936A JP S59191936 A JPS59191936 A JP S59191936A JP 58066428 A JP58066428 A JP 58066428A JP 6642883 A JP6642883 A JP 6642883A JP S59191936 A JPS59191936 A JP S59191936A
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- JP
- Japan
- Prior art keywords
- voltage
- circuit
- vol
- load element
- logical circuit
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09432—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors with coupled sources or source coupled logic
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は集積化されたソース電極結合型電界効果トラン
ジスタ論理回路（以後、５ＣＦＬ回路と称する）の高速
化に関するものである。
ジスタ論理回路（以後、５ＣＦＬ回路と称する）の高速
化に関するものである。
従来、この種の５ＣＦＬ回路はアナログ信号を増幅する
ための差動増幅回路と全く同じ形の回路を用いており、
ただ異なる点はアナログ信号を増幅するための差動増幅
回路の入力信号は一般に微小電圧を対象としているのに
対して５ＣＦＬ回路では論理振幅電圧を入力電圧として
考えている点である。＝方において、この種の回路は入
力信号の印加される一対の駆動トランジスタが飽オ■領
域で動作することが必要であるから、各トランジスタに
対して ■ＧＳ−■Ｔ≦■ＤＳ（１） なる条件が成立つことが必要である。ここで、■Ｇｓは
ゲート・ソース間電圧、ｖＴ はゲート閾値電圧、■Ｄ
ｓはドレイン・ソース間電圧である。従って、入力論理
高レベル電圧をｖＩＨ１出カ論理低レベル電圧をＶ。Ｌ
とすると式（１）よりＶＩＨＶＴ≦■ｏＬ（２Ｊ が成立つことが必要である。式（２）より■。Ｌの下限
値を回路的に設定すると共にＶｏｒｔ （出方論理高レ
ベル電圧）をレベル・シフトして■□ヨとし、式（２）
を満足するようにしなけれはならない。■ｏＨは一般に
電源電圧（”Ｉ）Ｄ） ｌこ選ばれるからＶ。ＬはｖＤ
Ｄ−△Ｖとなる。ここで△■は論理振幅である。
ための差動増幅回路と全く同じ形の回路を用いており、
ただ異なる点はアナログ信号を増幅するための差動増幅
回路の入力信号は一般に微小電圧を対象としているのに
対して５ＣＦＬ回路では論理振幅電圧を入力電圧として
考えている点である。＝方において、この種の回路は入
力信号の印加される一対の駆動トランジスタが飽オ■領
域で動作することが必要であるから、各トランジスタに
対して ■ＧＳ−■Ｔ≦■ＤＳ（１） なる条件が成立つことが必要である。ここで、■Ｇｓは
ゲート・ソース間電圧、ｖＴ はゲート閾値電圧、■Ｄ
ｓはドレイン・ソース間電圧である。従って、入力論理
高レベル電圧をｖＩＨ１出カ論理低レベル電圧をＶ。Ｌ
とすると式（１）よりＶＩＨＶＴ≦■ｏＬ（２Ｊ が成立つことが必要である。式（２）より■。Ｌの下限
値を回路的に設定すると共にＶｏｒｔ （出方論理高レ
ベル電圧）をレベル・シフトして■□ヨとし、式（２）
を満足するようにしなけれはならない。■ｏＨは一般に
電源電圧（”Ｉ）Ｄ） ｌこ選ばれるからＶ。ＬはｖＤ
Ｄ−△Ｖとなる。ここで△■は論理振幅である。
普通、△■は共通ソースに入っている定電流源による定
電流と負荷抵抗の積で表わされるので、△■を一定値以
下にするためζこ負荷抵抗に制限を与えている。
電流と負荷抵抗の積で表わされるので、△■を一定値以
下にするためζこ負荷抵抗に制限を与えている。
また、定電流源のかわりに比較的大きい抵抗を用いる場
合があるが、この時も負荷抵抗の値を制限して△■を抑
えている。
合があるが、この時も負荷抵抗の値を制限して△■を抑
えている。
一方において、５ＣＦＬ回路をモノリシック回路で作る
際には良質な定電流源を作ることは素子の特性のばらつ
きやトランジスタの飽和性を考慮すると高歩留りを期待
できない欠点があり、電流源のかわりに抵抗を用いる場
合では負荷抵抗に較べて充分に大きい抵抗を用いなけれ
ばならすその時動作点電流が小さくなり動作速度が低下
するという欠点があった。
際には良質な定電流源を作ることは素子の特性のばらつ
きやトランジスタの飽和性を考慮すると高歩留りを期待
できない欠点があり、電流源のかわりに抵抗を用いる場
合では負荷抵抗に較べて充分に大きい抵抗を用いなけれ
ばならすその時動作点電流が小さくなり動作速度が低下
するという欠点があった。
本発明の目的は動作点電流を減少させることなく出力論
理低レベル電圧の下限を規矩する手段を用いることによ
って電圧利得が大きく、かつ高速で動作する隔速論理回
路を提供することにある。
理低レベル電圧の下限を規矩する手段を用いることによ
って電圧利得が大きく、かつ高速で動作する隔速論理回
路を提供することにある。
本発明によれば、第１の電源と、一端が前記第１の電源
に接続され他端が第１の出力端子に接続される第１の負
荷素子と、前記第１の負荷素子に並列に接続される第１
の振幅制限素子と、ドレイン電極が前記第１の出力端子
に接続されゲート電極が第１の入力端子に接続されソー
ス電極が第１の回路節点に接続される第１の電界効果型
トランジスタ素子と、一端が前記第１の電源に接続され
他端が第２の出力端子に接続される第２の負荷素子と、
前記第２の負荷素子に並列に接続される第２の振幅制限
素子と、ドレイン電極が前記第２の出力端子に接続され
ゲート電極が第２の入力端子に接続されソース電極が前
記第１の回路節点に接続される第２の電界効果型トラン
ジスタ素子と、一端を前記第１の回路節点に接続し他端
を第２の電源に接続される第３の負荷素子と、を有する
ことを特徴とする高速論理回路を得ることができる。
に接続され他端が第１の出力端子に接続される第１の負
荷素子と、前記第１の負荷素子に並列に接続される第１
の振幅制限素子と、ドレイン電極が前記第１の出力端子
に接続されゲート電極が第１の入力端子に接続されソー
ス電極が第１の回路節点に接続される第１の電界効果型
トランジスタ素子と、一端が前記第１の電源に接続され
他端が第２の出力端子に接続される第２の負荷素子と、
前記第２の負荷素子に並列に接続される第２の振幅制限
素子と、ドレイン電極が前記第２の出力端子に接続され
ゲート電極が第２の入力端子に接続されソース電極が前
記第１の回路節点に接続される第２の電界効果型トラン
ジスタ素子と、一端を前記第１の回路節点に接続し他端
を第２の電源に接続される第３の負荷素子と、を有する
ことを特徴とする高速論理回路を得ることができる。
次に図によって本発明の説明を行なう。
第１図は従来の８ＣＦＬ回路の一例である。第１の電源
は端子１に接続され、第２の電源は端子２に接続される
。論理入力電圧は電界効果トランジスタ（ＦＥＴ）２０
のゲート電極３に印加され、比較電圧はＦＢＴ ２１の
ゲート電極４に印加される。
は端子１に接続され、第２の電源は端子２に接続される
。論理入力電圧は電界効果トランジスタ（ＦＥＴ）２０
のゲート電極３に印加され、比較電圧はＦＢＴ ２１の
ゲート電極４に印加される。
回路節点１２と端子２の間にはＦＥＴ ２２が接続され
ており適当な定電流が流れるようにＦＥＴのゲート幅と
ゲートバイアス電圧が印加される。論理出力電圧は端子
６と端子５から得られる。端子６からは補論理出力が得
られ、端子５からは真論理出力が得られる。出力論理低
レベル電圧ＶＯＬは抵抗１０又は１１の値玩にＦＥＴ２
２を流れる定電流■ｏの積ＲＸ、ＩＯを第１の電源の電
圧ＶＤＤから差し引いたものとなる。
ており適当な定電流が流れるようにＦＥＴのゲート幅と
ゲートバイアス電圧が印加される。論理出力電圧は端子
６と端子５から得られる。端子６からは補論理出力が得
られ、端子５からは真論理出力が得られる。出力論理低
レベル電圧ＶＯＬは抵抗１０又は１１の値玩にＦＥＴ２
２を流れる定電流■ｏの積ＲＸ、ＩＯを第１の電源の電
圧ＶＤＤから差し引いたものとなる。
ＶＯＬ ： ＶＤＤ−几ＬＩＯ（３）
従って、このＶＯＬが式（２）を満足しなければならな
いから入力論理高レベル電圧ＶＩＨは式（３）と表わさ
れるＶＯＬを考慮して、充分に低い電圧にしなければな
らない。普通、出力論理高レベル電圧ＶＯ）（はＶＤＤ
になるからＶＤＤをレベルシフトしてＶＩＨとし、式（
１）を満足する値にしている。ここで、式（３）から分
るようにＶＯＬはＩｏに一次的に依存する力）ら、Ｉｏ
を精度よく制御することが必要である。
いから入力論理高レベル電圧ＶＩＨは式（３）と表わさ
れるＶＯＬを考慮して、充分に低い電圧にしなければな
らない。普通、出力論理高レベル電圧ＶＯ）（はＶＤＤ
になるからＶＤＤをレベルシフトしてＶＩＨとし、式（
１）を満足する値にしている。ここで、式（３）から分
るようにＶＯＬはＩｏに一次的に依存する力）ら、Ｉｏ
を精度よく制御することが必要である。
しかしながら、Ｉｏはトランジスタの形状、ゲートしき
い値電圧に強く依存するので電流源としてＦＥＴを用い
るかぎり、端子７に印加するバイアス電圧の発生するバ
イアス回路を同一チップ内に集積化する場合にはＩｏの
制御は困難であり、その結果この従来の回路ではＶＯＬ
の制御が困難となり良好な５ＣＦＬ回路が歩留りよくで
きない欠点があった。なお、ゲート長の短いＦＢＴでは
電圧の飽和性が良くないのでＶＩＨのレベルによっても
１、が変化する欠点が付加される。ＦＥＴ２２の代りに
抵抗を用いたものもあるが、この場合も工。
い値電圧に強く依存するので電流源としてＦＥＴを用い
るかぎり、端子７に印加するバイアス電圧の発生するバ
イアス回路を同一チップ内に集積化する場合にはＩｏの
制御は困難であり、その結果この従来の回路ではＶＯＬ
の制御が困難となり良好な５ＣＦＬ回路が歩留りよくで
きない欠点があった。なお、ゲート長の短いＦＢＴでは
電圧の飽和性が良くないのでＶＩＨのレベルによっても
１、が変化する欠点が付加される。ＦＥＴ２２の代りに
抵抗を用いたものもあるが、この場合も工。
が一定にできず、かつ大きくできないので高速性が得ら
れない点や、ＶＩＨのレベルに対する制限が厳しくなる
欠点があった。
れない点や、ＶＩＨのレベルに対する制限が厳しくなる
欠点があった。
第２図に本発明による５ＣＦＬ回路の一実施例を示す。
第１図で示された従来の５ＣＦＬ回路の実施例における
抵抗１０ 、１１を負荷素子１０３ 、１０４に変更し
、ＦＥＴ２２の代りに負荷素子１０２を用い、かつ振幅
制限素子１００ 、１０１を付加したものである。
抵抗１０ 、１１を負荷素子１０３ 、１０４に変更し
、ＦＥＴ２２の代りに負荷素子１０２を用い、かつ振幅
制限素子１００ 、１０１を付加したものである。
この５ＣＦＬ回路では電圧利得はＦＥＴ ２０ 、ＦＥ
Ｔ２１の相互コンタクタンスｇｍと負荷素子１０３ 、
１０４の抵抗値によって決まり、Ｉｏは負荷素子１０２
によっておおよそ決めることができる。しかし１゜はＶ
ＩＨによって変化し、ＶＯＬの下限は変化しようとする
が振幅制限素子１０ｐ 、 １０１によってＶＯＬに制
限を与えることができる。このように、Ｉｏや電圧利得
に関係なく ＶＤＬを決めることができるのでＶＩＨと
振幅制限素子によって与えられるＶＯＬだけの関係即ち
、式（２）だけを考えてＶＩＨを決めてやればＦＥＴ
２０ 、２１を飽和領域で動作させることができる。以
上の説明からも分るように負荷素子１０２には定電流性
は要求されないので、この負荷素子として抵抗、ソース
ホロア結線をしたデプリーション形ＦＥＴなどを用いる
ことができる。又、負荷素子１０３ 、１０４ζこけ負
荷素子１０２と同じく抵抗、デプリーション形ＦＥＴを
用いることができる。製造プロセスの追従性の観点から
は負荷素子１０２ 、１０３ 、１０４はそれぞれ同種
の素子を用いる方がよい。
Ｔ２１の相互コンタクタンスｇｍと負荷素子１０３ 、
１０４の抵抗値によって決まり、Ｉｏは負荷素子１０２
によっておおよそ決めることができる。しかし１゜はＶ
ＩＨによって変化し、ＶＯＬの下限は変化しようとする
が振幅制限素子１０ｐ 、 １０１によってＶＯＬに制
限を与えることができる。このように、Ｉｏや電圧利得
に関係なく ＶＤＬを決めることができるのでＶＩＨと
振幅制限素子によって与えられるＶＯＬだけの関係即ち
、式（２）だけを考えてＶＩＨを決めてやればＦＥＴ
２０ 、２１を飽和領域で動作させることができる。以
上の説明からも分るように負荷素子１０２には定電流性
は要求されないので、この負荷素子として抵抗、ソース
ホロア結線をしたデプリーション形ＦＥＴなどを用いる
ことができる。又、負荷素子１０３ 、１０４ζこけ負
荷素子１０２と同じく抵抗、デプリーション形ＦＥＴを
用いることができる。製造プロセスの追従性の観点から
は負荷素子１０２ 、１０３ 、１０４はそれぞれ同種
の素子を用いる方がよい。
第３図は更に具体的な本発明の一実施例である。
振幅制限素子としてダイオード１０５ 、１０６を用い
ている。出力端子５，６の電圧の下限はダイオードの障
壁電圧によって決めることができる。即ち、障壁電圧を
φ８ とすると ＶＯＬ ＝ ＶＤＤ−φＢ（４） が得られ、抵抗１０ 、１１の値を比較的大きくしても
関係なく式（４）でＶＯＬを決めることができるので電
圧利得（１以上） 、Ｉｏを任意に選ぶことができる。
ている。出力端子５，６の電圧の下限はダイオードの障
壁電圧によって決めることができる。即ち、障壁電圧を
φ８ とすると ＶＯＬ ＝ ＶＤＤ−φＢ（４） が得られ、抵抗１０ 、１１の値を比較的大きくしても
関係なく式（４）でＶＯＬを決めることができるので電
圧利得（１以上） 、Ｉｏを任意に選ぶことができる。
なお、論理大刀は従来回路と同じく端子３より入力し、
比較電圧は端子４より入力しかつ真論理出力は端子５、
補論理出方は端子６より得ることができる。
比較電圧は端子４より入力しかつ真論理出力は端子５、
補論理出方は端子６より得ることができる。
以上の説明から分るように本発明にょるＳ ＣＦＬ回路
ではＶＯＬをダイオードの障壁電圧φ３ によって独立
に決めることができるので、抵抗１２が比較的小さく、
かつ多少抵抗値が変動してもＦｌｉＴ ２０゜２１を飽
和領域で働かせることができ、Ｉｏを大きくすることが
できるので、高速かっ歩留りの高いＳ ＣＦＬ 回路
を鞠ることができる。
ではＶＯＬをダイオードの障壁電圧φ３ によって独立
に決めることができるので、抵抗１２が比較的小さく、
かつ多少抵抗値が変動してもＦｌｉＴ ２０゜２１を飽
和領域で働かせることができ、Ｉｏを大きくすることが
できるので、高速かっ歩留りの高いＳ ＣＦＬ 回路
を鞠ることができる。
第１の電源及び第２の電源については、電源電圧は通常
、第１の電源の電圧が第２の電源電圧よりも充分に高け
ればよく、特に限定するものではないが、よく用いられ
る電源の組合せは（第１の電源電圧、、第２の電源電圧
）： （ｓＶ、ｏＶ）、（ＯＶ、−３，３Ｖ）、（Ｏ
Ｖ 、 −５，２ｙ） すどテする。
、第１の電源の電圧が第２の電源電圧よりも充分に高け
ればよく、特に限定するものではないが、よく用いられ
る電源の組合せは（第１の電源電圧、、第２の電源電圧
）： （ｓＶ、ｏＶ）、（ＯＶ、−３，３Ｖ）、（Ｏ
Ｖ 、 −５，２ｙ） すどテする。
第１図は従来の５ＣＦＬ回路の一実施例であり、１０、
’１１は抵抗、加−、２１、２２はＦＥＴである。 第２図は本発明による５ＣＦＬ回路の一実施例であり、
１０２ 、１０３ 、１０４は負荷素子であり、１００
。 １０１は振幅制限素子であり、２０ 、２１はＦｋＴで
ある。 第３図は本発明にょる５ＣＦＬ回路の更に具体的な一実
施例であり、１０ 、１１ 、１３は抵抗、１０５゜１
０６はタイオード、２ｏ、２１は干゛ＥＴである。
’１１は抵抗、加−、２１、２２はＦＥＴである。 第２図は本発明による５ＣＦＬ回路の一実施例であり、
１０２ 、１０３ 、１０４は負荷素子であり、１００
。 １０１は振幅制限素子であり、２０ 、２１はＦｋＴで
ある。 第３図は本発明にょる５ＣＦＬ回路の更に具体的な一実
施例であり、１０ 、１１ 、１３は抵抗、１０５゜１
０６はタイオード、２ｏ、２１は干゛ＥＴである。
Claims (1)
- 第１の電源と、一端が前記第１の電源に接続され他端が
第１の出力端子に接続される第１の負荷素子と、前記第
１の負荷素子に並列に接続される第１の振幅制限素子と
、ドレイン電極が前記第１の出力端子に接続され、ゲー
ト電極が第１の入力端子に接続されソース電、甑が第１
の回路節点に接続される第１の電界効果型トランジスタ
素子と、一端が前記第１の電源に接続され他端が第２の
出力端子に接続される第２の負荷素子と、前記第２の負
荷素子に並列に接続される第２の振幅制限素子と、ドレ
イン電極が前記第２の出力端子に接続されゲート電極が
第２の入力端子に接続されソース電極が前記第１の回路
節点に接続される第２の電界効果型トランジスタ素子と
、一端を前記第１の回路節点に接続し他端を第２の電源
に接続される第３の負荷素子と、を有することを特徴と
する高速論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58066428A JPS59191936A (ja) | 1983-04-15 | 1983-04-15 | 高速論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58066428A JPS59191936A (ja) | 1983-04-15 | 1983-04-15 | 高速論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59191936A true JPS59191936A (ja) | 1984-10-31 |
Family
ID=13315500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58066428A Pending JPS59191936A (ja) | 1983-04-15 | 1983-04-15 | 高速論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59191936A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0193901A2 (en) * | 1985-03-06 | 1986-09-10 | Fujitsu Limited | Comparator circuit having improved output characteristics |
| JPS63246926A (ja) * | 1987-04-01 | 1988-10-13 | Nec Corp | 論理集積回路装置 |
| JPS63280515A (ja) * | 1987-05-13 | 1988-11-17 | Nec Corp | 論理回路 |
| US4955294A (en) * | 1988-12-28 | 1990-09-11 | Okamura Corporation | Foldable table |
| EP0720296A3 (en) * | 1994-12-26 | 1997-04-16 | Oki Electric Ind Co Ltd | Buffer circuit and bias circuit |
| EP0810734A2 (en) * | 1996-05-31 | 1997-12-03 | Ebrahim Bushehri | A loading arrangement for a logic gate |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59100626A (ja) * | 1982-11-30 | 1984-06-09 | Fujitsu Ltd | 電流切り換え型論理回路 |
-
1983
- 1983-04-15 JP JP58066428A patent/JPS59191936A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59100626A (ja) * | 1982-11-30 | 1984-06-09 | Fujitsu Ltd | 電流切り換え型論理回路 |
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| US4835417A (en) * | 1985-03-06 | 1989-05-30 | Fujitsu Limited | Comparator circuit having improved output characteristics |
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| EP0720296A3 (en) * | 1994-12-26 | 1997-04-16 | Oki Electric Ind Co Ltd | Buffer circuit and bias circuit |
| US5648734A (en) * | 1994-12-26 | 1997-07-15 | Oki Electric Industry Co., Ltd. | Buffer circuit and bias circuit |
| US5739719A (en) * | 1994-12-26 | 1998-04-14 | Oki Electric Industry Co., Ltd. | Bias circuit with low sensitivity to threshold variations |
| EP0810734A2 (en) * | 1996-05-31 | 1997-12-03 | Ebrahim Bushehri | A loading arrangement for a logic gate |
| EP0810734A3 (en) * | 1996-05-31 | 1999-05-06 | Ebrahim Bushehri | A loading arrangement for a logic gate |
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