JPS63246926A - 論理集積回路装置 - Google Patents
論理集積回路装置Info
- Publication number
- JPS63246926A JPS63246926A JP62081507A JP8150787A JPS63246926A JP S63246926 A JPS63246926 A JP S63246926A JP 62081507 A JP62081507 A JP 62081507A JP 8150787 A JP8150787 A JP 8150787A JP S63246926 A JPS63246926 A JP S63246926A
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- logic circuit
- differential logic
- signal input
- differential
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 claims description 2
- 239000000758 substrate Substances 0.000 claims description 2
- 150000001875 compounds Chemical class 0.000 claims 1
- 230000005669 field effect Effects 0.000 claims 1
- 230000003247 decreasing effect Effects 0.000 abstract 2
- 238000007493 shaping process Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
- 230000007423 decrease Effects 0.000 description 3
- 235000006732 Torreya nucifera Nutrition 0.000 description 2
- 244000111306 Torreya nucifera Species 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 101150079361 fet5 gene Proteins 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09432—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors with coupled sources or source coupled logic
Landscapes
- Engineering & Computer Science (AREA)
- Logic Circuits (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に半絶縁性砒化ガリウム
基板上に形成された超高速論理集積回路装置ろ：に関す
る。
基板上に形成された超高速論理集積回路装置ろ：に関す
る。
従来、この種の超高速論理回路には、正逆両相の出力を
時間遅れなく発生できる事、またＦＥＴのしきい値電圧
変動に対する許容度が大きい事、並びに温度変化による
回路特性の変化が小さい事から、第３図（ａ）及び第４
図（、ａ）に示す様な差動形論理回路が最も一般的に用
いられていた。
時間遅れなく発生できる事、またＦＥＴのしきい値電圧
変動に対する許容度が大きい事、並びに温度変化による
回路特性の変化が小さい事から、第３図（ａ）及び第４
図（、ａ）に示す様な差動形論理回路が最も一般的に用
いられていた。
上述した従来の差動論理回路（第３図（ａ）及び第４図
（ａ））は、数１０ｍＶの小振幅信号を増幅して出力さ
せる様な場合、以下の様な欠点があった。
（ａ））は、数１０ｍＶの小振幅信号を増幅して出力さ
せる様な場合、以下の様な欠点があった。
つまり、第３図（ａ）の差動形論理回路では、たとえば
電源端子２３の電圧を−５，２ｖ、信号入力端子１７を
−３，０■に固定した場合、信号入力端子１６と端子２
０．２１の電圧伝達特性は第３図（ｂ）の実線のように
なる。これを上述の様な目的で使用する際、電圧利得を
増加させるには負荷抵抗を増幅させる方法がある（この
時、信号入力端子１６と端子２０．２１の電圧の関係は
第３図（ｂ）の点線の様になる）。
電源端子２３の電圧を−５，２ｖ、信号入力端子１７を
−３，０■に固定した場合、信号入力端子１６と端子２
０．２１の電圧伝達特性は第３図（ｂ）の実線のように
なる。これを上述の様な目的で使用する際、電圧利得を
増加させるには負荷抵抗を増幅させる方法がある（この
時、信号入力端子１６と端子２０．２１の電圧の関係は
第３図（ｂ）の点線の様になる）。
この場合、負荷抵抗を過剰に増加させると、入力信号の
振幅が数１００ｍＶあるときには、端子２０．２１の電
位が過剰に下がって、Ｆ Ｅ Ｔ １９のドレインソー
ス間の電圧か小おくなり、ＦＥＴ１９は非飽和領域で動
作する様になる。その結果、ＦＥＴ１９のゲートドレイ
ン間の容量か増幅し、論理動作の低速化を招くという欠
点がある。このため、入力信号の振幅が大きくなっても
ＦＥＴ１９が飽和領域で動作する様な値に抵抗１８の値
を押さえねばならない。この時、たとえば入力信号振幅
を２０ｍＶとすると、端子２０゜２１での振幅は約４０
ｍＶ程度にしか増幅されない。
振幅が数１００ｍＶあるときには、端子２０．２１の電
位が過剰に下がって、Ｆ Ｅ Ｔ １９のドレインソー
ス間の電圧か小おくなり、ＦＥＴ１９は非飽和領域で動
作する様になる。その結果、ＦＥＴ１９のゲートドレイ
ン間の容量か増幅し、論理動作の低速化を招くという欠
点がある。このため、入力信号の振幅が大きくなっても
ＦＥＴ１９が飽和領域で動作する様な値に抵抗１８の値
を押さえねばならない。この時、たとえば入力信号振幅
を２０ｍＶとすると、端子２０゜２１での振幅は約４０
ｍＶ程度にしか増幅されない。
また、第４図（ａ）の差動形論理回路では、同じく電源
端子３４の電圧を−５，２ｖ、信号入力端子２７を−３
，ＯＶに固定した場合、信号入力端子２６および端子３
１．３２の電位は第４図（ｂ）のようになる。この回路
では、ダイオード２つにより端子３１．３２の電位は、
ある電位で下降か止まるため、第３図（ａ）の回路のよ
うに、ＦＥＴ３０が非飽和領域で動作することはない。
端子３４の電圧を−５，２ｖ、信号入力端子２７を−３
，ＯＶに固定した場合、信号入力端子２６および端子３
１．３２の電位は第４図（ｂ）のようになる。この回路
では、ダイオード２つにより端子３１．３２の電位は、
ある電位で下降か止まるため、第３図（ａ）の回路のよ
うに、ＦＥＴ３０が非飽和領域で動作することはない。
しかし、ゲインを大きくするためＦＥＴ２８は飽和領域
で動作するので、しきい値電圧が製造上のばらつきによ
り設計中心から数１０ｍＶずれてしまい、ＦＥＴ２８に
流れる電流が数１００μＡ変化しただけで、ＦＥＴ２８
のソースドレイン間の電圧が大きく変化する。その結果
、信号入力端子２６と端子３１．３２の電位は、第４図
（Ｃ）、（ｄ）のようになる。このとき、入力−信号の
振幅が大きければ問題ないが、振幅が数１０ｒｎ Ｖの
場き、第４図（ｃ）、（ｄ）の交点付近で動作すること
になり、ゲインが減少するという欠点がある。たとえば
、入力信号振幅２０ｍＶとすると、端子３１．３２での
振幅は約１５ｍＶと逆に減少してしまう。
で動作するので、しきい値電圧が製造上のばらつきによ
り設計中心から数１０ｍＶずれてしまい、ＦＥＴ２８に
流れる電流が数１００μＡ変化しただけで、ＦＥＴ２８
のソースドレイン間の電圧が大きく変化する。その結果
、信号入力端子２６と端子３１．３２の電位は、第４図
（Ｃ）、（ｄ）のようになる。このとき、入力−信号の
振幅が大きければ問題ないが、振幅が数１０ｒｎ Ｖの
場き、第４図（ｃ）、（ｄ）の交点付近で動作すること
になり、ゲインが減少するという欠点がある。たとえば
、入力信号振幅２０ｍＶとすると、端子３１．３２での
振幅は約１５ｍＶと逆に減少してしまう。
本発明の目的は、上記欠点を除去し高速、がっ、高ゲイ
ンの論理集積回路装置を提供することにある。
ンの論理集積回路装置を提供することにある。
本発明の論理集積回路装置は、抵抗負荷型差動形論理回
路と、そのソースを共有するＦＥＴのドレインにカソー
ドを、又、抵抗負荷の接地電源側の端子もしくは接地電
源にアノードを接続した１個または複数個直列に接続さ
れたタイオードを有している。
路と、そのソースを共有するＦＥＴのドレインにカソー
ドを、又、抵抗負荷の接地電源側の端子もしくは接地電
源にアノードを接続した１個または複数個直列に接続さ
れたタイオードを有している。
次に、本発明について図面を参照して説明する。
第１図（ａ）および（ｂ）は本発明の論理集積回路を使
用した第１の実施例の識別器および第１図の差動形論理
回路１の回路図である。
用した第１の実施例の識別器および第１図の差動形論理
回路１の回路図である。
第１図（ａ）は、差動形論理回路１及びＤタイプフリッ
プフロップより構成されており、さらに差動形論理回路
１は第１図（ｂ）に示す様に、抵抗負荷型の差動形論理
回路及びＦＥＴ５のドレインにカソードを、また抵抗６
の接地電源側端子１４又は接地電源端子１０にアノード
を接続したダイオード７より成る。このダイオードは１
つでも、または複数個直列に接続してもよい。
プフロップより構成されており、さらに差動形論理回路
１は第１図（ｂ）に示す様に、抵抗負荷型の差動形論理
回路及びＦＥＴ５のドレインにカソードを、また抵抗６
の接地電源側端子１４又は接地電源端子１０にアノード
を接続したダイオード７より成る。このダイオードは１
つでも、または複数個直列に接続してもよい。
減衰により振幅の減少した信号は、差動形論理回路１に
より増幅され、Ｄタイプフリップフロップを通り、規定
レベルに波形成形されて出力される。たとえば、電源端
子１１の電圧を−５，２ｖ、（、’＜号入力端子４を一
３■に固定すると、信号入力端子３と端子８．９の直流
特性は第１図（Ｃ）の実線の様になり（点線は上記ダイ
オードのない場合）、信号入力端子３に入力された入力
は、差動形論理回路により３倍程度に増幅され、Ｄタイ
プフリップフロップによりさらに大振幅の矩形波に成形
される。
より増幅され、Ｄタイプフリップフロップを通り、規定
レベルに波形成形されて出力される。たとえば、電源端
子１１の電圧を−５，２ｖ、（、’＜号入力端子４を一
３■に固定すると、信号入力端子３と端子８．９の直流
特性は第１図（Ｃ）の実線の様になり（点線は上記ダイ
オードのない場合）、信号入力端子３に入力された入力
は、差動形論理回路により３倍程度に増幅され、Ｄタイ
プフリップフロップによりさらに大振幅の矩形波に成形
される。
第２図は本発明の論理集積回路を使用した第２め実施例
の識別器を示す回路図である。
の識別器を示す回路図である。
差動形論理回路１４をＤタイプフリップフロップ１５の
クロック端子に接続する。この差動形論理回路１は（実
施例１と同しものである）、Ｄタイプフリップフロップ
の動作速度はクロック入力により大きく左右される。ま
た、通常クロックは単相入力であり、クロックには参照
電圧を与えている。
クロック端子に接続する。この差動形論理回路１は（実
施例１と同しものである）、Ｄタイプフリップフロップ
の動作速度はクロック入力により大きく左右される。ま
た、通常クロックは単相入力であり、クロックには参照
電圧を与えている。
この実施例では、小振幅のクロックでも振幅を増大させ
て両相で出力するため、Ｄタイプフリップフロップの高
速動作が可能であるという利点がある。
て両相で出力するため、Ｄタイプフリップフロップの高
速動作が可能であるという利点がある。
以上説明したように本発明は、抵抗負荷型の差動形論理
回路に、そのソースを共有するＦＥＴのトレインにカソ
ードが、また抵抗負荷の接地電源側の端子又は接地電源
端子にアノードが接続する様にダイオードを設けること
により、ゲインを大きくするために抵抗負荷を大きくし
てもソースを共有するＦＥＴのドレインの電位は、第１
図（ｃ）に示すようにダイオードにより下降が止まるた
め、このＦＥＴが非飽和領域で動作することはない。し
たがって、動作速度を落とさずに高ゲインを実現できる
効果がある。
回路に、そのソースを共有するＦＥＴのトレインにカソ
ードが、また抵抗負荷の接地電源側の端子又は接地電源
端子にアノードが接続する様にダイオードを設けること
により、ゲインを大きくするために抵抗負荷を大きくし
てもソースを共有するＦＥＴのドレインの電位は、第１
図（ｃ）に示すようにダイオードにより下降が止まるた
め、このＦＥＴが非飽和領域で動作することはない。し
たがって、動作速度を落とさずに高ゲインを実現できる
効果がある。
たとえば、入力振幅２０ｍＶとすると、出力振幅は約６
０ ｍ Ｖ程度まで増幅できる。
０ ｍ Ｖ程度まで増幅できる。
第１ ［２Ｉ（ａ ）および＜ｂ）は本発明の論理集積
回路を使用した第１の実施例の識別器および第１図の差
動論理回路１の回路図、第１図（Ｃ）は第１ Ｌ’！Ｉ
（１） ）に示す回路の直流特性例の図、第２図は本
発明の集積回路を使用した第２の実施例の識別器を示す
回路図、第３図＜ａ）は従来の差動形論理回路例の回路
図、第３図（ｂ）は第３図＜ ａ ）の回路の直流特性
例の図、第４図（ａ）はもう１つの従来の差動形論理回
路例の回路図、第４ＴｈＪ（ｂ）、（ｃ）、（ｄ）は第
４図（ａ）の回路の直流特性例の図である。 １．４・・・差動形論理回路、２．１５・・・Ｄタイプ
フリップフロップ、３，４，１６．１７，２６゜２７・
・・信号入力端子、５，１９．３０・・・スイッチング
Ｆ ＥＴ、６，１８・・・抵抗負荷、７．２９・・・レ
ベルシフトダイオード、８．９，２０，２１゜３１．３
２・・・端子、１０，２２．３３・・・接地電源端子、
１１，２３．３４・・・電源端子、１２゜１３．２４，
２５，３５．３６・・・出力端子、２８・・・負荷用Ｆ
ＥＴ。 代理人 弁理士 内 原 晋ど く （ａ） 茅 ｌ 図 （Ｃ） 第 １ 回 茅 ２ 図 （α） 第 ３ 閏 竿 ４ｆｆｌ
回路を使用した第１の実施例の識別器および第１図の差
動論理回路１の回路図、第１図（Ｃ）は第１ Ｌ’！Ｉ
（１） ）に示す回路の直流特性例の図、第２図は本
発明の集積回路を使用した第２の実施例の識別器を示す
回路図、第３図＜ａ）は従来の差動形論理回路例の回路
図、第３図（ｂ）は第３図＜ ａ ）の回路の直流特性
例の図、第４図（ａ）はもう１つの従来の差動形論理回
路例の回路図、第４ＴｈＪ（ｂ）、（ｃ）、（ｄ）は第
４図（ａ）の回路の直流特性例の図である。 １．４・・・差動形論理回路、２．１５・・・Ｄタイプ
フリップフロップ、３，４，１６．１７，２６゜２７・
・・信号入力端子、５，１９．３０・・・スイッチング
Ｆ ＥＴ、６，１８・・・抵抗負荷、７．２９・・・レ
ベルシフトダイオード、８．９，２０，２１゜３１．３
２・・・端子、１０，２２．３３・・・接地電源端子、
１１，２３．３４・・・電源端子、１２゜１３．２４，
２５，３５．３６・・・出力端子、２８・・・負荷用Ｆ
ＥＴ。 代理人 弁理士 内 原 晋ど く （ａ） 茅 ｌ 図 （Ｃ） 第 １ 回 茅 ２ 図 （α） 第 ３ 閏 竿 ４ｆｆｌ
Claims (1)
- 半絶縁性化合物半導体基板上に形成されたショットキー
接合型電界効果型トランジスタから成る抵抗負荷型差動
形論理集積回路装置において、たがいにソースを共有す
るＦＥＴ対の各ドレインにカソードが、また負荷抵抗の
接地電源側の端子または接地電源端子にアノードが接続
するように、１個または直列に複数個のダイオードを配
置した差動回路を含んで成る事を特徴とする論理集積回
路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62081507A JPS63246926A (ja) | 1987-04-01 | 1987-04-01 | 論理集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62081507A JPS63246926A (ja) | 1987-04-01 | 1987-04-01 | 論理集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63246926A true JPS63246926A (ja) | 1988-10-13 |
Family
ID=13748274
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62081507A Pending JPS63246926A (ja) | 1987-04-01 | 1987-04-01 | 論理集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63246926A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0388515A (ja) * | 1989-08-21 | 1991-04-12 | Precision Monolithics Inc | 広温度範囲ｍｅｓｆｅｔ論理回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59191936A (ja) * | 1983-04-15 | 1984-10-31 | Nec Corp | 高速論理回路 |
-
1987
- 1987-04-01 JP JP62081507A patent/JPS63246926A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59191936A (ja) * | 1983-04-15 | 1984-10-31 | Nec Corp | 高速論理回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0388515A (ja) * | 1989-08-21 | 1991-04-12 | Precision Monolithics Inc | 広温度範囲ｍｅｓｆｅｔ論理回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4400636A (en) | Threshold voltage tolerant logic | |
| US4490632A (en) | Noninverting amplifier circuit for one propagation delay complex logic gates | |
| EP0084844B1 (en) | Fet circuits | |
| JPH08204536A (ja) | インタフェース回路及びレベル変換回路 | |
| US4712022A (en) | Multiple input OR-AND circuit for FET logic | |
| JP3255874B2 (ja) | 定電流回路 | |
| JPH02216912A (ja) | ３―５族技術に適当なソース フォロワー電界効果形論理ゲート（ｓｆｆｌ） | |
| KR940002771B1 (ko) | 반도체 회로장치 | |
| JPS63246926A (ja) | 論理集積回路装置 | |
| KR890004770B1 (ko) | 논리 회로 | |
| JP2658130B2 (ja) | 化合物半導体集積回路装置 | |
| US5304870A (en) | Source electrode-connected type buffer circuit having LDD structure and breakdown voltage protection | |
| US5204553A (en) | Field effect transistor circuit | |
| JPH01817A (ja) | 論理回路 | |
| JPS5856531A (ja) | 論理回路 | |
| JPS61186018A (ja) | 電界効果トランジスタ論理回路 | |
| JPH0115203B2 (ja) | ||
| JPH02182029A (ja) | 半導体装置 | |
| JPS6028415B2 (ja) | インバ−タ回路 | |
| JP3024155B2 (ja) | インバータ回路 | |
| JPS62104312A (ja) | 半導体装置 | |
| JPS6155788B2 (ja) | ||
| JPH0681039B2 (ja) | 電界効果トランジスタ論理回路 | |
| JPS62155619A (ja) | 半導体集積回路 | |
| JPS60254921A (ja) | 論理回路 |