JPH0388515A - 広温度範囲ｍｅｓｆｅｔ論理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の分野） この発明は電子論理回路に、更に詳細には、ひ化ガリウ
ムで実現されることのできる論理回路に関係している。

（背景技術） 論理回路はバイポーラ及び接合形電界効果トランジスタ
（ＪＦＥＴ）技術を用いて実現されてきた。バイポーラ
回路形態の一つの重要な限界は、現在ではそれが高速媒
体であるひ化ガリウム（ＧａＡｓ）で首尾よく実現され
得ないことである。大抵のＪＦＥＴも同様にＧａＡｓで
は実現され得ない。しかしながら、ＧａＡｓは、ＭＥＳ
ＦＥＴ　（金属半導体電界効果トランジスタ）と呼ばれ
るＪＦＥＴの一形式のものに対する適当な媒体である。

ゲート接触がバイポーラ回路形態により確立されている
大抵のＪＩ？ＥＴとは異なり、ＭＥＳＦＥＴではゲート
接合はショットキーダイオード金属半導体接合によって
形成されている。　ＧａＡｓとの適合性の外に、ＭＥＳ
ＦＥＴは他のＪＦＥＴよりはるかに小さく、又有意によ
り小さいチップ面積を占める回路構成を可能にする。

ＭＥＳＦＥＴの分野では、超大規模集積（ＶＬＳＩ）回
路に高速ＧａＡｓを適用するのに特に有効であるが、シ
リコンのような他の半導体材料にも適用可能である直結
形ＦＢＴ論理（ＤＣＦＬ）回路が提案されている。これ
らの回路においては、一つの論理段の出力は通常別の論
理段の入力として使用される。任意所与の段の入力素子
は通常エンハンスメント形ＭＥＳＦＥＴであって、これ
のゲート−ソース電圧降下は約０．７ボルトに制限され
ているので、別の段に入力として接続されている任意特
定の論理段の高出力に対しては約０．７ボルトの上方電
圧限界がある。この比較的低い電圧の揺れは出力を雑音
問題に感じやすくする。

多数の既知の回路が、ＩＥＥＥ固体回路ジャーナル第２
３巻第４号、１９８８年８月号、８９３〜９００ページ
所載の「ひ化ガリウムＶＬＳＩにおける雑音余裕度限界
」と題するロッグ外の論文（ａｎ　ａｒｔｉｃｌｅ　ｂ
ｙ　Ｌｏｎｇ　ｅｔａｌ、＋　”Ｎｏｉｓｅ−Ｍａｒｇ
ｉｎ　Ｌｉｍ１ｔａｔｉｏｎｓ　ｏｎ　Ｇａ１ｌｉｕ’
ｍＡｒ５ｅｎｉｄｅ　ＶＬＳＩ″、　ＩＥＥＩ！　Ｊｏ
ｕｒｎａｌ　ｏｆ　５ｏｌｉｄ−３ｔａｔｅＣ４ｒｃｕ
ｉｔｓ、　　Ｖｏｌ、　　２３＋　　Ｎｏ、４＋　　Ａ
ｕｇｕｓｔ　　１９８Ｂ＋　　ｐａｇｅｓ８９３−９０
０）に記載されている。一つのそのような回路、ＮＯＲ
ゲートが図１に示されている。この回路においても、エ
ンハンスメント形ＭＥＳＦＥＴ　Ｔｌ、　Ｔ２及びＴ３
がスイッチトランジスタのために使用され且つデプレー
ション形ＭＥＳＦＥＴ　Ｔ４が能動負荷電流源として役
立っている。デプレーション形ＭＥＳＦＥＴＴ４はゲー
トおよびソースが互いに接続されているので、常に導通
している。それのドレーンは正の電圧線Ｖ＋に接続され
ているので、このデバイスは電流源として機能する。三
人力ＮＯＲゲートが図示されている、入力Ａ、Ｂ及びＣ
はそれぞれエンハンスメント形スイッチングＭＥＳＩＩ
！Ｔ　Ｔｌ、　Ｔ２．　Ｔ３のゲートに加えられる。こ
れら三つのスイッチングトランジスタのソースは接地に
接続されている。

出力はスイッチングトランジスタのドレーンから取られ
て次の段に加えられる。スイッチングトランジスタＴ１
〜Ｔ３はこれらのゲートに加えられる入力信号Ａ、Ｂ及
びＣに依存して導通又は非導通になり得る。

エンハンスメント形スイッチングＭＥＳＦｔ！Ｔの一つ
のものの人力が高いときには、電子がそれのチャネルに
集まってそれは導電性になる。それのチャネル抵抗はそ
の場合デプレーション形Ｍｌ！５ＦＥＴ　Ｔ４のそれよ
り低く、出力電圧をＶｌによりも接地に近く保持する。

他方、回路入力が低いときには、スイッチングＭＥＳＦ
ＥＴは非導電性であって、Ｔ４の導電チャネルは出力電
圧をはるかにより高いレベルに保持する。

回路出力は次の段のＭＥＳＦＥＴのゲートに入力として
接続されているので、第１段に対する出力電圧は約０．
７ボルトに制限される。より高い電圧に行こうとしたら
ならば、次の段に対する入力ＭＥＳＰＵＴはダイオード
のようにふるまうであろう。この回路に対する低電圧出
力は、スイッチングトランジスタＴｌ−７３のそれぞれ
に高論理入力が加えられるときに発生されるものであっ
て、約１００ｍ　Ｖである。

それゆえ、高状態と低状態との間の全出力電圧揺れは約
０．６ボルトである。更に、この回路は１５０°Ｃ程度
の高い温度では不動作になり、この温度ではエンハンス
メント形ＭＥＳＦＥＴの電圧しきい値はほぼ零に低下す
る。

ＧａＡｓのＭＥＳＦＥＴで実現された別の従来の論理回
路が図２に示されている。この回路はトリクウィンド社
（Ｔｒｉｑｕｉｎｔ　Ｃｏｒｐｏｒａｔｉｏｎ）によっ
てＺＦＬという名称の下に製作されており、デプレーシ
ョン形ＭＥＳＦＥＴを使用している。電流源ＭＥＳＦＥ
Ｔ　ＴＳは正の電圧基準■３から入力デプレーション形
ＭＥＳＦＥＴ　ＴＳのドレーン及び別のデプレーション
形ＭＥＳＦＥＴ　Ｔ７のゲートの電流を供給する。電流
源における処理変動を緩和するためにＴＳにはコンデン
サＣ１が接続されており、又高及び低電圧基準Ｖ゛及び
Ｖ−（Ｖは接地されることができる）間にはＴ７が別の
デプレーション形ＭＥＳＦＥＴ　ＴＳと直列に接続され
ている。

ＴＳのソースにおけるダイオードＤ１はＴＳのためのゲ
ート信号を与え、又出力はＴＳのドレーン及びＴ７のソ
ースから取られる。

図２の回路は反転機能を与えるが、それの動作は制限さ
れる。図１の回路に関しては、その出力電圧揺れは約０
．６ボルトに制限される。更に、それの性能は大いに温
度に依存している。又、Ｄｌを通る漏れ電流のために、
出力が低くあるべきときにはＴＳを完全にオンにするの
に問題がある。

０．６ボルトより大きい出力電圧揺れが他のＭＥＳＦＥ
Ｔ回路で得られているが、そのような回路は上述の回路
に使用された二つの電圧基準レベルより多くのものを必
要とする。そのような回路の例は上述のロング外の論文
の図に示され（三つの基準電圧レベル）、又ＩＥＥＥ　
ｖ化ガリウム集積回路シンポジウム、１９８４年ｌＯ月
、のｒＧａＡｓ　Ｄ−ＭＥＳＦＥＴ　ＩＣのためのコン
デンサ・ダイオードＦＥＴ論理（ＣＤＦＬ）回路方式」
と題するイーブンによる文献（ａ　ｐａｐｅｒ　　ｂｙ
Ｅｄｅｎ＋“Ｃａｐａｃｉｔｏｒ　Ｄｉｏｄｅ　ＦＥＴ
　Ｌｏｇｉｃ　（ＣＤＦＬ）Ｃｉｒｃｕｉｔ　Ａｐｐｒ
ｏａｃｈ　ｆｏｒ　ＧａＡｓ　Ｄ−ＭＥＳＦＥＴ　ＩＣ
ｓ”、　ＩＥＥＥＧａ１１ｉｕｍ　Ａｒ５ｅｎｉｄｅ　
Ｉｎｔｅｇｒａｔｅｄ　Ｃ１ｒｃｕｉｔ　Ｓｙｍｐｏｓ
ｉｕｍ。

０ｃｔｏｂｅｒ　１９８４）の図２に示されている（五
つの基準電圧）。三つ以上の基準電圧レベルの使用は回
路全体の複雑さ及び原価を増大させる。

高い温度における低電圧ＭＥＳＦＥＴ　Ｌきい値によっ
て引き起こさせる問題は実用装置のための信頼性のある
回路の設計及び実現の際に遭遇する技術的要因によって
複雑にされる。例えば、高集積超小型回路設計において
、パッケージ熱抵抗は容易にグイ温度を２５℃上昇させ
ることができ、その結果１２５°Ｃで動作するように設
計された論理回路は１５０°Ｃの実際の動作温度では動
作しなくなる。図１及び２に関して説明された従来技術
の論理回路に及ぼす結果は、温度が１５０’Ｃに近づく
につれてス９− イツチングが不確実になって究極的には動作しなくなり
、そしてエンハンスメント形ＭＥＳＦＥＴの電圧しきい
値が非常に低いレベルに減小することである。

エンハンスメント形ＭＥＳＦＥＴは典型的には１００ｍ
　Ｖと２００ｍ　Ｖの間のしきい値電圧を持って作られ
る。

デバイスをオンにするためにはゲート−ソース電圧をし
きい値電圧の３倍以上にしておくことが必要とされるの
で、それは固定されている。同時に、デバイスをオフに
するためにはゲートはしきい値電圧より相当小さくなっ
ていなければならない。

温度に関して、しきい値電圧は変化する。しきい値電圧
は温度のＣ目盛り１度の増大ごとに約１ｎ＋Ｖ低下する
。

２５℃における１００ｍＶのしきい値電圧から出発して
、しきい値は温度が１２５°Ｃに増大したならば零に低
下することになる。ゲート−ソース電圧はその場合デバ
イスをオフにするためには負であることが必要である。

この効果はＭＥＳＦｆ！Ｔを用いた既知の論理回路がた
だ二つの電圧レベルを用いた形態０ で首尾よく実現されることを阻止する。

（発明の要約） 上の諸問題を考慮して、この発明の目的は、ただ二つの
電圧基準レベルを使用し、従来の二重圧基準ＭＥＳＦＥ
Ｔ回路より高い出力電圧揺れ及び対応して大きい雑音余
裕度を持っており、且つ１０００程度の高い温度で動作
することのできる、ＧａＡｓでＭＥＳＦＥＴにより実現
され得る新形式の論理回路を提供することである。

この目的はＧａＡｓでＭＥＳＦＥＴにより実現されるこ
とができ、且つ約１．３〜１．４ボルトの出力揺れを達
成するためにただ二つの基準電圧レベルを必要とするだ
けであるＪＦＥＴＰＥ間路で実現される。

この発明に従って、第１エンハンスメント形ＪＦＥＴの
ソースと低電圧線との間に第１シヨツトキーダイオード
が接続されている。第１エンハンスメント形ＪＦＥＴの
ドレーンは第１能動負荷電流源を通して高電圧線に接続
され且つ又第２シヨツトキーダイオード及び第２能動負
荷電流源を通して低電圧線に接続されている。第１シヨ
ツトキーダイオードは第１エンハンスメントＪＦＥＴの
ソースを低電圧線に対して正に維持する電圧降下を発生
する。

第２シヨツトキーダイオードは第１シヨツトキーダイオ
ードの電圧降下と相補的な電圧降下を発生し、これは低
電圧線のレベルに近い論理的に低いレベルを持った第２
電流源における出力電圧を回路に発生させる。この低出
力電圧は電圧しきい値が零に近い場合高い温度において
さえも次の段の第１エンハンスメント形ＪＦＥＴを確実
にオフにするが、これは第１エンハンスメント形ＪＦＥ
Ｔのソースが第１シヨツトキーダイオードによって一つ
のダイオード降下において低電圧線より高く正に保持さ
れているためである。第２エンハンスメント形ＪＦＥＴ
を接続して、第１シヨツトキーダイオードを常時導電性
に維持する電流を供給し、且つ又スイッチングを向上さ
せる第１シヨツトキーダイオードの抵抗を通してのソー
ス結合により第１エンハンスメント形ＪＦＥＴに正の帰
還を与えるようにしてもよい。第１電流源は次の段の確
実なターンオフを確保するために第２電流源の電流の２
倍より多くを与えるように選択される。

この発明の付加的な特徴及び利点は添付の図面と共に行
われるこの発明の次の詳細な説明から当業者には明らか
であろう。

（実施例の説明） 今度は図３に言及すると、この発明を具体化した広温度
範囲論理ゲート回路が包括的に１０として示される。こ
れは基本的なインバータであって、単独に使用されるこ
とができ又はより複雑な論理機能を与えるように変更さ
れることができる。それはただ二つの電圧基準、すなわ
ち線１２における低電圧基準■−１及び線１４における
高電圧基準■゛を使用している。■−は接地電位にあっ
てもよく、■“は典型的には約■−より約３〜１０ボル
ト高い。

この回路はＭＥＳＦＥＴを用いてＧａＡｓ過程で実現さ
れることが望ましい。しかしながら、この発明はＧａＡ
ｓに制限されず、エンハンスメント形及びデプレーショ
ン形ＭＥＳＦＥＴを生成することのできる他の任意の■
〜■族半導体過程を使用することができる。この発明は
又一般にＪＦＥＴにも適用可能である３ が、ＭＥＳＦＥＴの特定の利点、例えば小寸法及びＧａ
Ａｓとの適合性は、別の形式のＪＦＥＴが使用されたな
らば失われるであろう。しかしながら、この発明はＭＥ
ＳＦＥＴを使用した特定の実施例に関して説明されるけ
れども、この発明の概念は一般にＪＦＥＴに拡張される
ことができる。

この回路はダイオード接続形態で与えられたデプレーシ
ョン形ＭＥＳＦＥＴ　Ｔ９を含んでおり、これのドレー
ンは高電圧線１４に接続されている。ＭＥＳＦＥＴＴ９
のソース及びゲートは互いに接続され、そして更に第１
エンハンスメント形ＭＥＳＦＥＴ　Ｔ１０のドレーンに
接続されている。図示の形式におけるＭＥＳＦＥＴＴ９
は定電流又は能動負荷電流源を構成している。

Ｍｌ！５ＦＩＩ！Ｔ　Ｔ１０のゲートは、前の論理段又
は他のデバイスからのものでよい入力信号Ａを受けるよ
うに構成されている。入力信号Ａは典型的には論理的に
低い入力に対する低電圧線１２の電位に近い値から論理
的に高い入力に対する１、３ないし１．５Ｖ程度（はぼ
二つのダイオード降下）までに及ぶ。

ＭＥＳＦＥＴ　Ｔ１０のソースはショットダイオードＤ
２のア４ ノードに接続され、そしてＤ２のカソードは低電圧線１
２に接続されている。

第１エンハンスメント形ＭＥＳＦＥＴ　Ｔ１０のドレー
ンは第２エンハンスメント形ＭＥＳＦＥＴ　Ｔ１１のゲ
ートに接続されている。ＭＥＳＦＥＴ　Ｔ１１のドレー
ンは高電圧線１４に接続され、又ＭＥＳＦＥＴ　Ｔ１１
のソースはダイオードＤ３のアノードに接続されている
。ダイオードｐ３のカソードは電流制限用デプレーショ
ン形ＭＥＳＦＥＴ　Ｔ１２のドレーンに接続され、そし
てＴＩ２のソースはダイオ−トロ２のアノードに接続さ
れている。ＭＥＳＦＥＴ　Ｔ１２のゲートは適当なソー
ス（図示されていない）からバイアス電圧を受けるよう
に接続されている。

ＭＥＳＦＥＴ　Ｔ１０のドレーン及びＭＥＳＦＥＴ　Ｔ
１１のゲートは更にショットキーダイオードＤ４のアノ
ードに接続され、そしてＤ４のカソードはデプーション
形ＭＥＳＦＥＴ　Ｔ１３のドレーンに接続されている。

回路１０の出力ＢはダイオードＤ４及びＭＥＳＦＥＴ　
Ｔ１３の接続部で取られる。ＭＥＳＦＥＴ　Ｔ１３はＭ
ＥＳＦＥＴ　Ｔ９に類似した方法で、更に明確には能動
負荷電流源として機能するようにダイオード形態で接続
されている。これはＭＥＳＦＥＴ　Ｔ１３のゲート及び
ソースを低電圧線１２に接続することによって完成され
る。

ダイオードＤ５はダイオードＤ４と並列に接続され、ダ
イオードＤ５のカソードはダイオードＤ４のアノードに
接続されており、逆も同様である。ダイオードＤ５は通
常の形式のものであるが、比較的大きい値のキャパシタ
ンスを持つように選択されている。

この発明を具体化したこの広温度範囲論理回路設計はＧ
ａＡｓで実現された高密度集積回路のための基礎を構成
するように意図されている。このような回路は回路１０
に準拠した相当数の論理段を備えていて、一つの段の出
力が次の段の入力に接続されている。

入力Ａにおける論理的高信号に応答して、ＭＥＳＦＥＴ
Ｔ１０は高められる。このためＭＥＳＦＥＴ　Ｔ１０が
オンになって、電流がそれのドレーンとソースとの間の
チャンネルを通って高電圧線１４からＭＥＳＦＥＴ　Ｔ
９及びショットキーダイオードＤ２を通り電圧線１２に
流れるようにされる。ダイオードＤ２を流れる電流は約
０．７Ｖのそれにおける順方向電圧降下を生しさせる。

ＭＥＳＦＥＴ　Ｔ１０のドレーンにおける電圧はほぼこ
の一つのダイオード降下プラスＭＥＳＮＥＴ　Ｔ１０に
おける１００＋ｎ　Ｖ程度の小さい降下、すなわちほぼ
０．８■である。

源ＭＥＳＦＥＴ　Ｔ９からの電流は又ショットキーダイ
オードＤ４及び電流源ＭＥＳＦＥＴ　Ｔ１３を通って低
電圧線１２に流れる。ダイオードＤ４はダイオードＤ２
における降下すなわち０．７Ｖにほぼ等しい電圧降下を
発生する。ＭＥＳＦＥＴ　Ｔ１３はＭＥＳＦＥＴ　Ｔ９
及びＴ１０に類似したほぼ１００ｍＶの電圧降下を発生
する。この論理回路１０はそれにより論理的高入力に応
答してほぼ１００ｍＶ　（ＭＥＳＦＥＴ　Ｔ１３におけ
る降下）の論理的低出力電圧を発生する。ダイオードＤ
４は、ＭＥＳＦＥＴ　Ｔ１０のソースにおける電圧がダ
イオ−トドＤ２によってダイオード降下分上昇させられ
、又出力Ｂにおける電圧がダイオードＤ４によって１ダ
イオ一ド降下分低下させられるので、ダイオードＤ２と
相補的である。このような条件下で、ＭＥＳＦＥＴ　Ｔ
１３は次の段のＭＥＳＦＥＴ　Ｔ１０からの電流を流す
。

７ 論理的に低い人力Ａに応答して、ＭＥＳＦＥＴ　Ｔ１０
はオフにされる。源ＭＥＳＦＥＴ　Ｔ９からの電流はダ
イオードＤ４及びＭＥＳＦＥＴ　Ｔ１３を通って低電圧
線１２に流れる。

ＭＥＳＦＥＴ　Ｔ９は又出力Ｂを通して次の段のＭＥＳ
ＦＥＴＴ１０に電流を供給して、論理的高出力を与える
。

ＭＥＳＦＥＴ　Ｔ９はＭｌ！５ＰＥＴ　Ｔ１３の電流の
２倍より多くを供給するように選択されており、従って
次の段のＭＥＳＦＥＴ　Ｔ１０をオンにするために余剰
の電流を供給する。Ｂにおける論理的高出力電圧は次の
段のＭＥＳＦＥＴ　Ｔ１０及びダイオードＤ２によって
低電圧線１２０レベルよりほぼ２ダイオード降下（１，
４Ｖ）上にクランプされる。

ダイオードＤ２はこの発明に従って、ＭＥＳＦＥＴ　Ｔ
１０のソースを低電圧線に対して常時に正に維持するた
めに設けられている。回路１０の温度が１５０°Ｃの範
囲にまで増大してＭＥＳＦＥＴの電圧しきい値が零に近
づくにつれて、ＭＥＳＦＥＴを確実にオフにするために
は負のゲート−ソース電圧が必要である。前の段が低電
圧線の電圧（１００ｍＶ）よりわずかに上で１８ ある論理的低出力電圧を発生しており且つ現在の段の入
力ＭＥＳＰＥＴ　Ｔ１０のソースがダイオードＤ２によ
って低電圧線より１ダイオード降下（０，７Ｖ）上に保
持されている場合、ＭＥＳＦＥＴ　Ｔ１０のゲート−ソ
ース電圧は論理的低入力Ａに応答して約−〇、６■であ
り、これはＭＥＳＦＥＴ　Ｔ１０を任意の現実的な動作
温度においてオフにするのに十分である。ダイオードＤ
４における電圧降下は次の段のＭＥＳＦＥＴ　Ｔ１０を
確実にオフにする低電圧出力を発生する。

上述のように、ＭＥＳＦＥＴ　Ｔ１０はＡにおける低入
力電圧によってオフにされる。これらの条件下で、ＭＥ
ＳＦＥＴ　Ｔ１１、ダイオードＤ３、及びＭＥＳＦＥＴ
　Ｔ１２が存在しなかったとすれば、ダイオ−トロ２を
流れる電流はＭＥＳＦＥＴ　Ｔ１０を通る漏れ電流に制
限されることになるであろうが、これはダイオードＤ２
において順方向電圧降下を発生するためには不十分であ
る。

ＭＥＳＦＥＴ　Ｔ１０のソースにおける電圧は低電圧線
１２のそれに近くなるであろう。高温度条件下でＭＥＳ
ＦＥＴＴ１０の電圧しきい値が零に近づいている　（こ
の場合には線１２の電圧に等しくなっている）場合には
、線１２の電圧よりも低い入力端子がＭＥＳＦＥＴ　Ｔ
１０はオフにするために必要であろう。これは二重圧レ
ベル形態では利用不可能である。

ＭＥＳＦＥＴ　Ｔ１１はこの発明に従って、ＭＥＳＦＥ
Ｔ　Ｔ１０が負電圧源を必要としないで任意の現実的な
動作温度で確実にオフにされることを可能にするために
設けられている。

Ａにおける高入力電圧に応答して、ＭＥＳＦＥＴ　Ｔ１
０はオンにされて、ダイオードＤ２に順バイアスを与え
てそれに所望の電圧降下を発生するために十分な電流を
送る。これらの条件下では、ＭＥＳＦＥＴ　Ｔ１０の低
ドレーン電圧はＭＥＳＦＥＴ　Ｔ１１をオフにし、これ
はダイオードＤ２に影響を及ぼす。

しかしながら、Ａにおける論理的低入力信号に応答して
、ＭＥＳＦＥＴ　Ｔ１０はオフにされ、そしてＭＥＳＰ
ＨＴＴ１１のゲートはＭＥＳＩＩＥＴ　Ｔ９によって高
レベルにプルアップされる。これはＭｌ！５ＦＥＴ　Ｔ
１１を高めてこれによりＴ１１をオンにし、そしてＴ１
１はこれを通る電流を高電圧線１４からダイオードＤ３
、ＭＥ！ＳＦｆ！Ｔ　Ｔ１２及びダイオードＤ２を通っ
て低電圧線１２に送る。ダイオードＤ２を流れる電流は
所望の電圧降下を発生して、ＭＥＳＦＥＴ　Ｔ１０が低
入力信号によって確実にオフにされるレベルまでＭＥＳ
ＦＥＴ　Ｔ１０のソースにおけ電圧が高められることを
確実にする。

ＭＥＳＦＥＴ　Ｔ１１は、ダイオードＤ２が順バイアス
を受けるように十分な電流を送って常時順方向電圧降下
を発生することを確実にする電流源として機能する。こ
の電流源は、能動デバイス（ＭＥＳＦＥＴ　Ｔｌ１）の
形成になっているものとして図示されているけれども、
それを通して電流を常時ダイオードＤ２に送る抵抗（図
示されていない）によって、置き換えられることができ
る。

ダイオード０３はダイオード０２がＭＥＳＦＩＩ！Ｔ　
Ｔ１０に対して与える機能に類似した機能をＭＥＳＦｔ
！Ｔ　Ｔ１１に対して与える。更に明確には、ダイオー
ドＤ３はＭＥＳＦＥＴＴ１１のソースにおける電圧をＭ
ＥＳＦＥＴ　Ｔ１０のソースにおける電圧より上に上昇
させる電圧降下を発生して、ＭＥＳＦＦ！Ｔ　Ｔ１０が
オンにされてそのドレーンに低電圧を発生しているとき
にＭＥＳＦＥＴ　Ｔ１１が確実にオフにされることを可
能にする。

ＭＥＳＦＥＴ　Ｔ１２はこれのゲートに加えられるバイ
アス電圧に対応する所定の値に調整されるダイオードＤ
２を流れる電流を制限するように機能する。このバイア
ス又は電圧は、電圧線１２及び１４間に接続された抵抗
分圧器回路ＩＩＭ（図示されていない）によって又は外
部源によって供給されることができる。

ダイオードＤ５は任意選択可能であり、強い過渡的信号
縁部を出力Ｂに容量結合するために準備されてもよい。

ダイオードＤ５は静電流を導かず、この発明の範囲内に
おいてコンデンサ又はその他の容量性デバイスによって
置き換えられることができる。

ダイオードＤ２を流れる電流を与えることの外に、ＭＥ
ＳＦＥＴ　Ｔ１１はＭＥＳＦＥＴ　Ｔ１０のスイッチン
グを動的に向上されるように機能する。低入力信号Ａは
ＭＥＳＦ［！ＴＴ１０をオフにし、そしてこれは高ドレ
ーン電圧を発生する。これはＭＥＳＰＵＴ　Ｔ１１をオ
ンにする。最小限の電流がＭＥＳＰＥＴ　Ｔ１０からダ
イオードＤ２を通って流れるけれども、ダイオードＤ２
は高電圧線１４からＭＥＳＦＥＴ　Ｔ１１を通る電流を
供給される。この電流は、ダイオードＤ２に固有の有限
抵抗を通って流れて、ＭＥＳＦＥＴ　Ｔ１０のソースを
プルアップする電圧降下を発生し、そしてＴ１０をＭＥ
ＳＦＥＴ　Ｔ１１が存在しなかったとした場合よりも速
くオフにする。この効果はダイオードＤ２の抵抗を通し
てのＭＥＳＦＥＴ　Ｔ１０とＴ１１との間のソース結合
であり、又より速＜　ＭＢＳＦＥＴＴ１０をオフにする
ことがＭＥＳＦＥＴ　Ｔ１１をより速くオンにするとい
う点で相互的である。

正帰還は入力Ａに高電圧が加えられた場合反対方向に機
能する、ＭＥＳＦＩＥＴ　Ｔ１０はオンにされて、低ド
レーン電圧を発生する。これはＭＥＳＦＥＴ　Ｔ１１を
オフにし、モしてＴ１１はこれを通してダイオードＤ２
への電流供給を遮断する。ダイオードＤ２における電圧
、従ってＭＥＳＦＥＴ　Ｔ１０のソースにおける電圧は
低下して、ＭＥＳＦＥＴ　Ｔ１１が存在しなかったとし
た場合よりも速＜　Ｍｌ！ＳＦＩ！Ｔ　Ｔ１０をオンに
する。この効果は、より速＜　ＭＥＳＦＥＴ　Ｔ１０を
オンにすることがＭＥＳＦＥＴ　Ｔ１１をより速くオフ
にするという点で相互的である。

回路１０の出力は本質的には電流であり、そして出力高
電圧レベルは上述のように次の論理段のゲート−ソース
接続部の順方向伝導によって制限される。これは室温に
おいて２ダイオード降下、すなわち約１．５■の論理的
高レベルを与える。出力低論理レベルは低電圧線１２の
レベルの近くにあるが、これはダイオードＤ４のアノー
ドにおける電圧がダイオードＤ４に順バイアスを与える
のには不十分であり、且つＭＢＳＦＩ！Ｔ　Ｔ１３がダ
イオードＤ４を通って漏れているのよりもはるかに多く
の電流を流すためである。

典型的な低論理レベル出力電圧は低電圧線１２のレベル
より１００＋ｗ　Ｖ上になるであろう。総合論理揺れは
それゆえ室温において２ダイオード降下−１００ｍＶ＝
１．４Ｖである。この比較的大きい電圧範囲はデバイス
に固有のヒステリシスと共に、回路に室温で約０．９■
、又は１５０°Ｃで０．５■超の大きい雑音余裕度を与
える。回路の低温度動作はそれの向上した高温度動作に
よって影響されず、この論理回路が従来技術のものに比
較して非常に大きい温度範囲にわたって確実に動作する
ことを可能にする。

これまでに説明されたインバータ回路１０はいろいろな
他の論理的機能を与えるために拡張されることができる
。例えば、破線で図示されたように、エンハンスメント
形ＭＥＳＦＥＴ　Ｔ１４及びＴ１５を並列にＭＥＳＦＥ
Ｔ　Ｔ１０のドレーン−ソース回路に接続して、図１に
例示された従来技術の回路に類似した論理的ＮＯＲ（Ｎ
ＯＴ　ＯＲ）形態を与えるようにすることができる。こ
の拡張状回路の出力は入力信号ＡとＭＥＳＦＥＴＴ１４
及びＴ１５のゲートに加えられた入力信号Ｃ及びＤとの
論理和の反転値である。

理解されることであろうが、電界効果・トランジスタに
適用されたところの用語「ソース」及び「ドレーン」は
ゲートに加えられた電圧によって制御されるチャネル領
域の両端を規定しているにすぎない。ソース及びドレー
ンは電流がどちらか一方へ流れ込んで他方から流れ出る
ことができるもので相互変換可能である。それゆえ、こ
の明細書及び各請求項において使用されたような用語ｒ
ソース」及び「ドレーン」並びにこれらに加え５ られる電圧の相対的極性はこの発明の範囲内において任
意であり且つ逆転可能であり、従ってこの発明を極性の
可能な形態の一方又は他方に限定するものとして考慮さ
れるべきではない。

この論理回路はなお二つの基準電圧線で達成可能な入力
及び出力電圧揺れにおける相当な増大、並びに雑音余裕
度における対応する増大を与える。

この回路は１５０°Ｃ以上の温度で良質の論理的スイッ
チングが可能であり、且つＧａＡｓにおいてＭＥＳＦＥ
Ｔで実現されることができる。当業者には、多くの変形
例及び代替実施例がこの発明の範囲内において可能であ
ることは明らかであろう。

【図面の簡単な説明】

図１及び図２は二つの異なった従来技術の論理回路の概
略図である。 図２はこの発明を具体化した論理ゲート回路の概略図で
ある。 ６ 手 続 補 正 書（方式） １、事件の表示 平成２年特許願第２４３００号 ２、発明の名称 広温度範囲ＭＥＳＦＥＴ論理回路 ３、補正をする者 事件との関係　特許出願人 住所 ４、代 理 人 ５、補正命令の日付 平成２年５月２９日（発送日）

Claims (1)

1. 【特許請求の範囲】 １、高及び低電圧線（１４、１２）、 入力信号を受けるためのゲート、ソース、及びドレーン
   を備えたエンハンスメント形ＪＦＥＴ（Ｔ１０）、第１
   エンハンスメント形ＪＦＥＴ（Ｔ１０）のドレーンと高
   電圧線（１４）との間において回路に接続された第１電
   流源手段（Ｔ９）、 前記のエンハンスメント形ＪＦＥＴ（Ｔ１０）のソース
   と低電圧線（１２）との間において回路に接続された第
   １電圧降下手段（Ｄ２）、 前記のエンハンスメント形ＪＦＥＴ（１０）のドレーン
   と低電圧線（１２）との間において回路に接続された第
   ２電流源手段（Ｔ１３）、並びに 前記のエンハンスメントＪＦＥＴ（Ｔ１０）のドレーン
   と第２電流源手段（Ｔ１３）との間において回路に接続
   された第２電圧降下手段（Ｄ４）、を備え、第２電流源
   手段（Ｔ１３）及び第２電圧降下手段（Ｄ４）の接続部
   において出力信号が発生される、接合形電界効果（ＪＦ
   ＥＴ）論理回路。 ２、前記のエンハンスメント形ＪＦＥＴ（Ｔ１０）のド
   レーンへの回路に接続されたゲート、高電圧線（１４）
   への回路に接続されたドレーン、及び前記のエンハンス
   メント形ＪＦＥＴ（Ｔ１０）のソースへの回路に接続さ
   れたソースを持った第２エンハンスメント形ＪＦＥＴ（
   Ｔ１１）を更に備えており、第１電圧降下手段（Ｄ２）
   が前記のエンハンスメント形ＪＦＥＴ（Ｔ１０）と第２
   エンハンスメント形ＪＦＥＴ（Ｔ１１）との間にソース
   結合を、従って正帰還を与えるように選択された電気抵
   抗値を持っている、請求項１に記載の論理回路。 ３、第２エンハンスメント形ＪＦＥＴ（Ｔ１１）のソー
   スと前記のエンハンスメント形ＪＦＥＴ（Ｔ１０）のソ
   ースとの間において回路に接続された第３電圧降下手段
   （Ｄ３）を更に備えている、請求項２に記載の論理回路
   。 ４、第２エンハンスメント形ＪＦＥＴ（Ｔ１１）のソー
   スと前記のエンハンスメント形ＪＦＥＴ（Ｔ１０）のソ
   ースとの間において回路に接続された電流制限手段（Ｔ
   １２）を更に備えている、請求項２に記載の論理回路。 ５、第１電圧降下手段が、前記のエンハンスメント形Ｊ
   ＦＥＴ（Ｔ１０）のソースへの回路に接続されたアノー
   ド及び低電圧線（１２）への回路に接続されたカソード
   を持ったダイオード（Ｄ２）からなっており、ダイオー
   ド（Ｄ２）を常時順バイアス状態に維持するためにダイ
   オード（Ｄ２）を通して十分な電流を供給するための第
   ３電流源手段（Ｔ１１）、 が更に設けられている、請求項１に記載の論理回路。