JPH0472914A - 電界効果トランジスタ回路 - Google Patents
電界効果トランジスタ回路Info
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- JPH0472914A JPH0472914A JP2184012A JP18401290A JPH0472914A JP H0472914 A JPH0472914 A JP H0472914A JP 2184012 A JP2184012 A JP 2184012A JP 18401290 A JP18401290 A JP 18401290A JP H0472914 A JPH0472914 A JP H0472914A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0952—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using Schottky type FET MESFET
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018535—Interface arrangements of Schottky barrier type [MESFET]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は電界効果トランジスタ（以下、ＦＥＴ）回路に
関するもので、特にＤｉｒｅｃｔＣｏｕｐｌｅｄ Ｆ
ＥＴ Ｌｏｇｉｃ（以下、ＤＣＦＬ）回路に使用され
るものである。
関するもので、特にＤｉｒｅｃｔＣｏｕｐｌｅｄ Ｆ
ＥＴ Ｌｏｇｉｃ（以下、ＤＣＦＬ）回路に使用され
るものである。
（従来の技術）
従来、ガリウム・ヒ素を用いる金属−半導体ＦＥＴ （
以下、ＧａＡｓ−ＭＥＳＦＥＴ）を使用した高速論理回
路は、高速性、低消費電力性という特徴が注目され、着
実に開発が進められている。しかし、Ｇ ａ Ａ ｓ
−Ｍ Ｅ Ｓ Ｆ Ｅ Ｔは、シリコン（Ｓ【）バイポ
ーラ素子を使用したＥｍｉｔｔｅｒ Ｃｏｕｐｌｅｄ
Ｌｏｇｉｃ（以下、ＥＣＬ）等の論理回路と比較し
て負荷駆動能力が劣っていることか知られ゛ている。こ
のため、負荷が大きい場合には、バッファ回路を付加し
て負荷駆動能力を大きくすることが一般に行われている
。例えば、ＤＣＦＬ回路を用いるインバータ回路の場合
には、第８図に示すように、ＧａＡｓ−ＭＥＳＦＥＴＱ
＋ 、Ｑ２に因り構成されるインバータ回路８０１に、
ＧａＡｓＭＥＳ ＦＥＴＱ：＋ 、Ｑ４に因り構成され
るプッシュプル（Ｐｕ ｓ ｈ−Ｐｕ １１）形バッフ
ァ回路８０２が付加されている。ここで、ＧａＡＳＭ
Ｅ Ｓ Ｆ Ｅ Ｔ Ｑ ５ 、 Ｑ ６は、次段の
ロジックとなるインバータ回路８０３である。
以下、ＧａＡｓ−ＭＥＳＦＥＴ）を使用した高速論理回
路は、高速性、低消費電力性という特徴が注目され、着
実に開発が進められている。しかし、Ｇ ａ Ａ ｓ
−Ｍ Ｅ Ｓ Ｆ Ｅ Ｔは、シリコン（Ｓ【）バイポ
ーラ素子を使用したＥｍｉｔｔｅｒ Ｃｏｕｐｌｅｄ
Ｌｏｇｉｃ（以下、ＥＣＬ）等の論理回路と比較し
て負荷駆動能力が劣っていることか知られ゛ている。こ
のため、負荷が大きい場合には、バッファ回路を付加し
て負荷駆動能力を大きくすることが一般に行われている
。例えば、ＤＣＦＬ回路を用いるインバータ回路の場合
には、第８図に示すように、ＧａＡｓ−ＭＥＳＦＥＴＱ
＋ 、Ｑ２に因り構成されるインバータ回路８０１に、
ＧａＡｓＭＥＳ ＦＥＴＱ：＋ 、Ｑ４に因り構成され
るプッシュプル（Ｐｕ ｓ ｈ−Ｐｕ １１）形バッフ
ァ回路８０２が付加されている。ここで、ＧａＡＳＭ
Ｅ Ｓ Ｆ Ｅ Ｔ Ｑ ５ 、 Ｑ ６は、次段の
ロジックとなるインバータ回路８０３である。
しかしながら、前記第３図に示すような回路では、例え
ばＧａＡｓ ＭＥＳＦＥＴＱ２のゲート電位Ｖ１Ｎが
０レベル（以下、ＬＯＷレベル）になった時、ＧａＡｓ
−ＭＥＳＦＥＴＱ２ 。
ばＧａＡｓ ＭＥＳＦＥＴＱ２のゲート電位Ｖ１Ｎが
０レベル（以下、ＬＯＷレベル）になった時、ＧａＡｓ
−ＭＥＳＦＥＴＱ２ 。
Ｑ４はオフ状態となるため、ＧａＡｓ
ＭＥＳＦＥＴＱ、のゲート電位は電源電位ＶＤＤ近くま
で上り、ＧａＡｓ−ＭＥＳＦＥＴＱ３はオン状態となる
。このため、出力電位Ｖ。ＵＴはルベル（以下、Ｈｉｇ
ｈレベル）となるが、このＨｉｇｈレベルは、次段のイ
ンバータ回路８０３のＧ ａ Ａ ｓ −Ｍ Ｅ Ｓ
Ｆ Ｅ Ｔ Ｑ ５のショットキ電圧（０，６〜０．７
Ｖ）で制限されるため、Ｇ ａ Ａ ｓ −Ｍ Ｅ Ｓ
Ｆ Ｅ Ｔ Ｑ ３のゲート拳ソース間電圧ＶＣＳが
大きくなり、式（１）に示すような多量のドレイン電流
Ｉ、が流れてしまう。即ち、この電流Ｉ、は、Ｇ ａ
Ａ ｓ −Ｍ Ｅ Ｓ Ｆ Ｅ Ｔ Ｑ ｓのゲート電
極からソース電極へショットキー接合を通して流れるた
め、結果として低消費電力性というＧａＡｓ−ＭＥＳＦ
ＥＴの特徴の一つを失ってしまうことになる。
で上り、ＧａＡｓ−ＭＥＳＦＥＴＱ３はオン状態となる
。このため、出力電位Ｖ。ＵＴはルベル（以下、Ｈｉｇ
ｈレベル）となるが、このＨｉｇｈレベルは、次段のイ
ンバータ回路８０３のＧ ａ Ａ ｓ −Ｍ Ｅ Ｓ
Ｆ Ｅ Ｔ Ｑ ５のショットキ電圧（０，６〜０．７
Ｖ）で制限されるため、Ｇ ａ Ａ ｓ −Ｍ Ｅ Ｓ
Ｆ Ｅ Ｔ Ｑ ３のゲート拳ソース間電圧ＶＣＳが
大きくなり、式（１）に示すような多量のドレイン電流
Ｉ、が流れてしまう。即ち、この電流Ｉ、は、Ｇ ａ
Ａ ｓ −Ｍ Ｅ Ｓ Ｆ Ｅ Ｔ Ｑ ｓのゲート電
極からソース電極へショットキー接合を通して流れるた
め、結果として低消費電力性というＧａＡｓ−ＭＥＳＦ
ＥＴの特徴の一つを失ってしまうことになる。
Ｉ 、 −Ｋ （ＶＧＳ ＶＴＨ） ２− （１）但
し、Ｋは定数、ＶＴＨは閾値電圧とする。
し、Ｋは定数、ＶＴＨは閾値電圧とする。
（発明が解決しようとする課題）
このように、従来は、ＧａＡｓ
ＭＥＳＦＥＴを使用した論理回路が注目されていたが、
この論理回路は、負荷駆動能力に劣っているため、バッ
ファ回路を付加しなけらばならず、又これを付加した場
合には、低消費電力性というＧａＡｓ−ＭＥＳＦＥＴの
特徴の一つを失ってしまう欠点があった。
この論理回路は、負荷駆動能力に劣っているため、バッ
ファ回路を付加しなけらばならず、又これを付加した場
合には、低消費電力性というＧａＡｓ−ＭＥＳＦＥＴの
特徴の一つを失ってしまう欠点があった。
本発明は、上記欠点を解決すべくなされたちのであり、
Ｇ ａ Ａ ｓ −Ｍ Ｅ Ｓ Ｆ Ｅ Ｔの低消費電
力性という特性を損なうことなく、負荷駆動能力に優れ
た電界効果トランジスタ回路を提供することを目的とす
る。
Ｇ ａ Ａ ｓ −Ｍ Ｅ Ｓ Ｆ Ｅ Ｔの低消費電
力性という特性を損なうことなく、負荷駆動能力に優れ
た電界効果トランジスタ回路を提供することを目的とす
る。
［発明の構成］
（課題を解決するための手段）
上記目的を達成するために、本発明の電界効果トランジ
スタ回路は、ドレインが第１の電位供給源に接続され、
ゲートとソースが共通接続される第１の電界効果トラン
ジスタと、ドレインが前記第１の電界効果トランジスタ
のゲートとソースの接続点に接続され、ソースが第２の
電位供給源に接続され、ゲートが入力端子に接続される
第２の電界効果トランジスタと、ゲートが前記第１の電
界効果トランジスタのゲートとソースの接続点に接続さ
れ、ソースが出力端子に接続される第３の電界効果トラ
ンジスタと、ドレインが前記出力端子に接続され、ソー
スが前記第２の電位供給源に接続され、ゲートが前記入
力端子に接続される第４の電界効果トランジスタと、前
記第１の電位供給源と前記第３の電界効果トランジスタ
のドレインとの間に接続される電流制限素子とを有して
いる。
スタ回路は、ドレインが第１の電位供給源に接続され、
ゲートとソースが共通接続される第１の電界効果トラン
ジスタと、ドレインが前記第１の電界効果トランジスタ
のゲートとソースの接続点に接続され、ソースが第２の
電位供給源に接続され、ゲートが入力端子に接続される
第２の電界効果トランジスタと、ゲートが前記第１の電
界効果トランジスタのゲートとソースの接続点に接続さ
れ、ソースが出力端子に接続される第３の電界効果トラ
ンジスタと、ドレインが前記出力端子に接続され、ソー
スが前記第２の電位供給源に接続され、ゲートが前記入
力端子に接続される第４の電界効果トランジスタと、前
記第１の電位供給源と前記第３の電界効果トランジスタ
のドレインとの間に接続される電流制限素子とを有して
いる。
また、ドレインが第１の電位供給源に接続され、ゲート
とソースが共通接続される第１の電界効果トランジスタ
と、ドレインが前記第１の電界効果トランジスタのゲー
トとソースの接続点に接続され、ソースが第２の電位供
給源に接続され、ゲートが入力端子に接続される第２の
電界効果トランジスタと、ゲートが前記入力端子に接続
され、ソースが出力端子に接続される第３の電界効果ト
ランジスタと、ゲートが前記第１の電界効果トランジス
タのゲートとソースの接続点に接続され、ソースが前記
第２の電位供給源に接続され、ドレインが前記出力端子
に接続される第４の電界効果トランジスタと、前記第１
の電位供給源と前記第３の電界効果トランジスタのドレ
インとの間に接続される電流制限素子とを有している。
とソースが共通接続される第１の電界効果トランジスタ
と、ドレインが前記第１の電界効果トランジスタのゲー
トとソースの接続点に接続され、ソースが第２の電位供
給源に接続され、ゲートが入力端子に接続される第２の
電界効果トランジスタと、ゲートが前記入力端子に接続
され、ソースが出力端子に接続される第３の電界効果ト
ランジスタと、ゲートが前記第１の電界効果トランジス
タのゲートとソースの接続点に接続され、ソースが前記
第２の電位供給源に接続され、ドレインが前記出力端子
に接続される第４の電界効果トランジスタと、前記第１
の電位供給源と前記第３の電界効果トランジスタのドレ
インとの間に接続される電流制限素子とを有している。
（作用）
このような構成によれば、第１の電位供給源と第３の電
界効果トランジスタのドレインとの間に電流制限素子が
組み込まれている。このため、低消費電力性という特性
を損なうことなく、負荷駆動能力に優れた電界効果トラ
ンジスタ回路を提供することができる。
界効果トランジスタのドレインとの間に電流制限素子が
組み込まれている。このため、低消費電力性という特性
を損なうことなく、負荷駆動能力に優れた電界効果トラ
ンジスタ回路を提供することができる。
（実施例）
以下、図面を参照しながら本発明の一実施例について詳
細に説明する。
細に説明する。
第１図は、本発明の一実施例に係わるプッシュプル形バ
ッファ回路付インバータ回路を示すものである。
ッファ回路付インバータ回路を示すものである。
この実施例では、従来のプッシュプル形バッファ回路付
インバータ回路において、電源電位■ＤＤとＧａＡｓ−
ＭＥＳＦＥＴＱ３のドレインとの間に電流制限素子Ｌ１
を付加している。即ち、この電流制限素子Ｌ１によって
ＦＥＴに過大な電流が流れるのを制御するものである。
インバータ回路において、電源電位■ＤＤとＧａＡｓ−
ＭＥＳＦＥＴＱ３のドレインとの間に電流制限素子Ｌ１
を付加している。即ち、この電流制限素子Ｌ１によって
ＦＥＴに過大な電流が流れるのを制御するものである。
ここで、１０１及び１０２はそれぞれインバータ回路、
１０３はバッファ回路である。
１０３はバッファ回路である。
つまり、入力端子１０４の電位ＶＩＮがＬｏｗレベルに
なった時、Ｇ ａ Ａ ｓ −Ｍ Ｅ Ｓ Ｆ Ｅ Ｔ
Ｑ ２ 。
なった時、Ｇ ａ Ａ ｓ −Ｍ Ｅ Ｓ Ｆ Ｅ Ｔ
Ｑ ２ 。
Ｑ４はオフ状態となるため、ＧａＡｓ−Ｍ Ｅ Ｓ Ｆ
Ｅ Ｔ Ｑ ３のゲート電位は電源電位ｖＤｏ近くま
で上り、ＧａＡｓ ＭＥＳＦＥＴＱ３はオン状態とな
る。このため、出力端子１０５の電位Ｖ ０ｔｌＴはＨ
ｉｇｈレベルとなり、又このＨｉｇｈレベルは、次段の
インバータ回路１０２のＧａＡｓ−ＭＥＳＦＥＴＱ、の
シＥｌ ットキー電圧（０，６〜０．７Ｖ）で制限され
るため、ＧａＡｓ−ＭＥＳＦＥＴＱ３のゲート・ソース
間電圧ＶＣＳが大きくなり、多量のドレイン電流Ｉｄが
流れようとする。ところが、この時、同時に電流制限素
子Ｌ１にも電流が流れるため、ＬｌによってＧａＡｓ−
ＭＥＳＦＥＴＱ３のドレイン電位ＶＤの電圧降下が生じ
、ＧａＡｓ−Ｍ Ｅ Ｓ Ｆ Ｅ Ｔ Ｑ ３のドレイ
ン・ソース間電圧ＶＤＳが小さくなる。
Ｅ Ｔ Ｑ ３のゲート電位は電源電位ｖＤｏ近くま
で上り、ＧａＡｓ ＭＥＳＦＥＴＱ３はオン状態とな
る。このため、出力端子１０５の電位Ｖ ０ｔｌＴはＨ
ｉｇｈレベルとなり、又このＨｉｇｈレベルは、次段の
インバータ回路１０２のＧａＡｓ−ＭＥＳＦＥＴＱ、の
シＥｌ ットキー電圧（０，６〜０．７Ｖ）で制限され
るため、ＧａＡｓ−ＭＥＳＦＥＴＱ３のゲート・ソース
間電圧ＶＣＳが大きくなり、多量のドレイン電流Ｉｄが
流れようとする。ところが、この時、同時に電流制限素
子Ｌ１にも電流が流れるため、ＬｌによってＧａＡｓ−
ＭＥＳＦＥＴＱ３のドレイン電位ＶＤの電圧降下が生じ
、ＧａＡｓ−Ｍ Ｅ Ｓ Ｆ Ｅ Ｔ Ｑ ３のドレイ
ン・ソース間電圧ＶＤＳが小さくなる。
よって、第２図のＦＥＴの静特性を示す図からも分かる
ように、ドレイン・ソース間電流ＩＤＳはドレイン・ソ
ース間電圧ｖＤｓに制限されるため、ドレイン・ソース
間電圧ＶＤＳが抑えられることにより、低消費電力性と
いうＧａＡｓＭＥＳＦＥＴの特性を維持することができ
る。
ように、ドレイン・ソース間電流ＩＤＳはドレイン・ソ
ース間電圧ｖＤｓに制限されるため、ドレイン・ソース
間電圧ＶＤＳが抑えられることにより、低消費電力性と
いうＧａＡｓＭＥＳＦＥＴの特性を維持することができ
る。
このように、電源電位ｖＤＤとＧａＡｓ −Ｍ Ｅ Ｓ
Ｆ Ｅ Ｔ Ｑ ３のドレインとの間に電流制限素子
Ｌ１を組み込むことにより、ＦＥＴに過大な電流を流す
ことなく、負荷駆動能力の優れたＤＣＦＬ回路を提供す
ることができる。
Ｆ Ｅ Ｔ Ｑ ３のドレインとの間に電流制限素子
Ｌ１を組み込むことにより、ＦＥＴに過大な電流を流す
ことなく、負荷駆動能力の優れたＤＣＦＬ回路を提供す
ることができる。
第３図は、前記第１図に示す電流制限素子Ｌ１の具体例
として、ショットキーダイオードＤ１を用いたものであ
る。
として、ショットキーダイオードＤ１を用いたものであ
る。
この場合、例えばＧ ａ Ａ ｓ
Ｍ Ｅ Ｓ Ｆ Ｅ Ｔ Ｑ ＋のゲート幅Ｗｇ１を２
．５．ｃｚｍ。
．５．ｃｚｍ。
閾値電圧ＶＴ）Ｉ＋を一〇、２８Ｖ１．１ｍ設定Ｌ、Ｇ
ａＡｓ−ＭＥＳＦＥＴＱ２のゲート幅Ｗ ｇ ２を５．
０μｍ、閾値電圧ＶＴＨ２を０．１５ＶＩ：設定し、Ｇ
ａ Ａ ｓ Ｍ Ｅ Ｓ Ｆ Ｅ Ｔ Ｑ ３ 、
Ｑ ４のゲート幅Ｗｇ：＋ 、Ｗｇ４をそれぞれ１３
．５μｍ、閾値電圧ＶＴｌ＋３ ＋ ＶＴＲ４をそれぞ
れ０．１５Ｖに設定してプッシュプル形バッファ回路（
＝Ｉインバータ回路を構成したとすると、従来の回路に
比較して約２５％の消費電流の削減を達成することがで
きることが、シュミレーションにより確かめられた。
ａＡｓ−ＭＥＳＦＥＴＱ２のゲート幅Ｗ ｇ ２を５．
０μｍ、閾値電圧ＶＴＨ２を０．１５ＶＩ：設定し、Ｇ
ａ Ａ ｓ Ｍ Ｅ Ｓ Ｆ Ｅ Ｔ Ｑ ３ 、
Ｑ ４のゲート幅Ｗｇ：＋ 、Ｗｇ４をそれぞれ１３
．５μｍ、閾値電圧ＶＴｌ＋３ ＋ ＶＴＲ４をそれぞ
れ０．１５Ｖに設定してプッシュプル形バッファ回路（
＝Ｉインバータ回路を構成したとすると、従来の回路に
比較して約２５％の消費電流の削減を達成することがで
きることが、シュミレーションにより確かめられた。
なお、その他の条件としては、電源電圧ＶＤＤを１．５
Ｖとし、Ｖ５．をＯＶ（接地）トシ、ファンアウト＝５
の状態で、ＩＧ（ギガ）Ｈｚの５ＩＮ（サイン）波を入
力した。
Ｖとし、Ｖ５．をＯＶ（接地）トシ、ファンアウト＝５
の状態で、ＩＧ（ギガ）Ｈｚの５ＩＮ（サイン）波を入
力した。
第４図は、前記第１図に示す電流制限素子り、の具体例
として、抵抗Ｒ１を用いたものである。
として、抵抗Ｒ１を用いたものである。
この場合にも、電流制限素子り、にショットキーダイオ
ードＤ、を用いた場合と同様の効果を得ることが可能で
ある。
ードＤ、を用いた場合と同様の効果を得ることが可能で
ある。
第５図は、本発明の他の実施例に係わるプッ１ ］
シュプル形バッファ回路付インバータ回路を示すもので
ある。なお、第５図において、前記第１図と同一の部分
には同一の符号を付しである。
ある。なお、第５図において、前記第１図と同一の部分
には同一の符号を付しである。
この実施例では、前記第１図に示す実
施例と同様に、電源電位ＶＤＤとＧａＡｓＭ Ｅ Ｓ
Ｆ Ｅ Ｔ Ｑ ３のドレインとの間に電流制限素子Ｌ
１を付加している。また、バッファ回路１０３が反転機
能を持ったものである。即ち、ＧａＡｓ−ＭＥＳＦＥＴ
Ｑ４のゲートがＧａＡｓＭＥＳＦＥＴＱＩのゲートとソ
ースの接続点に接続され、Ｇ ａ Ａ ｓ −Ｍ Ｅ
Ｓ Ｆ Ｅ Ｔ Ｑ ３のゲートが入力端子１０４に接
続されている。
Ｆ Ｅ Ｔ Ｑ ３のドレインとの間に電流制限素子Ｌ
１を付加している。また、バッファ回路１０３が反転機
能を持ったものである。即ち、ＧａＡｓ−ＭＥＳＦＥＴ
Ｑ４のゲートがＧａＡｓＭＥＳＦＥＴＱＩのゲートとソ
ースの接続点に接続され、Ｇ ａ Ａ ｓ −Ｍ Ｅ
Ｓ Ｆ Ｅ Ｔ Ｑ ３のゲートが入力端子１０４に接
続されている。
また、回路動作としては、入力端子１０４の電位ＶＩＮ
がＨｉｇｈレベルになった時、ＧａＡｓＭＥＳ ＦＥＴ
Ｑ２ 、Ｑ３がオン状態となるため、Ｇ ａ Ａ ｓ
−Ｍ Ｅ Ｓ Ｆ Ｅ Ｔ Ｑ ４のゲート電位はＶＳ
Ｓ近くまで下がり、ＧａＡｓ−ＭＥＳＦＥＴＱ４はオフ
状態となる。このため、出力端子１０５の電位ＶＯＬＩ
ＴはＨｉｇｈレベルとなり、又このＨｉｇｈレベルは、
次段のインバータ回路１０２のＧａＡｓ−ＭＥＳＦＥＴ
Ｑ５のショットキ電圧（０，６〜０．７Ｖ）で制限され
るため、Ｇ ａ Ａ ｓ −Ｍ Ｅ Ｓ Ｆ Ｅ Ｔ
Ｑ ３のゲート・ソース間電圧ｖＧｓが大きくなり、多
量のドレイン電流■６が流れようとする。ところが、こ
の時、同時に電流制限素子Ｌ１にも電流が流れるため、
前記第１図の実施例と同様に、ＬｌによってＧａＡｓＭ
Ｅ Ｓ Ｆ Ｅ Ｔ Ｑ ３のドレイン電位ＶＤの電
圧降下が生じ、よってドレイン・ソース間電圧ＶＤＳが
抑えられ、低消費電力性というＧａＡｓＭＥＳＦＥＴの
特性を維持することができる。
がＨｉｇｈレベルになった時、ＧａＡｓＭＥＳ ＦＥＴ
Ｑ２ 、Ｑ３がオン状態となるため、Ｇ ａ Ａ ｓ
−Ｍ Ｅ Ｓ Ｆ Ｅ Ｔ Ｑ ４のゲート電位はＶＳ
Ｓ近くまで下がり、ＧａＡｓ−ＭＥＳＦＥＴＱ４はオフ
状態となる。このため、出力端子１０５の電位ＶＯＬＩ
ＴはＨｉｇｈレベルとなり、又このＨｉｇｈレベルは、
次段のインバータ回路１０２のＧａＡｓ−ＭＥＳＦＥＴ
Ｑ５のショットキ電圧（０，６〜０．７Ｖ）で制限され
るため、Ｇ ａ Ａ ｓ −Ｍ Ｅ Ｓ Ｆ Ｅ Ｔ
Ｑ ３のゲート・ソース間電圧ｖＧｓが大きくなり、多
量のドレイン電流■６が流れようとする。ところが、こ
の時、同時に電流制限素子Ｌ１にも電流が流れるため、
前記第１図の実施例と同様に、ＬｌによってＧａＡｓＭ
Ｅ Ｓ Ｆ Ｅ Ｔ Ｑ ３のドレイン電位ＶＤの電
圧降下が生じ、よってドレイン・ソース間電圧ＶＤＳが
抑えられ、低消費電力性というＧａＡｓＭＥＳＦＥＴの
特性を維持することができる。
このように、電源電位ＶＤＤとＧａＡｓＭ Ｅ Ｓ Ｆ
Ｅ Ｔ Ｑ ３のドレインとの間に電流制限素子り、
を組み込むことにより、前記第１図に示す実施例と同様
の効果を得ることができる。
Ｅ Ｔ Ｑ ３のドレインとの間に電流制限素子り、
を組み込むことにより、前記第１図に示す実施例と同様
の効果を得ることができる。
第６図は、前記第５図に示す電流制限素子Ｌ１の具体例
として、ショットキーダイオードＤ１を用いたものであ
る。また、第７図は、前記第５図に示す電流制限素子Ｌ
１の具体例として、抵抗Ｒ１を用いたものである。ここ
で、ＧａＡｓＭ Ｅ Ｓ Ｆ Ｅ Ｔ Ｑ ２のソース
とＶＳＳとの間に接続されたダイオードＤ２は、ＧａＡ
ｓＭ Ｅ Ｓ Ｆ Ｅ Ｔ Ｑ ２のソース電位をダイ
オードＤ２の準方向電圧Ｖ、分だけ持ち上げることによ
り、ＧａＡｓ−ＭＥＳＦＥＴＱ３を十分にオン状態とす
る役目を有している。
として、ショットキーダイオードＤ１を用いたものであ
る。また、第７図は、前記第５図に示す電流制限素子Ｌ
１の具体例として、抵抗Ｒ１を用いたものである。ここ
で、ＧａＡｓＭ Ｅ Ｓ Ｆ Ｅ Ｔ Ｑ ２のソース
とＶＳＳとの間に接続されたダイオードＤ２は、ＧａＡ
ｓＭ Ｅ Ｓ Ｆ Ｅ Ｔ Ｑ ２のソース電位をダイ
オードＤ２の準方向電圧Ｖ、分だけ持ち上げることによ
り、ＧａＡｓ−ＭＥＳＦＥＴＱ３を十分にオン状態とす
る役目を有している。
［発明の効果］
以上、説明したように、本発明の電界効果トランジスタ
回路によれば、次のような効果を奏する。
回路によれば、次のような効果を奏する。
電源電位ＶＤＤとＧａＡｓ−ＭＥＳＦＥＴＱ：＋のドレ
インとの間に電流制限素子Ｌ１を組み込んでいる。この
ため、ＦＥＴに過大な電流を流すことなく、負荷駆動能
力の優れたＤＣＦＬ回路を提供することができる。
インとの間に電流制限素子Ｌ１を組み込んでいる。この
ため、ＦＥＴに過大な電流を流すことなく、負荷駆動能
力の優れたＤＣＦＬ回路を提供することができる。
第１図は本発明の一実施例に係わるプッシュプル形バッ
ファ回路付インバータ回路を示す回路図、第２図はＦＥ
Ｔの静特性を示す図、第３図及び第４図はそれぞれ前記
第１図の電流制限素子Ｌｌを具体的に示す回路図、第５
図は本発明の他の実施例に係わるプッシュプル形バッフ
ァ回路付インバータ回路を示す回路図、第６図及び第７
図はそれぞれ前記第５図の電流制限素子Ｌ１を具体的に
示す回路図、第８図は従来のプッシュプル形バッファ回
路付インバータ回路を示す回路図である。 １０１．１０２・・・インバータ回路、１０３・・・バ
ッファ回路、１０４・・・入力端子、１０５・・・出力
端子、Ｑ１〜Ｑ６・・・電界効果トランジスタ、Ｌｌ・
・・電流制限素子、Ｄｌ・・・ショットキーダイオード
、Ｒ１・・・抵抗。
ファ回路付インバータ回路を示す回路図、第２図はＦＥ
Ｔの静特性を示す図、第３図及び第４図はそれぞれ前記
第１図の電流制限素子Ｌｌを具体的に示す回路図、第５
図は本発明の他の実施例に係わるプッシュプル形バッフ
ァ回路付インバータ回路を示す回路図、第６図及び第７
図はそれぞれ前記第５図の電流制限素子Ｌ１を具体的に
示す回路図、第８図は従来のプッシュプル形バッファ回
路付インバータ回路を示す回路図である。 １０１．１０２・・・インバータ回路、１０３・・・バ
ッファ回路、１０４・・・入力端子、１０５・・・出力
端子、Ｑ１〜Ｑ６・・・電界効果トランジスタ、Ｌｌ・
・・電流制限素子、Ｄｌ・・・ショットキーダイオード
、Ｒ１・・・抵抗。
Claims (3)
- （１）ドレインが第１の電位供給源に接続され、ゲート
とソースが共通接続される第１の電界効果トランジスタ
と、 ドレインが前記第１の電界効果トランジスタのゲートと
ソースの接続点に接続され、ソースが第２の電位供給源
に接続され、ゲートが入力端子に接続される第２の電界
効果トランジスタと、ゲートが前記第１の電界効果トラ
ンジスタのゲートとソースの接続点に接続され、ソース
が出力端子に接続される第３の電界効果トランジスタと
、 ドレインが前記出力端子に接続され、ソースが前記第２
の電位供給源に接続され、ゲートが前記入力端子に接続
される第４の電界効果トランジスタと、 前記第１の電位供給源と前記第３の電界効果トランジス
タのドレインとの間に接続される電流制限素子と を具備することを特徴とする電界効果トランジスタ回路
。 - （２）ドレインが第１の電位供給源に接続され、ゲート
とソースが共通接続される第１の電界効果トランジスタ
と、 ドレインが前記第１の電界効果トランジスタのゲートと
ソースの接続点に接続され、ソースが第２の電位供給源
に接続され、ゲートが入力端子に接続される第２の電界
効果トランジスタと、ゲートが前記入力端子に接続され
、ソースが出力端子に接続される第３の電界効果トラン
ジスタと、 ゲートが前記第１の電界効果トランジスタのゲートとソ
ースの接続点に接続され、ソースが前記第２の電位供給
源に接続され、ドレインが前記出力端子に接続される第
４の電界効果トランジスタと、 前記第１の電位供給源と前記第３の電界効果トランジス
タのドレインとの間に接続される電流制限素子と を具備することを特徴とする電界効果トランジスタ回路
。 - （３）前記電流制限素子は、ダイオード又は抵抗からな
ることを特徴とする請求項１又は２記載の電界効果トラ
ンジスタ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2184012A JPH0472914A (ja) | 1990-07-13 | 1990-07-13 | 電界効果トランジスタ回路 |
| US07/728,530 US5204553A (en) | 1990-07-13 | 1991-07-11 | Field effect transistor circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2184012A JPH0472914A (ja) | 1990-07-13 | 1990-07-13 | 電界効果トランジスタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0472914A true JPH0472914A (ja) | 1992-03-06 |
Family
ID=16145791
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2184012A Pending JPH0472914A (ja) | 1990-07-13 | 1990-07-13 | 電界効果トランジスタ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5204553A (ja) |
| JP (1) | JPH0472914A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6201416B1 (en) | 1998-03-25 | 2001-03-13 | Nec Corporation | Field effect transistor logic circuit with reduced power consumption |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020237632A1 (zh) * | 2019-05-31 | 2020-12-03 | 华为技术有限公司 | 一种驱动电路、数字逻辑电路及其相关装置 |
| CN112865783A (zh) * | 2021-01-24 | 2021-05-28 | 合肥芯谷微电子有限公司 | 一种GaAs E/D工艺低功耗反相器电路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0286323A (ja) * | 1988-09-22 | 1990-03-27 | Fujitsu Ltd | 半導体論理装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4680488A (en) * | 1983-06-15 | 1987-07-14 | Nec Corporation | MOSFET-type driving circuit with capacitive bootstrapping for driving a large capacitive load at high speed |
| US4724342A (en) * | 1986-02-12 | 1988-02-09 | Hughes Aircraft Company | Push-pull DCFL driver circuit |
-
1990
- 1990-07-13 JP JP2184012A patent/JPH0472914A/ja active Pending
-
1991
- 1991-07-11 US US07/728,530 patent/US5204553A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0286323A (ja) * | 1988-09-22 | 1990-03-27 | Fujitsu Ltd | 半導体論理装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6201416B1 (en) | 1998-03-25 | 2001-03-13 | Nec Corporation | Field effect transistor logic circuit with reduced power consumption |
Also Published As
| Publication number | Publication date |
|---|---|
| US5204553A (en) | 1993-04-20 |
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