JP5579264B2 - 低電流論理ゲート回路 - Google Patents
低電流論理ゲート回路 Download PDFInfo
- Publication number
- JP5579264B2 JP5579264B2 JP2012515461A JP2012515461A JP5579264B2 JP 5579264 B2 JP5579264 B2 JP 5579264B2 JP 2012515461 A JP2012515461 A JP 2012515461A JP 2012515461 A JP2012515461 A JP 2012515461A JP 5579264 B2 JP5579264 B2 JP 5579264B2
- Authority
- JP
- Japan
- Prior art keywords
- source
- drain
- gate
- transistor
- input transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000000872 buffer Substances 0.000 claims description 27
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 2
- 230000001419 dependent effect Effects 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000004927 fusion Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09403—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using junction field-effect transistors
- H03K19/09418—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using junction field-effect transistors in combination with bipolar transistors [BIFET]
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09403—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using junction field-effect transistors
- H03K19/09407—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using junction field-effect transistors of the same canal type
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09441—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type
- H03K19/09443—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type using a combination of enhancement and depletion transistors
- H03K19/09445—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type using a combination of enhancement and depletion transistors with active depletion transistors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Description
2 入力トランジスタのドレイン
3 入力トランジスタのゲート
4 フィードバックトランジスタのソース
5 フィードバックトランジスタのドレイン
6 フィードバックトランジスタのゲート
7 接続ライン
8 さらなるトランジスタのソース
9 さらなるトランジスタのドレイン
10 さらなるトランジスタのゲート
11 さらなるトランジスタのソース
12 さらなるトランジスタのドレイン
13 さらなるトランジスタのゲート
14 さらなるダイオード
15 入力トランジスタのソース
16 入力トランジスタのドレイン
17 入力トランジスタのゲート
18 フィードバックトランジスタのソース
19 フィードバックトランジスタのドレイン
20 フィードバックトランジスタのゲート
21 接続ライン
22 さらなる入力トランジスタのソース
23 さらなる入力トランジスタのドレイン
24 さらなる入力トランジスタのゲート
25 さらなる入力トランジスタのソース
26 さらなる入力トランジスタのドレイン
27 さらなる入力トランジスタのゲート
D フィードバックトランジスタ
D1 フィードバックトランジスタ
E 入力トランジスタ
E1 さらなるトランジスタ
E2 さらなるトランジスタ
E3 入力トランジスタ
E4 さらなる入力トランジスタ
E5 さらなる入力トランジスタ
IN 入力
OUT 出力
VDD 供給電圧の高電位レベル
VSS 供給電圧の低電位レベル
Claims (8)
- 低電流論理ゲート回路において、
・該低電流論理ゲート回路は、入力トランジスタ(E3)及びフィードバックトランジスタ(D)であって、その各々はソースと、ドレインと、ソース及びドレインの間のチャネルを制御するために設けられたゲートとを含み、また各々はゲート・ソース接合を有する入力トランジスタ(E3)及びフィードバックトランジスタ(D)を備え、
・前記入力トランジスタは、前記ゲートと前記ソースとの間に印加されるゲート・ソース電圧が正の閾値電圧よりも大きな正である場合には前記ソースと前記ドレインとの間を導通し、そうでなければ前記ソースと前記ドレインとの間を導通せず、
・前記フィードバックトランジスタは、前記ゲートと前記ソースとの間に印加されるゲート・ソース電圧が負の閾値電圧よりも大きな負である場合には、前記ソースと前記ドレインとの間を導通せず、そうでなければ前記ソースと前記ドレインとの間を導通し、
・前記低電流論理ゲート回路は、前記フィードバックトランジスタのソース(4)と前記入力トランジスタのドレイン(2)との間に電圧降下を生じさせる構成要素(E1,E2;14)を備え、
・前記低電流論理ゲート回路は、前記入力トランジスタのドレイン(2)と前記フィードバックトランジスタのゲート(6)との間の接続ライン(7)を備え、
・前記低電流論理ゲート回路は、さらなる入力トランジスタ(E4,E5)であって、ソース(22,25)と、ドレイン(23,26)と、該ソース及び該ドレインの間のチャネルを制御するために設けられたゲート(24,27)と、ゲート・ソース接合とを含むさらなる入力トランジスタ(E4,E5)を備え、
・前記さらなる入力トランジスタは、前記ゲートと前記ソースとの間に印加されるゲート・ソース電圧が正の閾値電圧よりも大きな正の場合には前記ソースと前記ドレインとの間を導通し、そうでなければ前記ソースと前記ドレインとの間を導通せず、
・前記さらなる入力トランジスタ(E4)のドレイン(23)は前記第1入力トランジスタ(E3)のソース(1)に接続され、又は、前記さらなる入力トランジスタ(E5)のソース(25)及びドレイン(26)は前記第1入力トランジスタ(E3)のソース(1)及びドレイン(2)にそれぞれ接続され、
・前記さらなる入力トランジスタのソース(22,25)は前記供給電圧の第1電圧レベル(VSS)に接続されるために設けられ、
・前記フィードバックトランジスタのドレイン(5)は供給電圧の第2電圧レベル(VDD)に接続されるために設けられ、
・前記第1入力トランジスタ及び前記さらなる入力トランジスタのゲート(3,24,27)は入力信号(IN(A),IN(B),IN(C))用に設けられ、
・前記第1入力トランジスタの前記ドレイン(2)は出力信号(OUT)用に設けられ、
・ソース(8)と、ドレイン(9)と、該ソースと該ドレインとの間のチャネルを制御するために設けられたゲート(10)と、ゲート・ソース接合とを含む少なくともひとつのさらなるトランジスタ(E1)をさらに備え、
・前記電圧降下を生じさせる構成要素は、前記さらなるトランジスタ(E1)の前記ゲート・ソース接合を含む
低電流論理ゲート回路。 - 請求項1に記載の低電流論理ゲート回路において、さらに
・前記さらなる入力トランジスタ(E4)のドレイン(23)は前記第1入力トランジスタ(E3)のソース(1)に接続され、
・前記低電流論理ゲート回路は、第2のさらなる入力トランジスタ(E5)であって、ソース(25)と、ドレイン(26)と、該ソース及び該ドレインの間のチャネルを制御するために設けられたゲート(27)と、ゲート・ソース接合とを有する第2のさらなる入力トランジスタ(E5)を備え、
・前記第2のさらなる入力トランジスタは、前記ゲートと前記ソースとの間に印加されるゲート・ソース電圧が正の閾値電圧よりも大きな正である場合には前記ソースと前記ドレインとの間を導通し、そうでなければ前記ソースと前記ドレインとの間を導通せず、
・前記第2のさらなる入力トランジスタ(E5)のソース(25)は、前記第1のさらなる入力トランジスタ(E5)のソース(22)に接続され、
・前記第2のさらなる入力トランジスタ(E5)のドレイン(26)は、前記第1の入力トランジスタ(E3)のドレイン(2)に接続される
低電流論理ゲート回路。 - 請求項1又は2に記載の低電流論理ゲート回路において、さらに
・少なくとも2つのさらなるトランジスタ(E1,E2)であって、その各々はソース(8,11)と、ドレイン(9,12)と、該ソース及び該ドレインの間のチャネルを制御するために設けられたゲート(10,13)と、ゲート・ソース接合とを有する少なくとも2つのさらなるトランジスタ(E1,E2)と、
・直列に接続された前記さらなるトランジスタの前記ゲート・ソース接合を有する、電圧降下を生じさせる構成要素と
を備える低電流論理ゲート回路。 - 請求項1又は2に記載の低電流論理ゲート回路において、前記電圧降下を生じさせる構成要素は、バイポーラトランジスタ又はヘテロバイポーラトランジスタによって形成されるさらなるダイオード(14)である低電流論理ゲート回路。
- 請求項1乃至4の何れか一項に記載の低電流論理ゲート回路において、該低電流論理ゲート回路は、さらにバッファ回路を備え、
・当該バッファ回路は、入力トランジスタ(E)及びフィードバックトランジスタ(D1)であって、各々はソースと、ドレインと、該ソース及び該ドレインの間のチャネルを制御するために設けられたゲートと、ゲート・ソース接合とを有する入力トランジスタ(E)及びフィードバックトランジスタ(D1)を備え、
・前記入力トランジスタは、前記ゲートと前記ソースとの間に印加されるゲート・ソース電圧が正の閾値電圧よりも大きな正の場合には前記ソースと前記ドレインとの間を導通し、そうでなければ前記ソースと前記ドレインとの間を導通せず、
・前記フィードバックトランジスタは、前記ゲートと前記ソースとの間に印加されるゲート・ソース電圧が負の閾値電圧よりも大きな負の場合には、前記ソースと前記ドレインとの間を導通せず、そうでなければ前記ソースと前記ドレインとの間を導通し、
・前記バッファ回路は、前記フィードバックトランジスタのソース(18)と前記入力トランジスタのドレイン(16)との間に電圧降下(14)を生じさせる構成要素を備え、
・前記バッファ回路は、前記入力トランジスタのドレイン(16)と前記フィードバックトランジスタのゲート(20)との間に接続ライン(21)を備え、
・前記入力トランジスタのソース(15)は、前記供給電圧の第1電圧レベル(VSS)に接続されるために設けられ、
・前記フィードバクトランジスタのドレイン(19)は、供給電圧の第2電圧レベル(VDD)に接続されるために設けられ、
・前記論理ゲート回路の前記入力トランジスタ(E3)のドレイン(2)は、前記バッファ回路の前記入力トランジスタ(E)のゲート(17)に接続され、
・前記バッファ回路の前記入力トランジスタ(E)のドレイン(16)は、出力信号(OUT)用に設けられている
低電流論理ゲート回路。 - 請求項1乃至5の何れか一項に記載の低電流論理ゲート回路において、前記トランジスタはGaAsのBiFETテクノロジーのデバイスである低電流論理ゲート回路。
- 請求項1乃至6の何れか一項に記載の低電流論理ゲート回路において、前記出力信号(OUT)は高インピーダンス負荷を駆動するために生じる低電流論理ゲート回路。
- 請求項7に記載の低電流論理ゲート回路において、前記高インピーダンス負荷は、FET又はP−HEMTである低電流論理ゲート回路。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP09162990.7A EP2264899B1 (en) | 2009-06-17 | 2009-06-17 | Low-current logic-gate circuit |
EP09162990.7 | 2009-06-17 | ||
PCT/EP2010/058388 WO2010146051A1 (en) | 2009-06-17 | 2010-06-15 | Low-current logic-gate circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012530442A JP2012530442A (ja) | 2012-11-29 |
JP5579264B2 true JP5579264B2 (ja) | 2014-08-27 |
Family
ID=41228585
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012515461A Expired - Fee Related JP5579264B2 (ja) | 2009-06-17 | 2010-06-15 | 低電流論理ゲート回路 |
Country Status (4)
Country | Link |
---|---|
US (1) | US8653854B2 (ja) |
EP (1) | EP2264899B1 (ja) |
JP (1) | JP5579264B2 (ja) |
WO (1) | WO2010146051A1 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8803246B2 (en) | 2012-07-16 | 2014-08-12 | Transphorm Inc. | Semiconductor electronic components with integrated current limiters |
Family Cites Families (26)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5211199B1 (ja) | 1970-05-27 | 1977-03-29 | ||
US3775693A (en) * | 1971-11-29 | 1973-11-27 | Moskek Co | Mosfet logic inverter for integrated circuits |
FR2330221A1 (fr) * | 1973-07-10 | 1977-05-27 | Thomson Csf | Perfectionnement aux circuits inverseurs de tension logique |
US4365172A (en) * | 1980-01-11 | 1982-12-21 | Texas Instruments Incorporated | High current static MOS driver circuit with low DC power dissipation |
US4459497A (en) * | 1982-01-25 | 1984-07-10 | Motorola, Inc. | Sense amplifier using different threshold MOS devices |
JPS59223027A (ja) * | 1983-06-02 | 1984-12-14 | Oki Electric Ind Co Ltd | 半導体論理回路 |
JPS6047519A (ja) * | 1983-08-26 | 1985-03-14 | Nec Corp | 論理回路 |
JPS61129920A (ja) * | 1984-11-29 | 1986-06-17 | Sony Corp | 半導体回路装置 |
JPS61161020A (ja) * | 1985-01-08 | 1986-07-21 | Mitsubishi Electric Corp | Nmosインバ−タ回路 |
JPH07105712B2 (ja) * | 1987-09-30 | 1995-11-13 | 三菱電機株式会社 | 論理回路 |
US4978904A (en) | 1987-12-15 | 1990-12-18 | Gazelle Microcircuits, Inc. | Circuit for generating reference voltage and reference current |
JPH02182029A (ja) * | 1989-01-09 | 1990-07-16 | Sumitomo Electric Ind Ltd | 半導体装置 |
JPH02280413A (ja) | 1989-04-20 | 1990-11-16 | Sharp Corp | 基本論理回路 |
US5091662A (en) | 1989-05-23 | 1992-02-25 | Texas Instruments Incorporated | High-speed low-power supply-independent TTL compatible input buffer |
JP2852679B2 (ja) * | 1989-09-01 | 1999-02-03 | 富士通株式会社 | 半導体装置及びその製造方法 |
JP3407975B2 (ja) * | 1994-05-20 | 2003-05-19 | 株式会社半導体エネルギー研究所 | 薄膜半導体集積回路 |
JPH1028045A (ja) * | 1996-07-09 | 1998-01-27 | Yamaha Corp | Mosトランジスタ回路 |
US5910737A (en) | 1997-06-30 | 1999-06-08 | Delco Electronics Corporation | Input buffer circuit with differential input thresholds operable with high common mode input voltages |
JP3042475B2 (ja) * | 1997-11-20 | 2000-05-15 | 日本電気株式会社 | Dcfl論理回路 |
US6788108B2 (en) * | 2001-07-30 | 2004-09-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
JP4339103B2 (ja) * | 2002-12-25 | 2009-10-07 | 株式会社半導体エネルギー研究所 | 半導体装置及び表示装置 |
JP3948621B2 (ja) * | 2003-06-30 | 2007-07-25 | 株式会社山武 | インターフェース回路 |
US7030654B2 (en) * | 2003-08-22 | 2006-04-18 | Idaho Research Foundation, Inc. | Low voltage to extra high voltage level shifter and related methods |
US7030666B2 (en) * | 2004-02-27 | 2006-04-18 | Motorola, Inc. | Organic semiconductor inverting circuit |
US7550998B2 (en) * | 2005-10-26 | 2009-06-23 | Motorola, Inc. | Inverter circuit having a feedback switch and methods corresponding thereto |
JP4199765B2 (ja) * | 2005-12-02 | 2008-12-17 | マイクロン テクノロジー,インコーポレイテッド | 高電圧スイッチング回路 |
-
2009
- 2009-06-17 EP EP09162990.7A patent/EP2264899B1/en not_active Not-in-force
-
2010
- 2010-06-15 JP JP2012515461A patent/JP5579264B2/ja not_active Expired - Fee Related
- 2010-06-15 US US13/321,117 patent/US8653854B2/en not_active Expired - Fee Related
- 2010-06-15 WO PCT/EP2010/058388 patent/WO2010146051A1/en active Application Filing
Also Published As
Publication number | Publication date |
---|---|
US8653854B2 (en) | 2014-02-18 |
JP2012530442A (ja) | 2012-11-29 |
US20120112793A1 (en) | 2012-05-10 |
WO2010146051A1 (en) | 2010-12-23 |
EP2264899B1 (en) | 2014-07-30 |
EP2264899A1 (en) | 2010-12-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH069337B2 (ja) | 金属半導体電界効果トランジスタを用いた電気回路 | |
JP5579263B2 (ja) | 低電流インバータ回路 | |
US4931670A (en) | TTL and CMOS logic compatible GAAS logic family | |
US5864245A (en) | Output circuit with overvoltage protection | |
US8436663B2 (en) | Low-current input buffer | |
JP5579264B2 (ja) | 低電流論理ゲート回路 | |
JPH05243972A (ja) | 化合物半導体集積回路装置 | |
JPH0197013A (ja) | 半導体回路装置 | |
JP2008259182A (ja) | 昇圧回路に用いられる電流制御回路 | |
US8686752B2 (en) | Low-current logic plus driver circuit | |
JPH05268048A (ja) | Cmosからeclへのレベル変換器 | |
JPS63158904A (ja) | 集積回路装置 | |
JPH0472914A (ja) | 電界効果トランジスタ回路 | |
JPS6160013A (ja) | 論理回路 | |
JPH03272221A (ja) | 化合物半導体集積回路 | |
JPH10322193A (ja) | 論理ゲート回路 | |
JPS61206317A (ja) | 電界効果トランジスタ論理回路 | |
JPH01162415A (ja) | 半導体論理回路 | |
JPH0536281A (ja) | 半導体集積装置 | |
JPH0575442A (ja) | 出力バツフア回路 | |
JPH05160717A (ja) | Nand回路 | |
JPH05183422A (ja) | 論理回路 | |
JPH0372718A (ja) | 論理回路 | |
JPH066207A (ja) | 金属半導体電界効果トランジスタ論理回路 | |
JPH05160710A (ja) | 出力回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20130328 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140228 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140304 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140604 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140624 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140708 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5579264 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: R3D02 |
|
LAPS | Cancellation because of no payment of annual fees |