JP5579264B2 - 低電流論理ゲート回路 - Google Patents

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Description

本発明は、GaAsテクノロジーにおいて使用される低電流論理ゲート回路に関するものである。
GaAsテクノロジーにおける従来の論理回路は、大型抵抗器と共にトランジスタを使用する。これらの回路は、抵抗器での所望の電圧降下のため、オン状態では、高入力駆動電流及び高電流の両方を必要とする。抵抗器は所望の大きな抵抗を実現するために、大きなチップ面積を占有する。
本発明の目的は、GaAsテクノロジーで実現させることのできる低電流論理ゲート回路を提供することである。
この目的は、請求項1による低電流論理ゲート回路によって達成される。さらなる実施形態と変形例は従属請求項から得ることができる。
本発明による回路はGaAsテクノロジーにおいて実現させることができ、大きな電流を必要としない。このテクノロジー、特にFET・HBT融合型又は積層型集積化技術において利用可能な種々の構成要素であり、BiFET又はBiHEMTと称され,1枚のGaAs基板にHBTデバイスと、FETデバイス又はP−HEMTデバイスとの両方を含む種々の構成要素が、低電流回路を実現するために使用されうる。ゲート・ソース接合及び/又はゲート・ドレイン接合を備えるEモード(エンハンスメント)及びDモード(デプレッション)のFETを使用する低電流インバータ回路は、常にその電流を最小限に制限しながら所望の電圧を供給する。
入力トランジスタ及びフィードバックトランジスタであって、各々がソースと、ドレインと、ソース・ドレイン間のチャネルを制御するゲートとを備え、また各々がゲート・ソース接合を有する入力トランジスタ及びフィードバックトランジスタが回路で使用される。入力トランジスタはEモードトランジスタであり、このEモードトランジスタは、ゲート・ソース電圧が正の閾値電圧よりも大きな正であれば、ソースとドレインとの間を導通し、ゲート・ソース電圧が正の閾値電圧よりも小さい場合には、ソースとドレインとの間を導通しない。フィードバックトランジスタはDモードトランジスタであり、このDモードトランジスタは、ゲート・ソース電圧が負の閾値電圧よりも大きな負の場合にはソースとドレインとの間を導通せず、ゲート・ソース電圧が閾値電圧を超える場合(より小さな負、ゼロ、又は正)には、ソースとドレインとの間を導通する。これらのトランジスタはソース及びドレインに関して対称とし、ゲート・ソース接合及び同様のゲート・ドレイン接合を利用できる。
フィードバックトランジスタのソースは、電圧降下を生じさせる構成要素を介して入力トランジスタのドレインに接続される。入力トランジスタのドレインはフィードバックトランジスタのゲートに接続される。このようにして、フィードバックトランジスタのソースをフィードバックトランジスタのゲートに接続するフィードバックループが形成される。入力トランジスタのソースは供給電圧の第1レベルに接続され、フィードバックトランジスタのドレインは供給電圧の第2レベルに接続される。入力トランジスタのドレインは出力信号用に設けられ、入力トランジスタの各々のゲートは入力信号用に設けられる。フィードバックトランジスタのソースと入力トランジスタのドレインとの間に電圧降下を生じさせる構成要素は特に、さらなるトランジスタのゲート・ソース接合又はゲート・ドレイン接合によって設けられうる。さらなるトランジスタの接合は、ソースとドレインとを接続することによって並列に切り替わることができる。さらなるトランジスタのゲート・ソース接合又はゲート・ドレイン接合を直列に接続して電圧降下の適切な値を得ることができる。代わりに、電圧降下を生じさせる構成要素をダイオード、特にバイポーラ又はヘテロバイポーラトランジスタのベースと、エミッタ又はコレクタとによって形成されるダイオードによって実現させることができる。この後者の設計による回路は、例えばデプレッションモードFET又はデプレッションモードP−HEMTのような高インピーダンス負荷を駆動する低電流論理ゲート回路の出力バッファに特に適している。
入力論理回路を形成するためにさらなるEモード入力トランジスタが設けられる。この目的のために、さらなる入力トランジスタのドレインは第1入力トランジスタのソースに接続され、又はさらなる入力トランジスタのソース及びドレインは第1入力トランジスタのソース及びドレインにそれぞれ接続されうる。さらなる入力トランジスタのソースは供給電圧の第1電圧レベルに接続されるために設けられる。第1入力トランジスタのゲート及びさらなる入力トランジスタは入力信号用に設けられ、第1入力トランジスタのドレインは出力信号用に設けられる。追加の入力トランジスタは、種々の論理演算のために設けられうる。
添付の図面を参照して、実施例に関する以下の詳細な説明から、低電流論理ゲート回路のこれらの目的及びその他の目的、特徴ならびに利点を明らかにする。
NAND論理回路を備える低電流論理ゲート回路の実施形態の回路図である。 NOR論理回路を備えるさらなる実施形態の回路図である。 組み合わされたNAND論理回路及びNOR論理回路を備えるさらなる実施形態の回路図である。 低電流バッファ回路の回路図である。
図1は、低電流論理ゲート回路の第1の実施形態を示す。回路内に存在するトランジスタは、ソースと、ドレインと、ゲートと、ゲート・ソース間又はゲート・ドレイン間の接合によって形成されるダイオードとを備える一種の電界効果トランジスタである。よって、これらのトランジスタは本回路図内ではNチャネル型JFETに使用する記号で表されているが、類似の構造を有する他のタイプのトランジスタを使用することもできる。図に示す例では、トランジスタのゲート・ソース接合が使用されている。
D(Dモード、デプレッションモード)で示すトランジスタは、負の閾値電圧により特徴付けられるものである。負の閾値電圧よりも大きな負(つまり絶対値がより大きな負を意味する)のゲート・ソース電圧を印加した場合、トランジスタのチャネルを通るソース・ドレインパスは導通しない。トランジスタをスイッチとして考える場合、ゲート・ソース電圧が閾値電圧よりも大きな負である場合にスイッチは開く。従って、このタイプのトランジスタは「常時オン」と特徴付けることができる。ゲート・ソース電圧が閾値電圧よりも負でない、又はゼロもしくは正の場合には、ソース・ドレインパスは導通する、つまりスイッチは閉じる。
Eモード(エンハンスメントモード)のEで示すトランジスタは、正の閾値電圧により特徴付けられるものである。Eモードトランジスタは、ゲート・ソース電圧が正の閾値電圧よりも大きい場合、ソース・ドレイン間を導通する、つまりスイッチは閉じる。ゲート・ソース電圧が正の閾値電圧よりも小さい、又はゼロもしくは負である場合、トランジスタは導通しない、つまりスイッチは開く。よって、Eモードトランジスタは「常時オフ」と特徴付けることができる。
以下、図1の回路内のDモードトランジスタDをフィードバックトランジスタと称し、 EモードトランジスタE3、E4を入力トランジスタと称する。入力トランジスタE3のソース1は、さらなる入力トランジスタE4のドレイン23に接続される。さらなる入力トランジスタE4のソース22は、接地又は供給電圧の低電位VSSに接続される。第1入力トランジスタE3のドレイン2は、出力信号OUT用に設けられる。入力トランジスタE3、E4のゲート3、24は、入力信号IN(A)、IN(B)用に設けられる。これらは論理信号となりうる。第1入力トランジスタE3のドレイン2は、接続ライン7を介してフィードバックトランジスタDのゲート6に接続される。フィードバックトランジスタDのドレイン5は、供給電圧の高電位VDDに接続される。
第1入力トランジスタE3のドレイン2は、電圧降下を生じさせる構成要素を介してフィードバックトランジスタDのソース4に接続され、本実施形態においてこの構成要素は2つのさらなるEモードトランジスタE1及びE2によって形成される。フィードバックトランジスタDのソース4は、第1のさらなるトランジスタE1のゲート10に接続される。第1のさらなるトランジスタE1のソース8は、第2のさらなるトランジスタE2のゲート13に接続される。第2のさらなるトランジスタE2のソース11は、第1入力トランジスタE3のドレイン2に接続される。第1のさらなるトランジスタE1のドレイン9及び第2のさらなるトランジスタE2のドレイン12は、例えば図1に示す様に、開いたままとすることができる。第1のさらなるトランジスタE1のドレイン9は第1のさらなるトランジスタE1のソース8に接続され、及び/又は第2のさらなるトランジスタE2のドレイン12は第2のさらなるトランジスタE2のソース11に接続されて、トランジスタのゲート・ソース接合とゲート・ドレイン接合とを並列に切り替えることができる。トランジスタの特性によって接続を個々の要求に適合させることができる。図1の例において、さらなるトランジスタE1及びE2のゲート・ソース接合は、フィードバックトランジスタDのソース4と第1入力トランジスタE3のドレイン2との間で直列に接続されている。電圧降下を生じさせる構成要素は、一般に任意の適切な数のデバイスによって設けることができるが、GaAs BiFET工程のトランジスタは典型的には、直列に接続された2つのゲート・ソース接合が、対象とする電圧降下の適切な値を与えるように形成される。本回路は、環境条件又は動作条件の変化に関係なく、信頼できる低電流動作を確保する。本回路の動作は以下の通りである。
高論理入力信号INに相当する高電圧レベルが第1入力トランジスタE3のゲート3とさらなる入力トランジスタE4のゲート24との双方に印加されると、これらの電圧は入力トランジスタE3、E4を導通モードにする。よってソースとドレインとの間の対応するスイッチは閉じ、接地電位VSSはフィードバックトランジスタDのゲート6に接続される。入力信号IN(A)、IN(B)の電圧は、入力トランジスタE3、E4のゲート・ソース電圧は、これらの閾値電圧よりも大きくなるくらい十分に高い必要がある。フィードバックループ内で電圧降下を生じさせ、さらなるトランジスタE1及びE2によって形成される構成要素の電圧は、一連のトランジスタD、E1、E2、E3及びE4の回路ブランチを通る電流の流れを作る。さらなるトランジスタE1及びE2を通る電流によって電圧降下が生じ、フィードバックトランジスタDのゲート6の電圧レベルはフィードバックトランジスタDのソース4の電圧レベルよりも低くなる。さらなるトランジスタE1、E2のゲート・ソース接合のダイオードは、電圧降下がフィードバックトランジスタDを閾値(閾値電圧に相当するフィードバックトランジスタDのゲート・ソース電圧)周辺の領域に切り替えられるように形成される。その結果、トランジスタD、E1、E2、E3及びE4を通って流れる電流は非常に低くなり、第1入力トランジスタE3のドレイン2の電圧レベルは本質的に接地レベル(VSS)となる。このようにして高入力信号IN(A),IN(B)は低出力信号OUTに変換される。
第1入力トランジスタE3のゲート3又はさらなる入力トランジスタE4のゲート24に低電圧レベルが印加されると、対応するゲート・ソース電圧はその閾値電圧よりも低くなり、入力トランジスタは導通せず、入力トランジスタのソース・ドレインパスを通って流れる電流はほとんどない。一連のトランジスタD、E1及びE2の回路ブランチで生じる唯一の電流は、出力信号OUT用に設けられた出力を通る非常に小さな電流である。さらなるトランジスタE1及びE2は、それらのゲート・ソース接合の電圧降下が、フィードバックトランジスタDの負のゲート・ソース電圧がより大きな負の閾値電圧を超えるくらい十分に低くなるように形成される。従ってフィードバックトランジスタDはソースとドレインとの間を導通し、対応するスイッチは閉じる。結果として少なくとも1つの低入力信号IN(A)又はIN(B)は高出力信号OUTを与え、よってこの回路はNAND論理回路を形成する。
図2は低電流論理ゲート回路のさらなる実施形態を示す。第1入力トランジスタE3のソース1とさらなる入力トランジスタE5のソース25は、接地又は供給電圧の低電位VSSに接続される。第1入力トランジスタE3のドレイン2は、さらなる入力トランジスタE5のドレイン26に接続され、出力信号OUT用に設けられる。入力トランジスタE3、E5のゲート3、27は入力信号IN(A)、IN(C)用に設けられ、これらは論理信号とされうる。第1入力トランジスタE3のドレイン2は接続7を介してフィードバックトランジスタDのゲート6に接続される。本実施形態のその他の構成要素は図1の回路と同様である。入力トランジスタE3、E5のゲート3、27のうちの少なくとも1つに高電圧レベルが存在する場合、出力信号は低くなる。IN(A)、IN(C)の両方が低い場合に限り、出力信号OUTは高くなる。よって少なくとも1つの高入力信号IN(A)又はIN(C)は低出力信号OUTを与え、この回路はNOR論理回路を形成する。
図3は、図1のNAND論理回路及び図2のNOR論理回路の両方を備える低電流論理ゲート回路のさらなる実施形態を示す。1つのさらなる入力トランジスタE4は、第1入力トランジスタE3に関して図1の実施形態と同じ方法で配置され、入力トランジスタE3、E4が図1の回路に対応するNAND論理回路を形成するようにする。別のさらなる入力トランジスタE5は第1入力トランジスタE3に関して図2の実施形態と同じ方法で配置され、入力トランジスタE3、E5が図2の回路に対応するNOR論理回路を形成するようにする。図3の実施形態は、先に説明した実施形態と比較して、いくつかのEモード入力トランジスタを如何に組み合わせて、より複雑なNAND及びNOR論理回路を形成できるかを示している。NAND論理回路はAND論理回路へと、そしてNOR論理回路はOR論理回路へと、インバータ手段によって変換でき、これは出力信号を高から低へと、又は低から高へと変化させる。この実現には図4の低電流インバータ回路が特に適切である。
図4は低電流回路を示すものであり、入力トランジスタEが1つのみ存在することと、入力トランジスタEのドレイン16とフィードバックトランジスタD1のソース18との間に接続される電圧降下を生じさせる構成要素の具現化が異なることとを除けば、図1の回路と類似している。図4の回路において、電圧降下を生じさせる構成要素はさらなるダイオード14によって実現されている。このダイオード14は、バイポーラ又はヘテロバイポーラトランジスタのベースと、エミッタ又はコレクタとによって形成されたダイオードとなりうる。バイポーラ又はヘテロバイポーラトランジスタもGaAs BiFET工程内で生成されうる。
図4による回路は、図1、図2又は図3のうちの1つによる回路の出力に接続される、バッファとして適用されることに特に適している。この場合、第1入力トランジスタE3のドレイン2は、図4によるバッファ回路の入力トランジスタEのゲート17に接続することができる。これらの回路の間を直接、つまりじかに接続する必要はなく、代わりに、回路のさらなる段を、図1、図2又は図3のうちの1つによる回路と図4による回路との間に接続させることができる。さらに、図1、図2又は図3のうちの1つによる2つ以上の論理段は、図4によるバッファ回路によって形成された出力段に先立って設けることができる。論理回路が出力信号を与えて、その信号が図4のバッファ回路に印加されて、入力トランジスタEのゲート17を接地レベルに設定するように、電圧レベルが入力トランジスタのゲートに印加されると、バッファ回路の入力トランジスタEはソース15とドレイン16との間を導通せず、対応するスイッチは開く。この回路の典型的な用途では、出力信号OUT(バッファ回路の入力トランジスタEのドレイン16)用に設けられたバッファ回路の出力において高インピーダンス負荷が存在する。高インピーダンスのために、さらなるダイオード14には低電流のみが流れる。従ってさらなるダイオード14の電圧降下は非常に低く、バッファ回路のフィードバックトランジスタD1のゲート・ソース電圧は、その閾値電圧よりもより小さな負になる。つまりフィードバックトランジスタD1はソース18とドレイン19との間を導通し、対応するスイッチは閉じ、バッファ回路の入力トランジスタEのドレイン16における電圧レベルは高いということを意味する。
論理回路が出力信号を与え、その信号が図4のバッファ回路に印加され、入力トランジスタEのゲート17を高電圧レベルに設定するように、電圧レベルが入力トランジスタのゲートに印加されると、論理回路のフィードバックトランジスタD及びさらなるトランジスタE1、E2を通る電流は、本質的に図4のバッファ回路の入力トランジスタEの低ゲート電流となる。バッファ回路の入力トランジスタEはソース15とドレイン16との間を導通している。さらなるダイオード14を流れるのは低電流のみである。バッファ回路のフィードバックトランジスタD1及びさらなるダイオード14を流れる電流は、バッファ回路の入力トランジスタEのドレイン電圧を低電圧レベルに引き下げる。さらなるダイオード14の電圧降下は十分に大きく、よってバッファ回路のフィードバックトランジスタD1のゲート・ソース電圧は、低電流のみをフィードバックトランジスタD1に流す。
さらなる論理ゲートは低電流論理ゲート回路の並列及び/又は直列配置によって実現することができる。
図1、図2又は図3の1つ又は複数の低電流回路によって形成される回路の入力段は、さらなるトランジスタE1及びE2の代わりに、図4の対応する回路ループに示すものと同様のさらなるダイオードを備えることができる。このさらなるダイオードもバイポーラ又はヘテロバイポーラトランジスタのダイオードとすることができる。図4の低電流バッファ回路によって形成される回路の出力段は、さらなるダイオード14の代わりに、フィードバックループ内にトランジスタの1つ又は複数のさらなるゲート・ソース接合及び/又はゲート・ドレイン接合を備えることができる。しかし、バッファ回路にさらなるダイオード14を有することは有利である。その理由は、この場合、電流はバッファによって駆動される回路構成要素の要求に、より良く適合されるからである。バッファ回路のさらなるダイオード14は好適には、動作点においてフィードバックトランジスタにより多くの電流を与え、より低い電圧降下をもたらすデバイス・パラメータを有するダイオードである。これによって回路は可能な限り負荷を駆動することができるので、負荷の電圧損失を最小限に抑えることができる。高インピーダンス負荷は、例えば、FET又はP−HEMTとすることができる。図1、図2及び図3のさらなるトランジスタE1及びE2によるフィードバックループ内のトランジスタのゲート・ソース及び/又はゲート・ドレイン接合の使用によって最小の電流消費となり、一方で、図4のさらなるダイオード14によるフィードバックループ内でのダイオードの使用は、低電流回路の駆動能力を向上させる。
1 入力トランジスタのソース
2 入力トランジスタのドレイン
3 入力トランジスタのゲート
4 フィードバックトランジスタのソース
5 フィードバックトランジスタのドレイン
6 フィードバックトランジスタのゲート
7 接続ライン
8 さらなるトランジスタのソース
9 さらなるトランジスタのドレイン
10 さらなるトランジスタのゲート
11 さらなるトランジスタのソース
12 さらなるトランジスタのドレイン
13 さらなるトランジスタのゲート
14 さらなるダイオード
15 入力トランジスタのソース
16 入力トランジスタのドレイン
17 入力トランジスタのゲート
18 フィードバックトランジスタのソース
19 フィードバックトランジスタのドレイン
20 フィードバックトランジスタのゲート
21 接続ライン
22 さらなる入力トランジスタのソース
23 さらなる入力トランジスタのドレイン
24 さらなる入力トランジスタのゲート
25 さらなる入力トランジスタのソース
26 さらなる入力トランジスタのドレイン
27 さらなる入力トランジスタのゲート
D フィードバックトランジスタ
D1 フィードバックトランジスタ
E 入力トランジスタ
E1 さらなるトランジスタ
E2 さらなるトランジスタ
E3 入力トランジスタ
E4 さらなる入力トランジスタ
E5 さらなる入力トランジスタ
IN 入力
OUT 出力
DD 供給電圧の高電位レベル
SS 供給電圧の低電位レベル

Claims (8)

  1. 低電流論理ゲート回路において、
    ・該低電流論理ゲート回路は、入力トランジスタ(E3)及びフィードバックトランジスタ(D)であって、その各々はソースと、ドレインと、ソース及びドレインの間のチャネルを制御するために設けられたゲートとを含み、また各々はゲート・ソース接合を有する入力トランジスタ(E3)及びフィードバックトランジスタ(D)を備え、
    ・前記入力トランジスタは、前記ゲートと前記ソースとの間に印加されるゲート・ソース電圧が正の閾値電圧よりも大きな正である場合には前記ソースと前記ドレインとの間を導通し、そうでなければ前記ソースと前記ドレインとの間を導通せず、
    ・前記フィードバックトランジスタは、前記ゲートと前記ソースとの間に印加されるゲート・ソース電圧が負の閾値電圧よりも大きな負である場合には、前記ソースと前記ドレインとの間を導通せず、そうでなければ前記ソースと前記ドレインとの間を導通し、
    ・前記低電流論理ゲート回路は、前記フィードバックトランジスタのソース(4)と前記入力トランジスタのドレイン(2)との間に電圧降下を生じさせる構成要素(E1,E2;14)を備え、
    ・前記低電流論理ゲート回路は、前記入力トランジスタのドレイン(2)と前記フィードバックトランジスタのゲート(6)との間の接続ライン(7)を備え、
    ・前記低電流論理ゲート回路は、さらなる入力トランジスタ(E4,E5)であって、ソース(22,25)と、ドレイン(23,26)と、該ソース及び該ドレインの間のチャネルを制御するために設けられたゲート(24,27)と、ゲート・ソース接合とを含むさらなる入力トランジスタ(E4,E5)を備え、
    ・前記さらなる入力トランジスタは、前記ゲートと前記ソースとの間に印加されるゲート・ソース電圧が正の閾値電圧よりも大きな正の場合には前記ソースと前記ドレインとの間を導通し、そうでなければ前記ソースと前記ドレインとの間を導通せず、
    ・前記さらなる入力トランジスタ(E4)のドレイン(23)は前記第1入力トランジスタ(E3)のソース(1)に接続され、又は、前記さらなる入力トランジスタ(E5)のソース(25)及びドレイン(26)は前記第1入力トランジスタ(E3)のソース(1)及びドレイン(2)にそれぞれ接続され、
    ・前記さらなる入力トランジスタのソース(22,25)は前記供給電圧の第1電圧レベル(VSS)に接続されるために設けられ、
    ・前記フィードバックトランジスタのドレイン(5)は供給電圧の第2電圧レベル(VDD)に接続されるために設けられ、
    ・前記第1入力トランジスタ及び前記さらなる入力トランジスタのゲート(3,24,27)は入力信号(IN(A),IN(B),IN(C))用に設けられ、
    ・前記第1入力トランジスタの前記ドレイン(2)は出力信号(OUT)用に設けられ
    ソース(8)と、ドレイン(9)と、該ソースと該ドレインとの間のチャネルを制御するために設けられたゲート(10)と、ゲート・ソース接合とを含む少なくともひとつのさらなるトランジスタ(E1)をさらに備え、
    前記電圧降下を生じさせる構成要素は、前記さらなるトランジスタ(E1)の前記ゲート・ソース接合を含む
    低電流論理ゲート回路。
  2. 請求項1に記載の低電流論理ゲート回路において、さらに
    ・前記さらなる入力トランジスタ(E4)のドレイン(23)は前記第1入力トランジスタ(E3)のソース(1)に接続され、
    ・前記低電流論理ゲート回路は、第2のさらなる入力トランジスタ(E5)であって、ソース(25)と、ドレイン(26)と、該ソース及び該ドレインの間のチャネルを制御するために設けられたゲート(27)と、ゲート・ソース接合とを有する第2のさらなる入力トランジスタ(E5)を備え、
    ・前記第2のさらなる入力トランジスタは、前記ゲートと前記ソースとの間に印加されるゲート・ソース電圧が正の閾値電圧よりも大きな正である場合には前記ソースと前記ドレインとの間を導通し、そうでなければ前記ソースと前記ドレインとの間を導通せず、
    ・前記第2のさらなる入力トランジスタ(E5)のソース(25)は、前記第1のさらなる入力トランジスタ(E5)のソース(22)に接続され、
    ・前記第2のさらなる入力トランジスタ(E5)のドレイン(26)は、前記第1の入力トランジスタ(E3)のドレイン(2)に接続される
    低電流論理ゲート回路。
  3. 請求項1又は2に記載の低電流論理ゲート回路において、さらに
    ・少なくとも2つのさらなるトランジスタ(E1,E2)であって、その各々はソース(8,11)と、ドレイン(9,12)と、該ソース及び該ドレインの間のチャネルを制御するために設けられたゲート(10,13)と、ゲート・ソース接合とを有する少なくとも2つのさらなるトランジスタ(E1,E2)と、
    ・直列に接続された前記さらなるトランジスタの前記ゲート・ソース接合を有する、電圧降下を生じさせる構成要素と
    を備える低電流論理ゲート回路。
  4. 請求項1又は2に記載の低電流論理ゲート回路において、前記電圧降下を生じさせる構成要素は、バイポーラトランジスタ又はヘテロバイポーラトランジスタによって形成されるさらなるダイオード(14)である低電流論理ゲート回路。
  5. 請求項1乃至の何れか一項に記載の低電流論理ゲート回路において、該低電流論理ゲート回路は、さらにバッファ回路を備え、
    ・当該バッファ回路は、入力トランジスタ(E)及びフィードバックトランジスタ(D1)であって、各々はソースと、ドレインと、該ソース及び該ドレインの間のチャネルを制御するために設けられたゲートと、ゲート・ソース接合とを有する入力トランジスタ(E)及びフィードバックトランジスタ(D1)を備え、
    ・前記入力トランジスタは、前記ゲートと前記ソースとの間に印加されるゲート・ソース電圧が正の閾値電圧よりも大きな正の場合には前記ソースと前記ドレインとの間を導通し、そうでなければ前記ソースと前記ドレインとの間を導通せず、
    ・前記フィードバックトランジスタは、前記ゲートと前記ソースとの間に印加されるゲート・ソース電圧が負の閾値電圧よりも大きな負の場合には、前記ソースと前記ドレインとの間を導通せず、そうでなければ前記ソースと前記ドレインとの間を導通し、
    ・前記バッファ回路は、前記フィードバックトランジスタのソース(18)と前記入力トランジスタのドレイン(16)との間に電圧降下(14)を生じさせる構成要素を備え、
    ・前記バッファ回路は、前記入力トランジスタのドレイン(16)と前記フィードバックトランジスタのゲート(20)との間に接続ライン(21)を備え、
    ・前記入力トランジスタのソース(15)は、前記供給電圧の第1電圧レベル(VSS)に接続されるために設けられ、
    ・前記フィードバクトランジスタのドレイン(19)は、供給電圧の第2電圧レベル(VDD)に接続されるために設けられ、
    ・前記論理ゲート回路の前記入力トランジスタ(E3)のドレイン(2)は、前記バッファ回路の前記入力トランジスタ(E)のゲート(17)に接続され、
    ・前記バッファ回路の前記入力トランジスタ(E)のドレイン(16)は、出力信号(OUT)用に設けられている
    低電流論理ゲート回路。
  6. 請求項1乃至の何れか一項に記載の低電流論理ゲート回路において、前記トランジスタはGaAsのBiFETテクノロジーのデバイスである低電流論理ゲート回路。
  7. 請求項1乃至の何れか一項に記載の低電流論理ゲート回路において、前記出力信号(OUT)は高インピーダンス負荷を駆動するために生じる低電流論理ゲート回路。
  8. 請求項に記載の低電流論理ゲート回路において、前記高インピーダンス負荷は、FET又はP−HEMTである低電流論理ゲート回路。
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