JPS61129920A - 半導体回路装置 - Google Patents
半導体回路装置Info
- Publication number
- JPS61129920A JPS61129920A JP59252183A JP25218384A JPS61129920A JP S61129920 A JPS61129920 A JP S61129920A JP 59252183 A JP59252183 A JP 59252183A JP 25218384 A JP25218384 A JP 25218384A JP S61129920 A JPS61129920 A JP S61129920A
- Authority
- JP
- Japan
- Prior art keywords
- field effect
- effect transistor
- inverter
- fet
- resistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、電界効果トランジスタ(FET)を用いてゲ
ートを構成している半導体回路装置に関するものである
。
ートを構成している半導体回路装置に関するものである
。
従来の技術
第4図は、上記の様なゲートの1つであるインバータの
第1従来例を示している。このインバータ11は、駆動
素子であるエンハンスメント型゛の電界効果トランジス
タ(E−FET)12に抵抗13を負荷素子として接続
し、この接続部を出力ノード14としたものである。
第1従来例を示している。このインバータ11は、駆動
素子であるエンハンスメント型゛の電界効果トランジス
タ(E−FET)12に抵抗13を負荷素子として接続
し、この接続部を出力ノード14としたものである。
この様なインバータ11は、抵抗I3の抵抗値の制御が
比較的容易であるために所定の抵抗値を得易く、特性の
均一性が高い。
比較的容易であるために所定の抵抗値を得易く、特性の
均一性が高い。
しかしながら、インバータ11の電圧伝達特性を示して
いる第5図から明らかな様に、出力電圧(■。1ア)の
高レベルと低レベルとの間の遷移が緩慢であり、インバ
ータ11は雑音余裕が小さい。
いる第5図から明らかな様に、出力電圧(■。1ア)の
高レベルと低レベルとの間の遷移が緩慢であり、インバ
ータ11は雑音余裕が小さい。
また、例えば次段に容量負荷が接続されている様な場合
に動作速度を高めようとすると、抵抗13を流れる電流
を増大させるために、この抵抗13の抵抗値を小さくす
る必要がある。しかし抵抗13の抵抗値が小さいと、イ
ンバータ11の出力電圧の低レベルが上昇して論理振巾
が小さくなる。
に動作速度を高めようとすると、抵抗13を流れる電流
を増大させるために、この抵抗13の抵抗値を小さくす
る必要がある。しかし抵抗13の抵抗値が小さいと、イ
ンバータ11の出力電圧の低レベルが上昇して論理振巾
が小さくなる。
第6図は、本発明の第2従来例である別のインバータを
示している。このインバータ21は、ソースとゲートと
が短絡されたデプレッション型の電界効果トランジスタ
(D−FET)22を負荷素子としてE−FET12に
接続し、この接続部を出力ノード14としたものである
。
示している。このインバータ21は、ソースとゲートと
が短絡されたデプレッション型の電界効果トランジスタ
(D−FET)22を負荷素子としてE−FET12に
接続し、この接続部を出力ノード14としたものである
。
この様なインバータ21は、設計値通りに製造されれば
、負荷素子としてのD−FET22が飽和特性を有して
いるために雑音余裕が大きく、論理振巾もそれ程には小
さくならない。
、負荷素子としてのD−FET22が飽和特性を有して
いるために雑音余裕が大きく、論理振巾もそれ程には小
さくならない。
しかしながら、D−FET22のしきい値電圧(Vth
)の制御が容易でなく、vthにばらつきがある。そし
て、DFET22のVthのばらつきに伴うI DSS
の変動を示している第7図から明らかな様に、このl
DSSの変動が大きい。従って、インバータ21の特性
の均一性を高めることは極めて難しく、製品の歩留が低
い。
)の制御が容易でなく、vthにばらつきがある。そし
て、DFET22のVthのばらつきに伴うI DSS
の変動を示している第7図から明らかな様に、このl
DSSの変動が大きい。従って、インバータ21の特性
の均一性を高めることは極めて難しく、製品の歩留が低
い。
発明が解決しようとする問題点
以上の様に、抵抗13を負荷素子とするインハーク11
では、雑音余裕が小さく、動作速度を高めようとすると
論理振巾も小さくなる。
では、雑音余裕が小さく、動作速度を高めようとすると
論理振巾も小さくなる。
また、D−FET22を負荷素子とするインバータ21
では、特性の均一性を高めることが極めて難しいために
製品の歩留りが低い。
では、特性の均一性を高めることが極めて難しいために
製品の歩留りが低い。
問題点を解決するための手段
本発明による半導体回路装置は、デプレッション型の第
1の電界効果トランジスタ22と、この第1の電界効果
トランジスタ22のソースとゲートとの間に接続されて
いる抵抗13と、前記ゲートに接続されているエンハン
スメント型の第2の電界効果トランジスタ12とを夫々
具備し、前記第1の電界効果トランジスタ22と前記抵
抗13とを負荷素子とすると共に、前記第2の電界効果
トランジスタ12を駆動素子としている。
1の電界効果トランジスタ22と、この第1の電界効果
トランジスタ22のソースとゲートとの間に接続されて
いる抵抗13と、前記ゲートに接続されているエンハン
スメント型の第2の電界効果トランジスタ12とを夫々
具備し、前記第1の電界効果トランジスタ22と前記抵
抗13とを負荷素子とすると共に、前記第2の電界効果
トランジスタ12を駆動素子としている。
作用
本発明による半導体回路装置では、負荷素子に流れる電
流が増大するにつれて、この負荷素子を構成している第
1の電界効果トランジスタ22のソースに対するゲート
の電位が低下し、この第1の電界効果トランジスタ22
の抵抗値が大きくなる。従って、駆動素子である第2の
電界効果トランジスタ12の出力電圧の低レベルが低く
、しかも高レベルと低レベルとの間の遷移が急激である
。
流が増大するにつれて、この負荷素子を構成している第
1の電界効果トランジスタ22のソースに対するゲート
の電位が低下し、この第1の電界効果トランジスタ22
の抵抗値が大きくなる。従って、駆動素子である第2の
電界効果トランジスタ12の出力電圧の低レベルが低く
、しかも高レベルと低レベルとの間の遷移が急激である
。
また、第1の電界効果トランジスタ22のしきい値電圧
のばらつきに伴うI 033の変動が少ない。
のばらつきに伴うI 033の変動が少ない。
実施例
以下、インバータに通用した本発明の一実施例を第1図
〜第3図を参照しながら説明する。
〜第3図を参照しながら説明する。
第1図に示す様に、本実施例によるインバータ31は、
D−FET22のソース側に抵抗13の一方の端子を接
続すると共にこの抵抗13の他方の端子をD−FET2
2のゲートと接続したものを負荷素子とし、この負荷素
子とE−FET 12とをD−FET22のゲートと同
電位の位置で接続し、この接続部を出力ノード14とし
たものである。
D−FET22のソース側に抵抗13の一方の端子を接
続すると共にこの抵抗13の他方の端子をD−FET2
2のゲートと接続したものを負荷素子とし、この負荷素
子とE−FET 12とをD−FET22のゲートと同
電位の位置で接続し、この接続部を出力ノード14とし
たものである。
抵抗13.の抵抗値は、本実施例では1にΩ・とじたが
、D−FET22のゼロバイアス時におけるオン抵抗値
(一般には300〜400Ω程度)からこのオン抵抗値
の5倍の範囲程度であるのが好ましい。
、D−FET22のゼロバイアス時におけるオン抵抗値
(一般には300〜400Ω程度)からこのオン抵抗値
の5倍の範囲程度であるのが好ましい。
第2図は、インバータ31の電圧伝達特性を示している
。この第2図と既述の第5図とにおける実線の特性(共
に出力電圧の低いレベルが0.2 V程度である)同士
の比較から明らかな様に、出力電圧の高レベルと低レベ
ルとの間の遷移が急激であり、インバータ31は雑音余
裕が大きい。
。この第2図と既述の第5図とにおける実線の特性(共
に出力電圧の低いレベルが0.2 V程度である)同士
の比較から明らかな様に、出力電圧の高レベルと低レベ
ルとの間の遷移が急激であり、インバータ31は雑音余
裕が大きい。
第3図は、D−FET22c7)Vthノばらツキニ伴
う[。ssの変動を示している。この第3図と既述の第
7図との比較から明らかな様に、本実施例ではr as
sの変動が小さい。従って、インハーク31の特性の均
一性が高く、製品の歩留が高い。
う[。ssの変動を示している。この第3図と既述の第
7図との比較から明らかな様に、本実施例ではr as
sの変動が小さい。従って、インハーク31の特性の均
一性が高く、製品の歩留が高い。
また第2図から明らかな様に、本実施例によるインバー
431は、D−FET22のvthが−0,60〜−1
,10V程度であればインバータとして充分に作動して
いる。つまり、D−FET22のvthの許容範囲が−
0,60〜−0,80V程度である第2従来例のインバ
ータ21に比べて本実施例のインバータ31のvthの
許容範囲が広いことは、第2図からも分る。
431は、D−FET22のvthが−0,60〜−1
,10V程度であればインバータとして充分に作動して
いる。つまり、D−FET22のvthの許容範囲が−
0,60〜−0,80V程度である第2従来例のインバ
ータ21に比べて本実施例のインバータ31のvthの
許容範囲が広いことは、第2図からも分る。
なお本実施例のインバータ31におけるE−FET12
及びD−FET22は、接合形のFETでもショットキ
・バリア形のFETでもよい。
及びD−FET22は、接合形のFETでもショットキ
・バリア形のFETでもよい。
またインバータ31においてD−FET22を形成しな
い様にすれば、直ちにインバータ11となるので、これ
らのインバータ31と11とを必要に応じて混用するこ
とも極めて容易である。
い様にすれば、直ちにインバータ11となるので、これ
らのインバータ31と11とを必要に応じて混用するこ
とも極めて容易である。
また、−ヒ記の実施例は本発明をインバータに適用した
ものであるが、インパーク以外のゲートにも本発明を適
用することができる。
ものであるが、インパーク以外のゲートにも本発明を適
用することができる。
考案の効果
上述の如く、本発明による半導体回路装置は、駆動素子
である第2の電界効果トランジスタの出力電圧の低レベ
ルが低いために論理振巾が大きく、しかも高レベルと低
レベルとの間の遷移が急激であるために雑音余裕が大き
い。
である第2の電界効果トランジスタの出力電圧の低レベ
ルが低いために論理振巾が大きく、しかも高レベルと低
レベルとの間の遷移が急激であるために雑音余裕が大き
い。
また、第1の電界効果トランジスタのしきい値電圧のば
らつきに伴う■。3.の変動が少ないために、特性の均
一性が高く、製品の歩留が高い。
らつきに伴う■。3.の変動が少ないために、特性の均
一性が高く、製品の歩留が高い。
第1図は本発明の一実施例を示す回路図、第2図は一実
施例の電圧伝達特性を示すグラフ、第3図は一実施例の
vthとI Dssとの関係を示すグラフである。 第4図は本発明の第1従来例を示す回路図、第5図は第
1従来例の電圧伝達特性を示すグラフ、第6図は本発明
の第2従来例を示す回路図、第7図は第2従来例のvt
hとx assとの関係を示すグラフである。 なお図面に用いられた符号において、 12 、 22−−−−−一電界効果トランジスタ13
−−−−−−・−・−−−−−−一抵抗である。
施例の電圧伝達特性を示すグラフ、第3図は一実施例の
vthとI Dssとの関係を示すグラフである。 第4図は本発明の第1従来例を示す回路図、第5図は第
1従来例の電圧伝達特性を示すグラフ、第6図は本発明
の第2従来例を示す回路図、第7図は第2従来例のvt
hとx assとの関係を示すグラフである。 なお図面に用いられた符号において、 12 、 22−−−−−一電界効果トランジスタ13
−−−−−−・−・−−−−−−一抵抗である。
Claims (1)
- デプレッション型の第1の電界効果トランジスタと、こ
の第1の電界効果トランジスタのソースとゲートとの間
に接続されている抵抗と、前記ゲートに接続されている
エンハンスメント型の第2の電界効果トランジスタとを
夫々具備し、前記第1の電界効果トランジスタと前記抵
抗とを負荷素子とすると共に、前記第2の電界効果トラ
ンジスタを駆動素子としている半導体回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59252183A JPS61129920A (ja) | 1984-11-29 | 1984-11-29 | 半導体回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59252183A JPS61129920A (ja) | 1984-11-29 | 1984-11-29 | 半導体回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61129920A true JPS61129920A (ja) | 1986-06-17 |
Family
ID=17233643
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59252183A Pending JPS61129920A (ja) | 1984-11-29 | 1984-11-29 | 半導体回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61129920A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63234705A (ja) * | 1987-03-24 | 1988-09-30 | Matsushita Electric Ind Co Ltd | 差動増幅器 |
JP2012530441A (ja) * | 2009-06-17 | 2012-11-29 | エプコス アーゲー | 低電流インバータ回路 |
JP2012530442A (ja) * | 2009-06-17 | 2012-11-29 | エプコス アーゲー | 低電流論理ゲート回路 |
-
1984
- 1984-11-29 JP JP59252183A patent/JPS61129920A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63234705A (ja) * | 1987-03-24 | 1988-09-30 | Matsushita Electric Ind Co Ltd | 差動増幅器 |
JP2012530441A (ja) * | 2009-06-17 | 2012-11-29 | エプコス アーゲー | 低電流インバータ回路 |
JP2012530442A (ja) * | 2009-06-17 | 2012-11-29 | エプコス アーゲー | 低電流論理ゲート回路 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4473762A (en) | Semiconductor integrated circuit with a response time compensated with respect to temperature | |
US3906255A (en) | MOS current limiting output circuit | |
US4275313A (en) | Current limiting output circuit with output feedback | |
US3873856A (en) | Integrated circuit having a voltage hysteresis for use as a schmitt trigger | |
CA1047602A (en) | Voltage level conversion circuit | |
US4071784A (en) | MOS input buffer with hysteresis | |
US4092548A (en) | Substrate bias modulation to improve mosfet circuit performance | |
JPH0679262B2 (ja) | 参照電圧回路 | |
US4490632A (en) | Noninverting amplifier circuit for one propagation delay complex logic gates | |
US3678293A (en) | Self-biasing inverter | |
US4267501A (en) | NMOS Voltage reference generator | |
US3708689A (en) | Voltage level translating circuit | |
US4256974A (en) | Metal oxide semiconductor (MOS) input circuit with hysteresis | |
JP2872058B2 (ja) | 出力バッファ回路 | |
US4661726A (en) | Utilizing a depletion mode FET operating in the triode region and a depletion mode FET operating in the saturation region | |
US5034637A (en) | Push-pull output stage of integrated circuit for reducing ground bounce noise | |
JPH0252460B2 (ja) | ||
JPS61129920A (ja) | 半導体回路装置 | |
US4571509A (en) | Output circuit having decreased interference between output terminals | |
KR940002771B1 (ko) | 반도체 회로장치 | |
JPS61292412A (ja) | 出力回路 | |
JPH0344692B2 (ja) | ||
JPH0133974B2 (ja) | ||
JP2545995B2 (ja) | 論理回路 | |
KR890004454B1 (ko) | 논리회로 |