KR940002771B1 - 반도체 회로장치 - Google Patents

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Abstract

내용 없음.

Description

반도체 회로장치
제1도 및 제2도는 각각 본 발명의 제1 및 제2 실시예를 나타낸 회로도.
제3도는 본 발명의 한종래예를 나타낸 회로도.
제4도는 한종래예의 전파지연시간을 나타낸 그래프.
* 도면의 주요부분에 대한 부호의 설명
11, 21 : 인버터 12, 22 : 접합형 전계효과 트랜지스터
14, 24 : 쇼트키배리어형 다이오드.
본 발명은 접합형 전계효과 트랜지스터(J-FET)를 가진 게이트를 사용하여 직결형 FET 논리회로(DCFL)을 구성하고 있는 반도체 회로장치에 관한 것이다.
DCFL은 하나의 게이트를 구성하기 위해 필요한 소자의 수가 적으므로, 대규모의 논리회로를 구성하는데 적합하다.
제3도는 이와 같은 DCFL의 한 종래예를 나타내고 있다. 이 종래예는 2개의 인버터(11), (21)가 직결된 것이며, 각각의 인버터(11), (21)는 GaAs를 사용한 J-FET(12), (22)와 저항(13), (23)으로 이루어져 있다. 이 경우, 통상은 J-FET(12)의 오프저항치가 저항(13)의 저항치보다 훨씬 크므로, J-FET(12)의 출력전압, 즉 J-FET(22)의 입력전압의 고레벨은 구동용 전원(도시하지 않음)의 전압(VDD)과 거의 같다.
그러나, 이 종래예와 같은 DCFL로 링오실레이터를 구성하여 1게이트당의 전파지연(傳播遲延)시간(τpd)을 측정하면, 제4도에 실선으로 나타낸 바와 같이, VDD의 상승에 따라 τpd도 서서히 증대하고 있다. 이에 대하여, J-FET(12), (22)의 대신에 쇼트키배리어형 전계효과 트랜지스터(MES-FET)를 사용한 경우는 제4도에 점선으로 나타낸 바와 같이, VDD가 상승해도 τpd는 변하지 않는다.
이것은 J-FET(22)의 입력전압의 고레벨이 PN 접합의 순(順)방향 전압(Vt≒1.0V)보다 높아짐에 따라서, J-FET(22)의 채널부 또는 기판에 있어서의 캐리어 축적효과가 현저해지기 때문이 아닌가 생각된다.
이 때문에, 상기와 같은 종래예에 있어서는, VDD를 예를 들면 1.5V 이상으로 설정하는 것은 소비전력뿐만 아니라 τpd도 증대하여 매우 불리하다.
따라서, VDD를 예를 들면 1.0~1.4V의 범위로 설정하지 않을 수 없으며, VDD로서 엄격한 조건이 요구된다. 또한, 기판의 상황에 따라서는 VDD가 1.2V 부근으로부터 τpd가 급격히 증가하는 J-FET도 있으므로, VDD로서 실제로는 보다 엄격한 조건이 요구된다. 즉, VDD의 변동에 대한 여유가 적으며, 회로의 설계가 용이하지 않다.
본 발명에 의한 반도체 회로장치는, 제1의 접합형 전계효과 트랜지스터(J-FET)와, 게이트가 상기 제1의 J-FET의 드레인에 접속된 제2의 J-FET와, 상기 제1의 J-FET의 드레인과 제1의 기준전위에 접속된 제1의 부하소자와, 상기 제2의 J-FET의 드레인과 상기 제1의 기준전위에 접속된 제2의 부하소자와, 상기 제1의 J-FET의 게이트와 상기 제2의 J-FET의 게이트와 제2의 기준전위 간에 각각 접속된 전압레벨 시프트소자를 구비하여 이루어진다.
본 발명에 의한 반도체는 회로장치에서는, 후속 게이트(21)의 접합형 전계효과 트랜지스터(22)의 입력전압으로 되는 선행 게이트(11)의 접합형 전계효과 트랜지스터(12)의 출력전압이 PN 접합의 순방향 전압정도 이하로 제한되어 있으므로, 구동용 전원의 전압(VDD)이 변동해도 후속 게이트(21)의 전계효과 트랜지스터(22)에는 캐리어 축적효과가 현저히는 나타나지 않는다.
다음에, 2단으로 직결되어 있는 인버터에 적용한 본 발명의 제1실시예 및 제2실시예에 대하여 제1도 및 제2도를 참조하면서 설명한다.
제1도는 본 발명의 제1실시예를 나타내고 있다. 이 제실시예는 J-FET(12), (22)의 게이트단자가 쇼트키배리어형 다이오드(SBD)(14), (24)를 통해 제한용 전원(도시하지 않음)에 접속되어 있는 것을 제외하고, 제3도에 나타낸 종래예와 실질적으로 같은 구성이라도 된다.
쇼트키배리어를 구성하는 금속의 종류에 따라 다소 다르지만, SBD(14), (24)는 Vf는 일반적으로 0.6V정도이며, 이 이상의 전압이 순방향으로 인가되면 SBD(14), (24)에 전류가 흐른다.
따라서, 제한용 전원의 전압(VGG)을 0.4V 정도로 설정해 두면, SBD(24)의 전류용량에 여유가 있는 동안은 J-FET(22)의 입력전압은 1.0V 부근으로 제한된다. 즉, VDD가 높아져서 J-FET(12)의 출력전압이 1.0V 부근을 넘으려 해도, SBD(24)에서 전류가 흘러서 J-FET(12)의 출력전압, 즉 J-FET(22)의 입력 전압은 1.0V 부근으로 제한된다.
이 결과, VDD가 높아져도, J-FET(22)의 입력전압이 PN 접합의 Vf정도 이하로 제한된다. 따라서, J-FET(22)에서는 캐리어 축적효과가 현저히는 나타나지 않으며, 인버터(21)의 τpd가 증대하는 일은 없다.
이 제1실시예에서는, J-FET(12)의 게이트단자도 SBD(14)를 통해 제한용 전원에 접속되어 있으므로, J-FET(12)의 입력전압이 1.0V 부근을 넘으려고 하는 경우도 SBD(14)에 전류가 흘러서 이 입력전압이 1.0V 부근으로 제한된다. 따라서, J-FET(12)에서도 캐리어 축적효과가 현저히는 나타나지 않으며, 인버터(11)의 τpd가 증대하는 일도 없다.
제2도는 본 발명의 제2실시예를 나타내고 있다. 이 제2실시예는 제한용 전원이 없고, SBD(14), (24)가 J-FET(12), (22)의 드레인단자와 게이트단자와의 사이에 접속되어 있는 것을 제외하고, 제1도에 나타낸 제1실시예와 실질적으로 같은 구성이라도 된다. 그리고, J-FET(12)의 입력전압의 저레벨은 0.2V로 설정되어 있으며, SBD(14), (24)의 Vf는 0.7V로 설정되어 있다.
따라서, 이 제2실시예에서는 VDD가 높아져서 J-FET(22)의 출력전압이 0.9V 부근을 넘으려고 해도, SBD(14)에 전류가 흘러서 J-FET(12)의 출력전압, 즉 J-FET(22)의 입력전압은 0.9V 부근으로 제한된다. 이 결과, J-FET(22)에서는 캐리어 축적효과가 현저히는 나타나지 않으며, 인버터(21)의 τpd가 증대하는 일은 없다.
이 제2실시예에서는, J-FET(22)의 드레인단자와 게이트단자와의 사이에도 SBD(24)가 접속되어 있으므로, J-FET(22)의 출력전압이 0.9V 부근을 넘으려고 하는 경우도, SBD(24)에 전류가 흘러서 이 출력 전압이 0.9V 부근으로 제한된다.
그리고, 이 제2실시예에서는 제한용 전원이 불필요하므로 제1실시예에 비해 회로의 설계가 용이하지만, SBD(14),(24)의 Vf가 그대로 논리진폭(論理振幅), 즉 출력전압의 고레벨과 저레벨과의 차로 된다. 따라서, 이 논리진폭을 크게 하기 위하여, SBD(14), (24)의 Vf를 전술과 같이 제1실시예에 비해 크게 하는 편이 바람직하다.
그리고, SBD(14),(24)의 Vf를 다소 플러스축으로 크게 해도, J-FET(12)의 입력전압의 저레벨을 내림과 동시에 VDD를 올림으로써, J-FET(12)의 출력전압의 고레벨을 PN 접합의 Vf정도로 제한할 수 있다. 따라서, τpd를 증대시키는 일 없이, 동작조건을 결정할 수 있다.
그리고, 이상의 제1 및 제2의 어느 실시예에 있어서도 J-FET(12)의 출력전압, 즉 J-FET(22)의 입력전압의 고레벨이 제한되어 있다. 그러나, 이들 전압의 저레벨은 어디까지 저항(13)의 저항치와 J-FET(12)의 온저항치와의 비로 결정되므로, 고레벨의 제한과는 관계없이 값을 결정할 수 있다.
또한, 상기의 제1 및 제2실시예에서는 J-FET(12)의 출력전압을 제한하기 위한 소자로서 SBD(24), (14)를 사용하였으나, 이것은 GaAs를 사용한 J-FET(12), (22)의 고속의 동작에 추종키기 위한 것이다. 따라서, 동작의 고속성이 요구되지 않는 경우는 접합형 다이오드 등을 SBD(24), (14)의 대신에 사용할 수 있다.
또한, 상기 제1 및 제2실시예에서는 인버터(11), (21)의 부하로서 수동소자인 저항(13), (23)을 사용하였으나, 능동소자인 FET 등을 부하로서 사용할 수도 있다.
또한, 상기 제1 및 제2실시예는 2단으로 직결되어 있는 인버터에 본 발명을 적용한 것이지만, 인버터 이외의 게이트에도 본 발명을 적용할 수 있다.
전술한 바와 같이, 본 발명에 의한 반도체 회로장치에서는 구동용 전원의 전압이 변동해도, 후속 게이트의 접합형 전계효과 트랜지스터에는 캐리어 축적효과가 현저히는 나타나지 않으므로, 구동용 전원의 전압의 변동에 따라서 전파지연시간이 증대하는 일은 없다.
또한, 구동용 전원의 전압변동에 따라서 전파지연시간이 증대하는 일이 없으므로, 구동용 전원의 전압의 변동에 대한 여유가 크며, 회로의 설계가 용이하다.

Claims (2)

  1. 제1의 접합형 전계효과 트랜지스터( J-FET)와, 게이트가 상기 제1의 J-FET의 드레인에 접속된 제2의 J-FET와, 상기 제1의 J-FET의 드레인과 제1의 기준전위에 접속된 제1의 부하소자와, 상기 제2의 J-FET의 드레인과 상기 제1의 기준전위에 접속된 제2의 부하소자와, 상기 제1의 J-FET의 게이트와 상기 제2의 J-FET의 게이트와 제2의 기준전위 간에 각각 접속된 전압레벨 시프트소자를 구비하여 이루어지는 것을 특징으로 하는 반도체 회로장치.
  2. 제1항에 있어서, 상기 제2의 기준전위를 상기 제1 및 제2의 J-FET의 드레인전위로 한 것을 특징으로 하는 반도체 회로장치.
KR1019850005372A 1984-11-21 1985-07-26 반도체 회로장치 KR940002771B1 (ko)

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