JPS59231921A - 電界効果トランジスタを用いた論理回路 - Google Patents
電界効果トランジスタを用いた論理回路Info
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- JPS59231921A JPS59231921A JP58107032A JP10703283A JPS59231921A JP S59231921 A JPS59231921 A JP S59231921A JP 58107032 A JP58107032 A JP 58107032A JP 10703283 A JP10703283 A JP 10703283A JP S59231921 A JPS59231921 A JP S59231921A
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- Japan
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- electrode
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- diode
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0952—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using Schottky type FET MESFET
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、電界効果トランジスタを用いた論理回路に関
するものである。
するものである。
従来例の構成とその問題点
電界効果トランジスタ（ＦＥＴ）として以下ショットキ
ーゲート型ＧａＡｓＭＥＳＦＥＴ を用いて説明する
。
ーゲート型ＧａＡｓＭＥＳＦＥＴ を用いて説明する
。
第１図は、従来の駆動部、のＦＥＴとしてエンノ・ンス
メント型（ノーマリ・オフ型）ＦＲ：Ｔを用い、負荷部
としてディプレーション型（ノーマリ・オン型）ＦＥＴ
を用いたＥ ／ Ｄ 早インバータの等価回路を２段接
続したものを示している。図において１．３は駆動部の
ノーマリ・オフ型ＦＥＴ、２゜４は負荷となるノーマリ
・オン型ＦＥＴであり、ゲートとソースは接続されてい
る。ＩＮは入力端、ＯＵＴは出力端、ＶＤＤ は電源
を示す。第２図はＦＥＴＩ等の電流−電圧特性を示すク
ラ７である。
メント型（ノーマリ・オフ型）ＦＲ：Ｔを用い、負荷部
としてディプレーション型（ノーマリ・オン型）ＦＥＴ
を用いたＥ ／ Ｄ 早インバータの等価回路を２段接
続したものを示している。図において１．３は駆動部の
ノーマリ・オフ型ＦＥＴ、２゜４は負荷となるノーマリ
・オン型ＦＥＴであり、ゲートとソースは接続されてい
る。ＩＮは入力端、ＯＵＴは出力端、ＶＤＤ は電源
を示す。第２図はＦＥＴＩ等の電流−電圧特性を示すク
ラ７である。
図中の６はＦＥＴ１のゲート、ソース間電圧ＶｇｓがＶ
Ｈのときの電流−電圧特性、６はＶｇｓ がＶＬのと
きの電流−電圧特性をそれぞれ示し、７はＦ ＥＴ２の
負荷線を、８は次段の’ＦＥＴ３のソース、ゲート間順
方向特性を示している。なおＦＥＴ２はゲート電極とソ
ース電極が接続されていて定電流源として作用する。
Ｈのときの電流−電圧特性、６はＶｇｓ がＶＬのと
きの電流−電圧特性をそれぞれ示し、７はＦ ＥＴ２の
負荷線を、８は次段の’ＦＥＴ３のソース、ゲート間順
方向特性を示している。なおＦＥＴ２はゲート電極とソ
ース電極が接続されていて定電流源として作用する。
この回路の動作を簡単に説明すれば、入力端ＩＮよりＦ
ＥＴ１のゲートにｖＨの信号が入力されると、ＦＥＴ１
はオンとなり、ＦＥＴ２を通って電流が流れ、出力端Ｏ
ＵＴの電位はＶＬ と々る。
ＥＴ１のゲートにｖＨの信号が入力されると、ＦＥＴ１
はオンとなり、ＦＥＴ２を通って電流が流れ、出力端Ｏ
ＵＴの電位はＶＬ と々る。
これとは逆に入力端ＩＮに加わる信号がＶＬ となると
ＦＥＴ１はオフとなり出力端ＯＵＴの電位は、次段のＦ
ＥＴ３のソース、ゲート間順方面立ち上り電圧Ｖ）Ｉま
で上昇して、そこでクランプされる。
ＦＥＴ１はオフとなり出力端ＯＵＴの電位は、次段のＦ
ＥＴ３のソース、ゲート間順方面立ち上り電圧Ｖ）Ｉま
で上昇して、そこでクランプされる。
よってＶＨはショットキー障壁電圧ぐらいで０．６〜０
．７ Ｖとなる。即ち出力端のＨルベルはＶＭ。
．７ Ｖとなる。即ち出力端のＨルベルはＶＭ。
Ｌｏ レベルはｖＬとなる。
このようなＥ ／ Ｄ ９Ｕインバータでは、ＦＥＴ１
はノーマリ・オフ型で、ｔＥＴ２はノーマリ・オン型で
あることが必要であり、しかも、第２図でＦ Ｅ Ｔ
１ （７）Ｖｇｓ＝ＶＨ（７）時ｏｉ和電流Ｉｅと、Ｆ
ＥＴ２の飽和電流ＩＬには、Ｉ ｅ＞Ｉ Ｌの関係が成
立することが必要である。特にＩｓとＩＬの比率、Ｉ＋
、／Ｉｅは、インバータの遅延時間に関係しており、正
確な制御が必要である。
はノーマリ・オフ型で、ｔＥＴ２はノーマリ・オン型で
あることが必要であり、しかも、第２図でＦ Ｅ Ｔ
１ （７）Ｖｇｓ＝ＶＨ（７）時ｏｉ和電流Ｉｅと、Ｆ
ＥＴ２の飽和電流ＩＬには、Ｉ ｅ＞Ｉ Ｌの関係が成
立することが必要である。特にＩｓとＩＬの比率、Ｉ＋
、／Ｉｅは、インバータの遅延時間に関係しており、正
確な制御が必要である。
製造の面から考えると、ノーマリ・オフ、７Ｖ１．１Ｆ
ＥＴとノーマリ・オン型ＦＥＴから構成されるためそれ
ぞれの活性層のキャリアプロフィールは異在り、エピタ
キシャル層から活性層を形成する場合は、活性層の厚さ
が異なり、又、イオン注入層で形成する場合は注入条件
が異なり、工程が複雑になり、しかもＩＬ／Ｉ６の値を
、正確に制御することは、非常にガＥしい。
ＥＴとノーマリ・オン型ＦＥＴから構成されるためそれ
ぞれの活性層のキャリアプロフィールは異在り、エピタ
キシャル層から活性層を形成する場合は、活性層の厚さ
が異なり、又、イオン注入層で形成する場合は注入条件
が異なり、工程が複雑になり、しかもＩＬ／Ｉ６の値を
、正確に制御することは、非常にガＥしい。
発明の目的
本発明は、かかる問題に鑑み、化合物半導体より構成さ
れる駆動部のＦＥＴと負荷部のＦＲＴとを同一の工程で
形成可能とすることを目的とする。
れる駆動部のＦＥＴと負荷部のＦＲＴとを同一の工程で
形成可能とすることを目的とする。
捷た、本発明は両ＦＥＴのゲート長とゲート幅の比とい
うマスク設計上の値でＩ２／Ｉｅの比を正確に制御する
ことが可能な論理回路を提供し、歩留シの向上をはかる
ものである。
うマスク設計上の値でＩ２／Ｉｅの比を正確に制御する
ことが可能な論理回路を提供し、歩留シの向上をはかる
ものである。
発明の構成
本発明は、化合物半導体よりなる駆動部のＦＥＴと負荷
部のＦＥ’Ｊ”が共にノーマリ・オフ型で、同一のキャ
リアプロフィールを持つ活性層で構成可能とし、負荷部
のＦＥＴのゲート電極にダイオードのアノードがソース
電極にダイオードのカソードが夫々接続され、かつ負荷
部のＦＥＴのドレイン電極、ゲート電極間に抵抗が接続
されている構造により、製造工程を簡略化し、マスク設
計上のゲート長とゲート幅の比により、第２図中のＩｅ
とＩＬの比を正確に制御し、歩留りの向上をはかるもの
である。
部のＦＥ’Ｊ”が共にノーマリ・オフ型で、同一のキャ
リアプロフィールを持つ活性層で構成可能とし、負荷部
のＦＥＴのゲート電極にダイオードのアノードがソース
電極にダイオードのカソードが夫々接続され、かつ負荷
部のＦＥＴのドレイン電極、ゲート電極間に抵抗が接続
されている構造により、製造工程を簡略化し、マスク設
計上のゲート長とゲート幅の比により、第２図中のＩｅ
とＩＬの比を正確に制御し、歩留りの向上をはかるもの
である。
実施例の説明
第３図は、本発明の一実施例の論理回路を示したもので
ある。この回路はインバータを２段接続したものである
。図中で、１０．１２は負荷部のＦＥＴで、９，１１は
駆動部のＦＥＴで共にノーマリ・オフ型でほぼ同一のキ
ャリアプロフィールを持つものとする。１３，１°５は
抵抗、１４．１６はダイオードを示す。１７ 、１．８
、１９は、それぞれＦＥＴ１０のドレイン電極、ゲー
ト電極、ソース電極を示す。
ある。この回路はインバータを２段接続したものである
。図中で、１０．１２は負荷部のＦＥＴで、９，１１は
駆動部のＦＥＴで共にノーマリ・オフ型でほぼ同一のキ
ャリアプロフィールを持つものとする。１３，１°５は
抵抗、１４．１６はダイオードを示す。１７ 、１．８
、１９は、それぞれＦＥＴ１０のドレイン電極、ゲー
ト電極、ソース電極を示す。
上記ＦＥＴ９〜１２は、すべてＧａＡｓ等の化合物半導
体層をチャンネル活性層とし、この活性層上にショット
キー接合ゲート電極を設けたＧａＡｓＭＫＳＦＥＴであ
って、活性層厚みは同一で前述のごとくキャリアプロフ
ィル（分布）も同一のものであり、化合物半導体層に一
体形成される。１だ、ダイオード１４．抵抗１３もこの
半導体層にＦＥＴとともに一体形成される。
体層をチャンネル活性層とし、この活性層上にショット
キー接合ゲート電極を設けたＧａＡｓＭＫＳＦＥＴであ
って、活性層厚みは同一で前述のごとくキャリアプロフ
ィル（分布）も同一のものであり、化合物半導体層に一
体形成される。１だ、ダイオード１４．抵抗１３もこの
半導体層にＦＥＴとともに一体形成される。
負荷部のＦＥＴ１０．抵抗１３．ダイオード１４を含む
回路のみを考える。ＦＥＴ１０のドレイン電極１７に、
電源ＶＤＤ を印加し、ソース電極１９を接地し、ｖ
ｔＩＤ を増加すると、ゲート電極１８の電位がソー
ス電極１９に対してしだいに増加し、ＦＥＴのしきい値
電圧ｖｔｈ をこえるとＦＥＴ１０がノーマリ・オフ
型のためドレイン電極１７からソース電極１９に電流が
流れ始める。
回路のみを考える。ＦＥＴ１０のドレイン電極１７に、
電源ＶＤＤ を印加し、ソース電極１９を接地し、ｖ
ｔＩＤ を増加すると、ゲート電極１８の電位がソー
ス電極１９に対してしだいに増加し、ＦＥＴのしきい値
電圧ｖｔｈ をこえるとＦＥＴ１０がノーマリ・オフ
型のためドレイン電極１７からソース電極１９に電流が
流れ始める。
さらにＶｎｎ を増加し、ダイオード１４の順方向立
ち上シミ圧Ｖｆより大きくなると、抵抗１３を介してダ
イオード１４に電流が流れ、ＦＫＴｌｏのゲート電極１
８とソース電極１９間はダイオード１４の順方向立ち上
り電圧Ｖｆにクランプされて、■ＤＤ を増加しても変
化しないので、ＦＥＴ１ｏを流れる電流も飽和する。そ
の電流−電圧特性を示しだのが第４図である。なおダイ
オード１４を流れる電流をＦＥＴ１ｏを流れる電流に比
して小さくするには、抵抗１３を大きくする必要がある
。なおダイオードとして、ＦＥＴ９のゲート電極と同じ
ショットキー接合を用いると、第２図中のＶ）Ｉ とＶ
ｆは同じになり、０．７〜０．８ｖぐらいである。
ち上シミ圧Ｖｆより大きくなると、抵抗１３を介してダ
イオード１４に電流が流れ、ＦＫＴｌｏのゲート電極１
８とソース電極１９間はダイオード１４の順方向立ち上
り電圧Ｖｆにクランプされて、■ＤＤ を増加しても変
化しないので、ＦＥＴ１ｏを流れる電流も飽和する。そ
の電流−電圧特性を示しだのが第４図である。なおダイ
オード１４を流れる電流をＦＥＴ１ｏを流れる電流に比
して小さくするには、抵抗１３を大きくする必要がある
。なおダイオードとして、ＦＥＴ９のゲート電極と同じ
ショットキー接合を用いると、第２図中のＶ）Ｉ とＶ
ｆは同じになり、０．７〜０．８ｖぐらいである。
よって駆動部のＦＥＴ９でゲート電圧Ｖｇｓ＝Ｖａのと
きの飽和電流と負荷部のＦＥＴ１０での飽和電流とは、
どちらもほぼ同一のキャリアプロフィールを持つ活性層
から形成され、ソース、ゲート□ 電極間のバイアス電
圧がＶＨ＝Ｖｆと等しいので１、 Ｆ
ＥＴ９とＦＥＴ１０のゲート長、ゲート幅の比１′ という素子寸法のみで決丑っでくる。
きの飽和電流と負荷部のＦＥＴ１０での飽和電流とは、
どちらもほぼ同一のキャリアプロフィールを持つ活性層
から形成され、ソース、ゲート□ 電極間のバイアス電
圧がＶＨ＝Ｖｆと等しいので１、 Ｆ
ＥＴ９とＦＥＴ１０のゲート長、ゲート幅の比１′ という素子寸法のみで決丑っでくる。
第５図は、本発明の第３図の電流−電圧特性を示したも
のである。図中で２３はＦＥＴ１１のソース、ゲート電
極順方向電流−電圧特性、２０゜２１はそれぞれＦＥＴ
９のＶｇｓ＝ＶＨ，Ｖｇｓ＝ＶＬのときの電流−電圧特
性を示す。２２はＦＥ’ｌ’１０の電流−電圧特性（負
荷線）を示す。図中のｖｔｈはＦＥＴ１０のしきい値電
圧である図中のＩｅ’。
のである。図中で２３はＦＥＴ１１のソース、ゲート電
極順方向電流−電圧特性、２０゜２１はそれぞれＦＥＴ
９のＶｇｓ＝ＶＨ，Ｖｇｓ＝ＶＬのときの電流−電圧特
性を示す。２２はＦＥ’ｌ’１０の電流−電圧特性（負
荷線）を示す。図中のｖｔｈはＦＥＴ１０のしきい値電
圧である図中のＩｅ’。
ＩＬ’はそれぞれＦＥＴ９．ＦＥＴ１０の飽和電流を示
し、ＦＥＴ９．Ｆｌｉ：Ｔ１０のゲート長をそれぞれ、
Ｌｇｅ、Ｌｇｅ、ゲート幅をそれぞれＷｇｅ 。
し、ＦＥＴ９．Ｆｌｉ：Ｔ１０のゲート長をそれぞれ、
Ｌｇｅ、Ｌｇｅ、ゲート幅をそれぞれＷｇｅ 。
Ｗｇｅ とすると、次式の関係が成立する。
よって、インバータの遅延時間等の設削に必要なＩＬ’
／ｒｅ’の値を、ゲート長、ゲート幅のマスク上の設計
で正確に制御できる。
／ｒｅ’の値を、ゲート長、ゲート幅のマスク上の設計
で正確に制御できる。
なお、以上の説明ではショットキー接合のＭＥＳＦＥＴ
について述べたが、本発明はＰ告接合型電界効果トラン
ジスタに対しても適用できることは勿論である。
について述べたが、本発明はＰ告接合型電界効果トラン
ジスタに対しても適用できることは勿論である。
発明の効果
以上のように本発明は、インバータを構成する化合物半
樽体よりなる駆動部のＦＥＴと負荷部のＦＥＴがほぼ同
じキャリアプロフィールを持つ活性層で形成可能であり
、同一のプロセスで同時に形成することができ、製造工
程が簡略化し、しかも、インバータの遅延時間等の設計
に必要彦、駆動部ＦＥＴの飽和電流と負荷部ＦＥＴの飽
和電流の比を、ゲート長、ゲート幅という素子寸法だけ
で正確に制御が可能で、論理回路の歩留りの向上をはか
ることができる。
樽体よりなる駆動部のＦＥＴと負荷部のＦＥＴがほぼ同
じキャリアプロフィールを持つ活性層で形成可能であり
、同一のプロセスで同時に形成することができ、製造工
程が簡略化し、しかも、インバータの遅延時間等の設計
に必要彦、駆動部ＦＥＴの飽和電流と負荷部ＦＥＴの飽
和電流の比を、ゲート長、ゲート幅という素子寸法だけ
で正確に制御が可能で、論理回路の歩留りの向上をはか
ることができる。
第１図は従来のＥ／Ｄ型インバータの回路図、第２図は
第１図の電流−電圧特性図、第３図は本発明の一実施例
の論理回路（インバータ）図、第４図は本発明の負荷部
ＦＥＴの電流−電圧特性図、第５図は第３図の電流−電
圧特性図である。 ９．１１・・・・・・駆動部ＦＥＴ （ノーマリ・オフ
型）、１０．１２・・・・・・負荷部ＦＥＴ（ノーマリ
・オフ型＼１３．１５・・・・・・抵抗、１４，１６・
・・・・ダイオード、１７・・・・・トＬ／イン電極、
１８・・・・パゲート電極、１９・・・・・・ソース電
極。 代理人の氏名 弁理士 中 尾 敏 男 はが１名第１
図 第２図 第３図 第４図 嘔 Ｖ４ る。
第１図の電流−電圧特性図、第３図は本発明の一実施例
の論理回路（インバータ）図、第４図は本発明の負荷部
ＦＥＴの電流−電圧特性図、第５図は第３図の電流−電
圧特性図である。 ９．１１・・・・・・駆動部ＦＥＴ （ノーマリ・オフ
型）、１０．１２・・・・・・負荷部ＦＥＴ（ノーマリ
・オフ型＼１３．１５・・・・・・抵抗、１４，１６・
・・・・ダイオード、１７・・・・・トＬ／イン電極、
１８・・・・パゲート電極、１９・・・・・・ソース電
極。 代理人の氏名 弁理士 中 尾 敏 男 はが１名第１
図 第２図 第３図 第４図 嘔 Ｖ４ る。
Claims (2)
- （１）駆動部と負荷部の電界効果トランジスタが共に化
合物半導体でかつノーマリオフ型のＰ肴接合型又はショ
ットキーゲート型電界効果トランジスタで構成され、前
記負荷部のトランジスタのゲート電極にダイオードのア
ノードが同トランジスタのソース電極に前記ダイオード
のカンードが夫々接続され、前記負荷部のトランジスタ
のドレイン電極とゲート電極間に抵抗が接続されている
ことを特徴とする電界効果トランジスタを用いた・論理
回路。 - （２）駆動部のトランジスタと負荷部のトランジスタの
活性層がほぼ同一のキャリア分布を持ち、前記両トラン
ジスタのゲート幅とゲート長の比が相違していることを
特徴とする特許請求の範囲第１項記載の電界効果トラン
ジスタを用いた論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58107032A JPS59231921A (ja) | 1983-06-15 | 1983-06-15 | 電界効果トランジスタを用いた論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58107032A JPS59231921A (ja) | 1983-06-15 | 1983-06-15 | 電界効果トランジスタを用いた論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59231921A true JPS59231921A (ja) | 1984-12-26 |
Family
ID=14448785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58107032A Pending JPS59231921A (ja) | 1983-06-15 | 1983-06-15 | 電界効果トランジスタを用いた論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59231921A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4752701A (en) * | 1984-11-21 | 1988-06-21 | Sony Corporation | Direct coupled semiconductor logic circuit |
| US4926071A (en) * | 1987-05-19 | 1990-05-15 | Gazelle Microcircuits, Inc. | Compound semiconductor integrated circuit compatible standard logic signals |
-
1983
- 1983-06-15 JP JP58107032A patent/JPS59231921A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4752701A (en) * | 1984-11-21 | 1988-06-21 | Sony Corporation | Direct coupled semiconductor logic circuit |
| US4926071A (en) * | 1987-05-19 | 1990-05-15 | Gazelle Microcircuits, Inc. | Compound semiconductor integrated circuit compatible standard logic signals |
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