JPS60254921A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPS60254921A JPS60254921A JP59111793A JP11179384A JPS60254921A JP S60254921 A JPS60254921 A JP S60254921A JP 59111793 A JP59111793 A JP 59111793A JP 11179384 A JP11179384 A JP 11179384A JP S60254921 A JPS60254921 A JP S60254921A
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- JP
- Japan
- Prior art keywords
- output
- inverter
- input
- driver
- channel
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
- H03K19/09487—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors using only depletion transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ゲートがダイオード構造の電界効果トランジ
スタを用いた論理回路に関する。
スタを用いた論理回路に関する。
シリコンＳｉを用いた電界効果トランジスタ（ＦＥＴ）
はＭＯＳ型をとるのが普通であるが、ガリウム・ヒ素Ｇ
ａＡｓを用いるＦ Ｅ’ＴはＭＯＳ型が作りにく＼ （
ｇｍがとれない）、ゲートを５ＢＤ（ショットキ バリ
ヤ ダイオード）にしたＭＥＳ（メタル セミコンダク
タ）型が開発中である。
はＭＯＳ型をとるのが普通であるが、ガリウム・ヒ素Ｇ
ａＡｓを用いるＦ Ｅ’ＴはＭＯＳ型が作りにく＼ （
ｇｍがとれない）、ゲートを５ＢＤ（ショットキ バリ
ヤ ダイオード）にしたＭＥＳ（メタル セミコンダク
タ）型が開発中である。
しかしゲートがＳＢＤではゲート電圧が高くなると導通
してしまうので、導通する迄の低電圧で動作させる必要
がある。ＧａＡｓに形成したショットキ バリヤ ゲー
トのターンオン電圧は０．６ｖ程度であり、従ってゲー
ト電圧の上限は０．６■になる。下限はＯｖとすると論
理閾値ｖＴは０．３■であるが、実際にはこれより低い
０．１ｖをＦＥＴの閾値とする。つまり０．１ｖより低
い入力電圧はＬ（ロー）レベルでＭＥＳ ＧａＡｓ Ｆ
ＥＴはオフ、０．１ｖより高い入力電圧はＨ（ハイ）レ
ベルで該ＦＥＴはオンとする。このＦＥＴの閾値０゜１
ｖは±０．０２ Ｖの範囲に収める必要があり、このよ
うな点がＭＥＳ ＧａＡｓ ＦＥＴからなる論理回路の
製作を難しいものにしている。
してしまうので、導通する迄の低電圧で動作させる必要
がある。ＧａＡｓに形成したショットキ バリヤ ゲー
トのターンオン電圧は０．６ｖ程度であり、従ってゲー
ト電圧の上限は０．６■になる。下限はＯｖとすると論
理閾値ｖＴは０．３■であるが、実際にはこれより低い
０．１ｖをＦＥＴの閾値とする。つまり０．１ｖより低
い入力電圧はＬ（ロー）レベルでＭＥＳ ＧａＡｓ Ｆ
ＥＴはオフ、０．１ｖより高い入力電圧はＨ（ハイ）レ
ベルで該ＦＥＴはオンとする。このＦＥＴの閾値０゜１
ｖは±０．０２ Ｖの範囲に収める必要があり、このよ
うな点がＭＥＳ ＧａＡｓ ＦＥＴからなる論理回路の
製作を難しいものにしている。
論理回路のスイッチ素子としては通常、ノーマリオフ形
ＦＥＴが用いられる。第６図はＤＣＦＬ（ダイレクト
カップルド ＦＥＴ ロジック）と呼ばれるこの種回路
の一例を示す。Ｑｌはノーマリオフ型のトランジスタ（
前述のＧａＡｓ ＭＥＳ ＦＥＴをこ＼では単にトラン
ジスタという）でｖｔｈは＋０．１ｖである。Ｑ２はノ
ーマリオン形のトランジスタで、ｖ ｔｈ−−０，５Ｖ
である。ＶＤＤは＋１．５Ｖ（７）電源、ＧＮＤはグラ
ンドでＯｖ、ＩＮは入力、ＯＵＴは出力に＼では入出力
端と入出力信号又は電圧を同じ符号で示す）である。Ｑ
ｌはドライバ、Ｑ２は負荷を構成し、Ｌレベルが０■、
Ｈレベルが０．６ Ｖの入力ＩＮがドライバＱ１に加わ
ると、それを反転した出力０ＵＴ０．６Ｖ、Ｏｖを生じ
る（ＯＵＴには次段インバータのＩＮが接続されるとし
て）。即ちこの回路はインバータである。ＭＯＳ ＦＥ
Ｔを用いたインバータにもＤ／Ｅ形即ち負荷はデプリー
ション形（ノーマリオン形）、ドライバはエンハンスメ
ント形（ノーマリオフ形）があり、第６図はこの形のイ
ンバータに対応するものであるが、ＭＯＳ ＦＥＴなら
ゲートはコンデンサ構造で直流電流が流れることはない
から入力電圧の振幅及び闇値が自由に選定できるのに対
し、第６図ではこれが上述のように制限されてしまう。
ＦＥＴが用いられる。第６図はＤＣＦＬ（ダイレクト
カップルド ＦＥＴ ロジック）と呼ばれるこの種回路
の一例を示す。Ｑｌはノーマリオフ型のトランジスタ（
前述のＧａＡｓ ＭＥＳ ＦＥＴをこ＼では単にトラン
ジスタという）でｖｔｈは＋０．１ｖである。Ｑ２はノ
ーマリオン形のトランジスタで、ｖ ｔｈ−−０，５Ｖ
である。ＶＤＤは＋１．５Ｖ（７）電源、ＧＮＤはグラ
ンドでＯｖ、ＩＮは入力、ＯＵＴは出力に＼では入出力
端と入出力信号又は電圧を同じ符号で示す）である。Ｑ
ｌはドライバ、Ｑ２は負荷を構成し、Ｌレベルが０■、
Ｈレベルが０．６ Ｖの入力ＩＮがドライバＱ１に加わ
ると、それを反転した出力０ＵＴ０．６Ｖ、Ｏｖを生じ
る（ＯＵＴには次段インバータのＩＮが接続されるとし
て）。即ちこの回路はインバータである。ＭＯＳ ＦＥ
Ｔを用いたインバータにもＤ／Ｅ形即ち負荷はデプリー
ション形（ノーマリオン形）、ドライバはエンハンスメ
ント形（ノーマリオフ形）があり、第６図はこの形のイ
ンバータに対応するものであるが、ＭＯＳ ＦＥＴなら
ゲートはコンデンサ構造で直流電流が流れることはない
から入力電圧の振幅及び闇値が自由に選定できるのに対
し、第６図ではこれが上述のように制限されてしまう。
闇値電圧Ｖｔｈの許容範囲が広いノーマリオン形トラン
ジスタを用いた回路も開発されており、第７図がその例
である。Ｑ３〜Ｑ６はｖｔｈが−０，５Ｖのノーマリオ
ン形、ＶＤＤは＋２■の正電源、Ｖｓｓは−１，５■の
負電源である。Ｑ３．Ｑ４は論理部（インバータ）を構
成しており、Ｑ５．Ｑ６及びダイオードＤは論理部の出
力レベル０．５〜２■を次段駆動のためのレベル−０，
５〜＋０．６Ｖにｈは論理部の入力レベルに等しい）に
変換するためのレベルシフト部を構成する。ドライバＱ
３のｖｔｈが一〇、５ｖであれば入力は−０，５（これ
以下でもよい）〜＋０．６ｖの範囲をとれるから第１図
に比べて拡大する。しかしこの回路では次段駆動のため
にレベルシフト回路を設けて出力を正、負範囲で振るよ
うにしなければならない。レベルシフト回路は常時電流
を流す（レベルシフト用ダイオードＤをオン状態に保つ
ため）ので消費電力が大きく、またレベルシフト回路の
電圧利得は１以下であり負電源Ｖｓｓの電圧を低くして
も出力振幅は増えない。
ジスタを用いた回路も開発されており、第７図がその例
である。Ｑ３〜Ｑ６はｖｔｈが−０，５Ｖのノーマリオ
ン形、ＶＤＤは＋２■の正電源、Ｖｓｓは−１，５■の
負電源である。Ｑ３．Ｑ４は論理部（インバータ）を構
成しており、Ｑ５．Ｑ６及びダイオードＤは論理部の出
力レベル０．５〜２■を次段駆動のためのレベル−０，
５〜＋０．６Ｖにｈは論理部の入力レベルに等しい）に
変換するためのレベルシフト部を構成する。ドライバＱ
３のｖｔｈが一〇、５ｖであれば入力は−０，５（これ
以下でもよい）〜＋０．６ｖの範囲をとれるから第１図
に比べて拡大する。しかしこの回路では次段駆動のため
にレベルシフト回路を設けて出力を正、負範囲で振るよ
うにしなければならない。レベルシフト回路は常時電流
を流す（レベルシフト用ダイオードＤをオン状態に保つ
ため）ので消費電力が大きく、またレベルシフト回路の
電圧利得は１以下であり負電源Ｖｓｓの電圧を低くして
も出力振幅は増えない。
上述のように第６図のＤＣＦＬインバータでは回路構成
は簡単であるが闇値電圧の許容範囲が狭く製作が難しい
という問題があり、第７図のＢＦＬ（バッフデーＦＦＥ
Ｔロジック）では閾値電圧の許容範囲は広いがレベルシ
フト回路が必要、消費電力が大きい、電圧利得が低いな
どの問題がある。本発明はか−る点を改善しようとする
ものである。
は簡単であるが闇値電圧の許容範囲が狭く製作が難しい
という問題があり、第７図のＢＦＬ（バッフデーＦＦＥ
Ｔロジック）では閾値電圧の許容範囲は広いがレベルシ
フト回路が必要、消費電力が大きい、電圧利得が低いな
どの問題がある。本発明はか−る点を改善しようとする
ものである。
本発明の論理回路はゲートがダイオード構造の一導電形
チャネルの電界効果トランジスタをドライバとする第１
のインバータ回路と、該インバータ回路の出力を入力さ
れ、ゲートがダイオード構造の反対導電形チャネルの電
界ｉ果トランジスタをドライバとする第２のインバータ
回路を備えることを特徴とするが、次に実施例を参照し
ながら構成及び作用を詳細に説明する。
チャネルの電界効果トランジスタをドライバとする第１
のインバータ回路と、該インバータ回路の出力を入力さ
れ、ゲートがダイオード構造の反対導電形チャネルの電
界ｉ果トランジスタをドライバとする第２のインバータ
回路を備えることを特徴とするが、次に実施例を参照し
ながら構成及び作用を詳細に説明する。
第１図は本発明の実施例を示し、Ｑｌｌ 、Ｑｌ２はｎ
チャネル、ノーマリオン形のトランジスタで闇値電圧は
両者共−１■である。ゲート幅はＱｌｌが１０ ｐｍ、
Ｑ 】２が５μｍであり、従ってｇｍはＱｌｌ の方
が大である。ＶＤＤは電源で＋、−共に１．５■である
。Ｑｌｌ はドライバとし、これに−１，５Ｖ〜Ｏｖの
間で変化する入力電圧ＩＮを加える。ＨレベルのＯｖは
０．６ｖ以下であればよい（ゲートの導通はない）。Ｑ
ｌ２はゲート、ソース朋を短絡して該ドライバの負荷と
する。入力電圧ＩＮがＨレベル０■のときトランジスタ
Ｑ目はオン、従ってノードＭの出力はｏｖのグランドＧ
ＮＤレベルに等しいＬレベルであり、入力電圧ＩＮが−
１，５ｖのＬレベルのときトランジスタＱ１１はオフ、
ノードＭの出力は１．５ＶのＨレベルである。つまりこ
のトランジスタＱ目、ＱＩ２はｎチャネルのインバータ
を構成する。Ｑｌ３ 、Ｑｌ４はｐチャネル ノーマリ
オン型トランジスタで、闇値電圧は共に＋ＩＶ、ゲート
幅はＱｌ３が４゜７７ｍ、Ｑｌ４が２０μｍである。ゲ
ート長はＱｌｌ〜ＱＩ４共に１μｍである。トランジス
タＱ１３はドライバで、ノードＭの出力を受け、トラン
ジスタＱ＋４はＱ１３の負荷である。ノードＭの出力が
Ｈレベル、１．５ＶのときトランジスタＱＩ３はオフで
あり、出力ＯＵＴは−ｖＤＤつまり−１，５■のＬレベ
ルになり、また該ノードＭの出力がＬレベル、Ｏｖのと
き、トランジスタＱＩ３はオン、出力ＯＵＴはＨレベル
、ＯＶである。つまりトランジスタＱＩ３ 、Ｑ１０は
ｐチャネルインバータを構成する。
チャネル、ノーマリオン形のトランジスタで闇値電圧は
両者共−１■である。ゲート幅はＱｌｌが１０ ｐｍ、
Ｑ 】２が５μｍであり、従ってｇｍはＱｌｌ の方
が大である。ＶＤＤは電源で＋、−共に１．５■である
。Ｑｌｌ はドライバとし、これに−１，５Ｖ〜Ｏｖの
間で変化する入力電圧ＩＮを加える。ＨレベルのＯｖは
０．６ｖ以下であればよい（ゲートの導通はない）。Ｑ
ｌ２はゲート、ソース朋を短絡して該ドライバの負荷と
する。入力電圧ＩＮがＨレベル０■のときトランジスタ
Ｑ目はオン、従ってノードＭの出力はｏｖのグランドＧ
ＮＤレベルに等しいＬレベルであり、入力電圧ＩＮが−
１，５ｖのＬレベルのときトランジスタＱ１１はオフ、
ノードＭの出力は１．５ＶのＨレベルである。つまりこ
のトランジスタＱ目、ＱＩ２はｎチャネルのインバータ
を構成する。Ｑｌ３ 、Ｑｌ４はｐチャネル ノーマリ
オン型トランジスタで、闇値電圧は共に＋ＩＶ、ゲート
幅はＱｌ３が４゜７７ｍ、Ｑｌ４が２０μｍである。ゲ
ート長はＱｌｌ〜ＱＩ４共に１μｍである。トランジス
タＱ１３はドライバで、ノードＭの出力を受け、トラン
ジスタＱ＋４はＱ１３の負荷である。ノードＭの出力が
Ｈレベル、１．５ＶのときトランジスタＱＩ３はオフで
あり、出力ＯＵＴは−ｖＤＤつまり−１，５■のＬレベ
ルになり、また該ノードＭの出力がＬレベル、Ｏｖのと
き、トランジスタＱＩ３はオン、出力ＯＵＴはＨレベル
、ＯＶである。つまりトランジスタＱＩ３ 、Ｑ１０は
ｐチャネルインバータを構成する。
この回路では入出力の振幅は１．５ｖあり、充分ある。
闇値は１■であるから、第１図などより許容範囲が広い
。電源電圧の変動を考えるに、＋ＶＤＤが高くなっても
これはｎチャネルインバータの出力のＨレベルを高める
だけであり、これが高くなっても次段のｐチャネルイン
バータには支障ない。
。電源電圧の変動を考えるに、＋ＶＤＤが高くなっても
これはｎチャネルインバータの出力のＨレベルを高める
だけであり、これが高くなっても次段のｐチャネルイン
バータには支障ない。
電源−ＶＤＤが負方向に増大する場合も同様で、これは
ｐチャネルインバータの出力のＬレベルを下げるだけで
あり、このｐチャネルインバータの次段にはｎチャネル
インバータがくるから該ｎチャネルインバータの動作に
支障ない。つまり本回路は±ＶＤＤの増大に対し動作が
安定である。またインバータ２個からなるので、入出力
は同相である。
ｐチャネルインバータの出力のＬレベルを下げるだけで
あり、このｐチャネルインバータの次段にはｎチャネル
インバータがくるから該ｎチャネルインバータの動作に
支障ない。つまり本回路は±ＶＤＤの増大に対し動作が
安定である。またインバータ２個からなるので、入出力
は同相である。
出力段のｐチャネルインバータは入力段のｎチャネルイ
ンバータの出力のレベルシフトを行なうものであるが、
インバータであるから高い電圧利得があり、論理もとれ
、常時オン状態ではなく入力に従ってオンオフするので
消費電力が少ない。更に各インバータのトランジスタＱ
ｌｌ とＱ１２゜Ｑ１３とＱ１０は同じ導電形であるか
ら同じ製造工程で製作でき、製造バラつきに対し回路特
性が安定している。
ンバータの出力のレベルシフトを行なうものであるが、
インバータであるから高い電圧利得があり、論理もとれ
、常時オン状態ではなく入力に従ってオンオフするので
消費電力が少ない。更に各インバータのトランジスタＱ
ｌｌ とＱ１２゜Ｑ１３とＱ１０は同じ導電形であるか
ら同じ製造工程で製作でき、製造バラつきに対し回路特
性が安定している。
第２図および第３図は第１図の回路を用いて論理回路を
構成した例を示し、第２図ではＤ＝Ａ・Ｂ＋Ｃをまた第
３図でもＥ＝Ａ−Ｂ＋Ｃを出力する。第２図ではｐチャ
ネルインバータＱＩ３．Ｑ１４に変化はなく （第１図
と同じ）、ｎチャネルインバータＱ２１〜Ｑ ２３に論
理Ａ −Ｂ ＋ Ｃをとらせている。第３図ではＡ−Ｂ
はｎチャネルインバータＱ３１””Ｑ３３でとり、Ａ−
ＢとＣとの論理和をｐチャネルインバータでとるように
している。
構成した例を示し、第２図ではＤ＝Ａ・Ｂ＋Ｃをまた第
３図でもＥ＝Ａ−Ｂ＋Ｃを出力する。第２図ではｐチャ
ネルインバータＱＩ３．Ｑ１４に変化はなく （第１図
と同じ）、ｎチャネルインバータＱ２１〜Ｑ ２３に論
理Ａ −Ｂ ＋ Ｃをとらせている。第３図ではＡ−Ｂ
はｎチャネルインバータＱ３１””Ｑ３３でとり、Ａ−
ＢとＣとの論理和をｐチャネルインバータでとるように
している。
Ｑ４１ 、Ｑ４２は第１図のＱ１３相当のトランジスタ
で、これらで論理和をとる。入力Ｃは第１図のＱｌｌ
、ＱＩ２相当のｎチャネルインバータＱ３．。
で、これらで論理和をとる。入力Ｃは第１図のＱｌｌ
、ＱＩ２相当のｎチャネルインバータＱ３．。
Ｑ３６を介してｐチャネルトランジスタＱ４２に入力す
る。
る。
ＧａＡＳＦＥＴはｎチャネル型は高速動作が可能である
がｐチャネル型はシリコン程度の動作速度になってしま
う。この点を考えるとｐチャネルインバータの負荷トラ
ンジスタはｎチャネル形でもよいからこれを用いること
が考えられる。この場合はゲートの短絡光を切換え、ｎ
チャネルインバータのそれにすればよい。
がｐチャネル型はシリコン程度の動作速度になってしま
う。この点を考えるとｐチャネルインバータの負荷トラ
ンジスタはｎチャネル形でもよいからこれを用いること
が考えられる。この場合はゲートの短絡光を切換え、ｎ
チャネルインバータのそれにすればよい。
第り図はｎチャネルトランジスタを、また第５図はｐチ
ャネルトランジスタの断面構造を示す。
ャネルトランジスタの断面構造を示す。
ＳＵＢはＧ ａ Ａ Ｓ基板であり、これは絶縁物に近
いのでシリコンＳｉなどのｎ形不純物またはマグネシウ
ムＭｇなどのｐ形不純物を導入してチャネル部分ＣＨを
作り、中央部の表面にタングステンシリ号イドＷＳｉの
ゲート電極Ｇをショットキバリヤを形成するように被着
し、その両側にｎまたはｐ形不純物を高濃度に導入して
ソース領域Ｓ及びドレイン領域りを作り、これらの領域
の表面にｎチャネル形なら金ゲルマニウムＡｕＧｅ、ｐ
チャネル形なら金亜鉛ＡｕＺｎからなるソース電極ＢＳ
及びドレイン電極Ｅｄをオーム接触させる。
いのでシリコンＳｉなどのｎ形不純物またはマグネシウ
ムＭｇなどのｐ形不純物を導入してチャネル部分ＣＨを
作り、中央部の表面にタングステンシリ号イドＷＳｉの
ゲート電極Ｇをショットキバリヤを形成するように被着
し、その両側にｎまたはｐ形不純物を高濃度に導入して
ソース領域Ｓ及びドレイン領域りを作り、これらの領域
の表面にｎチャネル形なら金ゲルマニウムＡｕＧｅ、ｐ
チャネル形なら金亜鉛ＡｕＺｎからなるソース電極ＢＳ
及びドレイン電極Ｅｄをオーム接触させる。
本発明で用いるトランジスタはゲートがダイオード形で
あってゲート電圧が高くなるとオンしてゲート電流が流
れるタイプのものであるが、ゲートダイオードはＳＢＤ
でなく接合形でもよい。ただ基板がＧａＡｓの場合はｐ
型領域を作ると動作速度が遅くなるという問題はある。
あってゲート電圧が高くなるとオンしてゲート電流が流
れるタイプのものであるが、ゲートダイオードはＳＢＤ
でなく接合形でもよい。ただ基板がＧａＡｓの場合はｐ
型領域を作ると動作速度が遅くなるという問題はある。
この意味で負荷トランジスタはｎ形にしてもよく、そし
てノーマリオンであるから負荷は抵抗でもよい。
てノーマリオンであるから負荷は抵抗でもよい。
以上説明したように本発明ではゲートがダイオード構造
のＦＥＴを用いて電源電圧の変動に対し出力が安定、同
相アンプである、電圧利得が高い、製造バラつきに対し
回路特性が安定などの利点が得られる。
のＦＥＴを用いて電源電圧の変動に対し出力が安定、同
相アンプである、電圧利得が高い、製造バラつきに対し
回路特性が安定などの利点が得られる。
第１図は本発明の基本形を示す回路図、第２及び第３図
は第１図で論理回路を構成した実施を示す回路図、第４
図及び第５図はｎ、ｐチャルＭＥＳ ＦＥＴの構造を示
す断面図、第６図よび第７図は従来例を示す回路図であ
る。 図面で、Ｑｌｌ 、Ｑ１２は第１のドライバ、はそのド
ライバ、Ｑ１０ 、Ｑ１０は第２のドラバ、Ｑ１０はそ
のドライバである。 出願人 富士通株式会 代理人弁理士 青 柳 第１図 図 −Ｖｏ 。 ＮＤ
は第１図で論理回路を構成した実施を示す回路図、第４
図及び第５図はｎ、ｐチャルＭＥＳ ＦＥＴの構造を示
す断面図、第６図よび第７図は従来例を示す回路図であ
る。 図面で、Ｑｌｌ 、Ｑ１２は第１のドライバ、はそのド
ライバ、Ｑ１０ 、Ｑ１０は第２のドラバ、Ｑ１０はそ
のドライバである。 出願人 富士通株式会 代理人弁理士 青 柳 第１図 図 −Ｖｏ 。 ＮＤ
Claims (1)
- ゲートがダイオード構造の一導電形チャネルの電界効果
トランジスタをドライバとする第１のインバータ回路と
、該インバータ回路の出力を入力され、ゲートがダイオ
ード構造の反対導電形チャネルの電界効果トランジスタ
をドライバとする第２のインバータ回路を備えることを
特徴とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59111793A JPS60254921A (ja) | 1984-05-31 | 1984-05-31 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59111793A JPS60254921A (ja) | 1984-05-31 | 1984-05-31 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60254921A true JPS60254921A (ja) | 1985-12-16 |
Family
ID=14570290
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59111793A Pending JPS60254921A (ja) | 1984-05-31 | 1984-05-31 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60254921A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015019386A (ja) * | 2009-10-09 | 2015-01-29 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US9948304B2 (en) | 2015-01-14 | 2018-04-17 | Hyperion Semiconductors Oy | Semiconductor logic element and a logic circuitry |
-
1984
- 1984-05-31 JP JP59111793A patent/JPS60254921A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015019386A (ja) * | 2009-10-09 | 2015-01-29 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US9948304B2 (en) | 2015-01-14 | 2018-04-17 | Hyperion Semiconductors Oy | Semiconductor logic element and a logic circuitry |
| US10243565B2 (en) | 2015-01-14 | 2019-03-26 | Hyperion Semiconductors Oy | Nonlinear resistor with two transistor chains |
| US10389360B2 (en) | 2015-01-14 | 2019-08-20 | Hyperion Semiconductors Oy | Depletion mode buried channel conductor insulator semiconductor field effect transistor |
| US10879900B2 (en) | 2015-01-14 | 2020-12-29 | Hyperion Semiconductors Oy | Buried channel conductor insulator semiconductor field effect transistor |
| US11283450B2 (en) | 2015-01-14 | 2022-03-22 | Hyperion Semiconductors Oy | Semiconductor logic element and a logic circuitry |
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