JP2015019386A - 半導体装置 - Google Patents

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JP2015019386A JP2014167447A JP2014167447A JP2015019386A JP 2015019386 A JP2015019386 A JP 2015019386A JP 2014167447 A JP2014167447 A JP 2014167447A JP 2014167447 A JP2014167447 A JP 2014167447A JP 2015019386 A JP2015019386 A JP 2015019386A
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大輔 河江
Daisuke Kawae
大輔 河江
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Abstract

【課題】デプレション型の単極性のトランジスタでも動作可能な論理回路を提供すること
を課題とする。
【解決手段】ソースフォロワ回路と、該ソースフォロワ回路の出力部が入力部に接続され
、具備するトランジスタのすべてが単極性の論理回路と、を有し、ソースフォロワ回路に
接続されている低電位側の配線の電位は、該トランジスタのすべてが単極性の論理回路に
接続されている低電位側の配線よりも低くして論理回路を構成する。このようにすること
で、デプレション型の単極性のトランジスタでも動作可能な論理回路を提供することがで
きる。
【選択図】図１

Description

本発明は、論理回路に関する。また、該論理回路を有する半導体装置、特に表示装置に
関する。
近年、薄膜トランジスタと、薄膜トランジスタを有する半導体装置についての開発が盛
んに行われている。
薄膜トランジスタの半導体材料としては、シリコンが最も広く利用されている。半導体
装置としては、例えば表示装置（液晶表示装置およびＥＬ表示装置など）が挙げられる。
表示装置に適用される薄膜トランジスタでは、非晶質シリコンと結晶性シリコンが用途
に応じて使い分けられている。例えば、大型の表示装置では非晶質シリコンが用いられて
いる。しかし、液晶表示装置を倍速駆動させる場合など、より高い電界効果移動度を得た
い場合には非晶質シリコンでは不十分である。
そこで、液晶表示装置に結晶性シリコンの一種である低温ポリシリコンを用いると、ガ
ラス基板上に駆動回路を形成することが可能であり、表示装置の狭額縁化と高精細化を図
ることができる。または、結晶性シリコンの一種である高温ポリシリコンを用いることで
、低温ポリシリコンを用いる場合よりも更なる高精細化を図ることができるため、高温ポ
リシリコンは、プロジェクタの画素などに適用されている。
しかし、低温ポリシリコンは、その製造にレーザー結晶化工程が含まれることが一般的
であるため、大型の基板には適用できない。高温ポリシリコンの製造には高価な石英基板
を用いることになるため、十分な電界効果移動度を有する薄膜トランジスタを、大面積で
安価なガラス基板上に作製する技術は、未だ確立されたとはいえない状況にある。
そこで、十分な電界効果移動度を有する薄膜トランジスタを安価なガラス基板上に作製
する技術の一つとして、微結晶シリコンを用いた薄膜トランジスタの開発が行われてきた
。更には、近年では、酸化物半導体を用いた薄膜トランジスタが開発されている（例えば
、特許文献１および特許文献２）。酸化物半導体を用いることで、薄膜トランジスタが十
分な移動度を得ることができるため、大面積で安価なガラス基板上に電界効果移動度の高
い薄膜トランジスタを形成することができる。
上記した半導体材料によって作製した薄膜トランジスタの一部は、単極性とすることし
かできない。または、ｐ型とｎ型の双方の導電型を有する薄膜トランジスタを作製できる
場合であっても、ｐ型とｎ型を作り分けることで作製工程が著しく増加する。そのため、
同一基板上に作製する薄膜トランジスタは一の導電型とすることが好ましい。キャリア移
動度が比較的高いｎ型とすることが特に好ましい。
特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報
しかし、例えば、上記した酸化物半導体を用いた単極性の薄膜トランジスタでは、デプ
レッション型（ノーマリーオン）となってしまうことが多く、駆動回路内に適切に動作す
る論理回路を設けることが難しいという問題がある。
本発明の一態様は、デプレッション型の単極性トランジスタのみを用いる場合であって
も、問題なく動作することが可能な回路をより単純な構成で提供することを課題とする。
本発明の一態様は、大面積で安価なガラス基板上に、問題なく動作することが可能な回
路（例えば、駆動回路）が設けられた表示装置を提供することを課題とする。
更には、本発明の一態様は、消費電力を低減することをも課題とする。
本発明の一態様は、ソースフォロワ回路と、前記ソースフォロワ回路の出力部が入力部
に接続され、具備するトランジスタのすべてが単極性の論理回路と、を有し、前記ソース
フォロワ回路に接続されている低電位側の配線の電位は、前記論理回路に接続されている
低電位側の配線よりも低いことを特徴とする論理回路である。
本発明の一態様は、複数のソースフォロワ回路と、前記ソースフォロワ回路の出力部が
入力部に接続され、具備するトランジスタのすべてが単極性のインバータ回路と、を有し
、前記ソースフォロワ回路に接続されている低電位側の配線の電位は、前記インバータ回
路に接続されている低電位側の配線よりも低いことを特徴とする論理回路である。
本発明の一態様は、複数のソースフォロワ回路と、一の入力部に対して前記複数のソー
スフォロワ回路の出力部の一が接続され、具備するトランジスタのすべてが単極性の否定
論理和回路と、を有し、前記複数のソースフォロワ回路に接続されている低電位側の配線
の電位は、前記否定論理和回路に接続されている低電位側の配線よりも低いことを特徴と
する論理回路である。
本発明の一態様は、複数のソースフォロワ回路と、一の入力部に対して前記複数のソー
スフォロワ回路の出力部の一が接続され、具備するトランジスタのすべてが単極性の否定
論理積回路と、を有し、前記複数のソースフォロワ回路に接続されている低電位側の配線
の電位は、前記否定論理積回路に接続されている低電位側の配線よりも低いことを特徴と
する論理回路である。
本発明の一態様は、入力端子と、出力端子と、第１乃至第４のトランジスタと、を有し
、前記第１のトランジスタでは、ソースおよびドレインの一方は高電位配線に接続され、
ゲートは前記入力端子に接続され、前記第２のトランジスタでは、ソースおよびドレイン
の一方は前記第１のトランジスタのソースおよびドレインの他方に接続され、ソースおよ
びドレインの他方は第１の低電位配線に接続され、ゲートには一定の電位が供給され、前
記第３のトランジスタでは、ソースおよびドレインの一方が高電位配線に接続され、ゲー
トには一定の電位が供給され、前記第４のトランジスタでは、ソースおよびドレインの一
方が前記第３のトランジスタのソースおよびドレインの他方に接続され、ソースおよびド
レインの他方が第２の低電位配線に接続され、ゲートが前記第１のトランジスタと前記第
２のトランジスタの間に接続され、前記第３のトランジスタと前記第４のトランジスタの
間に接続された出力端子と、を有し、前記第１の低電位配線の電位は、前記第２の低電位
配線よりも電位が低いことを特徴とする論理回路である。なお、このインバータ回路に代
えて、否定論理和回路または否定論理積回路であってもよい。
上記構成の本発明の一態様において、前記単極性のトランジスタは、酸化物半導体によ
り設けられていることが好ましいが、これに限定されず、非晶質シリコンや結晶性シリコ
ン等を用いてもよい。
上記構成の本発明の一態様である論理回路は、表示装置の駆動回路部に適用することが
できる。
上記構成の本発明の一態様である表示装置の好ましい一態様は、液晶表示装置または電
子ペーパーである。
なお、トランジスタは、ゲート端子と、ドレイン端子と、ソース端子と、を含む少なく
とも三端子を有する素子であり、ドレイン領域とソース領域の間にはチャネル形成領域を
有する。トランジスタでは、ソース端子の電位に対するゲート端子の電位を所定のものと
することで、チャネル形成領域を介してドレイン領域とソース領域の間に電流を流すこと
ができる。本明細書においては、高電位Ｖｄｄを供給する配線に接続される端子をドレイ
ン、低電位Ｖｓｓ１または低電位Ｖｓｓ２供給する配線に接続される端子をソースとして
説明することとする。
なお、高電位Ｖｄｄとは、基準電位より高い電位の信号のことであり、低電位Ｖｓｓ１
および低電位Ｖｓｓ２とは、基準電位以下の電位の信号のことをいう。なお、回路の動作
の説明に際して、Ｖｄｄは当該回路内で最も高電位であり、低電位Ｖｓｓ１または低電位
Ｖｓｓ２は、当該回路内で最も低電位であるものとする。ただし、当該回路が含まれる半
導体装置中においては、必ずしも最高電位または最低電位でなくてもよい。
なお、半導体装置とは、トランジスタを少なくとも一つ含む装置をいう。
なお、薄膜トランジスタの構成は、特記しない限り、特定の構成に限定されない。例え
ば、ボトムゲート型であってもよいし、トップゲート型であってもよい。また、コプラナ
型であってもよいし、スタガ型であってもよい。
または、ゲート電極を２個以上有するマルチゲート構造であってもよい。ここで、ゲー
ト電極は、半導体層を挟持するように、半導体層の上下にそれぞれ配されていてもよいし
、半導体層を挟持せずして、例えば同一の層上に並べて配されていてもよい。
なお、ＡとＢとが接続されている、と明示的に記載する場合は、（１）ＡとＢとが電気
的に接続されている場合、（２）ＡとＢとが機能的に接続されている場合、（３）ＡとＢ
とが直接接続されている場合を含む。ここで、Ａ、Ｂは、例えば、装置、素子、回路、配
線、電極、端子、導電膜、層などである。従って、本発明の一態様において、これらの接
続関係は、図または文章に示されたものに限定されず、図または文章に示された接続関係
以外のものであってもよい。従って、本発明の一態様において、接続関係は図示したもの
に限定されず、その趣旨から逸脱しない範囲で適宜変更することが可能である。
なお、ゲート長Ｌとは、トランジスタのゲートと半導体層が重なる領域におけるソース
とドレインの間の長さをいう。
なお、走査線とは、ゲートに接続される配線（ゲート線）をいい、信号線とは、ソース
に接続される配線（ソース配線）をいう。走査線は、ゲート電極と同一の層で形成するこ
とができ、信号線は、ソース電極およびドレイン電極と同一の層で形成することができる
。
本発明の一態様によれば、デプレッション型の単極性トランジスタのみを用いる場合で
あっても、問題なく動作することが可能な回路を単純な構成で実現することができる。更
には、当該回路に設けられる薄膜トランジスタの特性（例えば、閾値電圧）を異ならせる
必要もない。
更には、本発明の一態様によれば、大面積で安価なガラス基板上に、問題なく動作する
ことが可能な回路（例えば、駆動回路）が設けられた表示装置を提供することができる。
そのうえ、本発明の一態様によれば、消費電力をも低減することができる。
本発明の一態様である回路を説明する図。 図１に示す回路の動作の一例を説明する図。 本発明の一態様である回路を説明する図。 本発明の一態様である回路を説明する図。 本発明の一態様である回路を説明する図。 本発明の一態様である回路を説明する図。 図１に示す回路を適用した素子構成の一態様を表す上面図。 図７に示す上面図の所定の箇所における断面図。 本発明の一態様である表示装置の一例を説明する図。 本発明の一態様である表示装置の一例を説明する断面図。 本発明の一態様である表示装置を搭載した電子機器の例を示す図。 本発明の一形態による入出力特性について計算を行った結果を示す図。 本発明の一形態による入出力特性について計算を行った結果を示す図。 本発明の一形態による入出力特性について計算を行った結果を示す図。 本発明の一形態による入出力特性について計算を行った結果を示す図。
本発明の実施の形態について、図面を参照して以下に説明する。ただし、本発明は以下
の説明に限定されるものではない。本発明の趣旨およびその範囲から逸脱することなくそ
の形態および詳細を様々に変更し得ることは、当業者であれば容易に理解されるからであ
る。したがって、本発明は以下に示す実施の形態および実施例の記載内容のみに限定して
解釈されるものではない。なお、図面を用いて本発明の構成を説明するにあたり、同じも
のを指す符号は異なる図面間でも共通して用いる。
なお、各実施の形態の図面等において示す各構成の、大きさ、層の厚さ、または領域は
、明瞭化のために誇張されて表記している場合がある。よって、必ずしもそのスケールに
限定されない。
なお、本明細書にて用いる第１、第２、第３といった序数を用いた用語は、構成要素を
識別するために便宜上付したものであり、その数を限定するものではない。
（実施の形態１）
本実施の形態は、本発明の一態様である回路について説明する。
図１（Ａ）は、本発明の一態様であるインバータ回路１００（ＮＯＴ回路ともいう。）
を示す。図１（Ａ）に示されるように、インバータ回路１００は、入力端子（電位Ｖｉｎ
）に接続されたソースフォロワ回路１０２と、出力端子（電位Ｖｏｕｔ）に接続されたイ
ンバータ回路１０４と、を有し、ソースフォロワ回路１０２とインバータ回路１０４は接
続されている。
図１（Ｂ）は、図１（Ａ）に示すインバータ回路１００の具体的な回路構成の一例を示
す。
図１（Ｂ）によると、ソースフォロワ回路１０２は、トランジスタ１０６とトランジス
タ１０８を有する。トランジスタ１０６のゲートは入力端子（電位Ｖｉｎ）に接続され、
ドレインには高電位Ｖｄｄが供給され、ソースはトランジスタ１０８のドレインに接続さ
れている。トランジスタ１０８のゲートにはバイアス電位Ｖｂｉａｓ２が供給され、ドレ
インはトランジスタ１０６のソースに接続され、ソースには低電位Ｖｓｓ２が供給されて
いる。なお、トランジスタ１０６のソースおよびトランジスタ１０８のドレインから出力
される信号は、ノード１１４を介してインバータ回路１０４に入力されている。
なお、以下の説明では、ノード１１４の電位をＶｂｕｆと表記することとする。すなわ
ち、以下の説明において、Ｖｂｕｆはソースフォロワ回路１０２の出力信号の電位を表す
。
同様に図１（Ｂ）によると、インバータ回路１０４は、トランジスタ１１０とトランジ
スタ１１２を有する。トランジスタ１１０のゲートにはバイアス電位Ｖｂｉａｓ１が供給
され、ドレインには高電位Ｖｄｄが供給され、ソースはトランジスタ１１２のドレインに
接続されている。トランジスタ１１２のゲートにはソースフォロワ回路１０２から出力さ
れた信号がノード１１４を介して入力され、ドレインはトランジスタ１１０のソースに接
続され、ソースには低電位Ｖｓｓ１が供給されている。
なお、ここでトランジスタ１０６、トランジスタ１０８、トランジスタ１１０およびト
ランジスタ１１２は、すべてデプレッション型のｎ型トランジスタである。ただし、これ
に限定されず、これらのトランジスタのすべてがデプレッション型のｐ型トランジスタで
あってもよい。
なお、トランジスタのすべてがデプレッション型のｐ型トランジスタである場合には、
トランジスタのすべてがデプレッション型のｎ型トランジスタである場合の回路構成の高
電位に接続される側と低電位に接続される側を入れ替えればよい。
なお、本実施の形態において、特記しない限り、すべてのトランジスタはデプレッショ
ン型として説明するが、これに限定されず、エンハンスメント型を用いることも可能であ
る。
図１に示すインバータ回路１００は、従来のインバータ回路と比較して、入力信号がソ
ースフォロワ回路１０２を介して入力される点が大きく異なる。また、ソースフォロワ回
路１０２の低電位Ｖｓｓ２とインバータ回路１０４の低電位Ｖｓｓ１を異ならせ、低電位
Ｖｓｓ２が低電位Ｖｓｓ１よりも小さいことは特徴の一つである。
なお、トランジスタのすべてがデプレッション型のｐ型トランジスタである場合には、
ソースフォロワ回路１０２の高電位側の電位とインバータ回路１０４の高電位側の電位を
異ならせ、低電位側の電位は共通の電位とすればよい。
ここで、図１（Ｂ）に示すインバータ回路１００の詳細な動作について説明する。なお
、ここでは説明を簡略にするため、トランジスタ１０６、トランジスタ１０８、トランジ
スタ１１０およびトランジスタ１１２の閾値電圧Ｖｔｈがすべて等しい場合について説明
する。ただし、これに限定されず、トランジスタ１０６、トランジスタ１０８、トランジ
スタ１１０およびトランジスタ１１２の閾値電圧Ｖｔｈはそれぞれ異なるものであっても
よい。
まず、Ｖｉｎが十分に低く、トランジスタ１０６においてＶｇｓ＝Ｖｉｎ−Ｖｓｓ２＜
Ｖｔｈの場合（図２において１ｓｔ ｒａｎｇｅとして示す範囲）について説明する。な
お、トランジスタ１０８において、Ｖｇｓ＝Ｖｂｉａｓ２−Ｖｓｓ２＞Ｖｔｈとなるよう
にＶｂｉａｓ２を設定する。このとき、トランジスタ１０６はオフし、トランジスタ１０
８はオンするので、Ｖｂｕｆ＝Ｖｓｓ２となる。すると、トランジスタ１１２のゲートの
電位はＶｓｓ２であるため、トランジスタ１１２においてＶｇｓ＝Ｖｓｓ２−Ｖｓｓ１と
なる。ここで、トランジスタ１１２はオフさせる必要があるので、Ｖｓｓ２−Ｖｓｓ１＜
Ｖｔｈと設定する。
次に、Ｖｉｎ−Ｖｓｓ２＞Ｖｔｈの場合（図２において２ｎｄ ｒａｎｇｅとして示す
範囲）には、トランジスタ１０６がオンし、Ｖｂｕｆ＞Ｖｓｓ２となる。
次に、Ｖｂｕｆ＞Ｖｂｉａｓ２−Ｖｔｈの場合（図２において３ｒｄ ｒａｎｇｅとし
て示す範囲）には、トランジスタ１０８は飽和領域で動作することになり、Ｖｉｎ−Ｖｂ
ｕｆが一定になる。これは、図２において、Ｖｉｎを表す直線とＶｂｕｆを表す直線が平
行となることで示されている。
最後に、Ｖｉｎが十分に高く、Ｖｂｕｆ＞Ｖｓｓ１＋Ｖｔｈの場合（図２において４ｔ
ｈ ｒａｎｇｅとして示す範囲）について説明する。このとき、トランジスタ１１２にお
いてＶｇｓ（＝Ｖｂｕｆ−Ｖｓｓ１）＞Ｖｔｈになり、トランジスタ１１２がオンする。
ここで、少なくともインバータ回路１０４に設けられたトランジスタ１１２がオンして
いる領域では、Ｖｉｎ−Ｖｂｕｆが一定になるようにする。そのため、図２から明らかな
ように、Ｖｂｉａｓ２−Ｖｔｈ＜Ｖｓｓ１＋Ｖｔｈとする。Ｖｂｉａｓ２は、ソースフォ
ロワ回路１０２のトランジスタ１０８をオンさせておくために、Ｖｂｉａｓ２−Ｖｓｓ２
＞Ｖｔｈとすればよい。従って、Ｖｓｓ２＋Ｖｔｈ＜Ｖｂｉａｓ２＜Ｖｓｓ１＋２Ｖｔｈ
を満たす必要がある。
また、このとき、ソースフォロワ回路１０２のトランジスタ１０８がオンしているとき
にはＶｉｎ−Ｖｂｕｆ＝Ｖｔｈ＋ｋ（Ｖｂｉａｓ２−Ｖｓｓ２−Ｖｔｈ）が成立する。こ
こで、ｋはトランジスタのサイズなどで決定される係数である。簡略化のためｋ＝１とす
ると、Ｖｉｎ−Ｖｂｕｆ＝Ｖｂｉａｓ２−Ｖｓｓ２である。従って、Ｖｂｉａｓ２および
Ｖｓｓ２の一方または双方を制御することで、Ｖｉｎ−Ｖｂｕｆを制御することができる
。Ｖｂｉａｓ２は、Ｖｓｓ２＋Ｖｔｈ＜Ｖｂｉａｓ２＜Ｖｓｓ１＋２Ｖｔｈを満たさねば
ならず、調整することが難しいため、Ｖｓｓ２を調整するとよい。
ここで、閾値の変動を補償する方法を説明する。例えば、閾値が負電位側にシフトした
とき、Ｖｉｎ−Ｖｂｕｆを同じ大きさだけ増加させればよいため、−ΔＶｔｈ＝Δ（Ｖｂ
ｉａｓ２−Ｖｓｓ２）＝ΔＶｂｉａｓ２−ΔＶｓｓ２となるように、Ｖｂｉａｓ２および
Ｖｓｓ２の一方または双方を制御すればよい。
以上説明したように、インバータ回路１００を動作させることができる。すなわち、入
力端子（電位Ｖｉｎ）から高電位の信号が入力されたときには、出力端子（電位Ｖｏｕｔ
）から低電位の信号が出力される回路を得ることができる。
なお、本発明の一態様であるインバータ回路は、図１に示す構成に限定されず、回路構
成は適宜異なるものであってもよい。
なお、本発明の一態様である回路は、インバータ回路（ＮＯＴ回路）に限定されず、例
えばＮＡＮＤ回路またはＮＯＲ回路であってもよい。
図３には、本発明の一態様である二つの入力端子を有するＮＡＮＤ回路を示す。図３に
示されるＮＡＮＤ回路は、第１の入力端子（電位Ｖｉｎ１）に接続された第１のソースフ
ォロワ回路１０２Ａと、第２の入力端子（電位Ｖｉｎ２）に接続された第２のソースフォ
ロワ回路１０２Ｂと、出力端子に接続されたＮＡＮＤ回路１２０と、を有し、第１のソー
スフォロワ回路１０２Ａと第２のソースフォロワ回路１０２ＢからはＮＡＮＤ回路１２０
に信号が出力されるよう接続されている。なお、第１のソースフォロワ回路１０２Ａと第
２のソースフォロワ回路１０２Ｂは、図１に示すソースフォロワ回路１０２と同様の構成
を有していればよい。
更に、図３には、ＮＡＮＤ回路１２０の具体的な回路構成の一例を示している。ＮＡＮ
Ｄ回路１２０は、トランジスタ１２２と、トランジスタ１２４と、トランジスタ１２６と
、を有する。トランジスタ１２２のゲートにはバイアス電位Ｖｂｉａｓ１が供給され、ド
レインには高電位Ｖｄｄが供給され、ソースはトランジスタ１２４のドレインに接続され
ている。トランジスタ１２４のゲートには第１のソースフォロワ回路１０２Ａから出力さ
れた信号が入力され、ドレインはトランジスタ１２２のソースに接続され、ソースはトラ
ンジスタ１２６のドレインに接続されている。トランジスタ１２６のゲートには第２のソ
ースフォロワ回路１０２Ｂから出力された信号が入力され、ドレインはトランジスタ１２
４のソースに接続され、ソースには低電位Ｖｓｓ１が供給されている。すなわち、トラン
ジスタ１２２、トランジスタ１２４、トランジスタ１２６が直列に接続されている。
なお、トランジスタ１２２のソースとトランジスタ１２４のドレインは出力端子（電位
Ｖｏｕｔ）に接続されている。
図３に示すＮＡＮＤ回路は、表１に示すように動作させることができる。すなわち、第
１の入力端子（電位Ｖｉｎ１）と第２の入力端子（電位Ｖｉｎ２）の双方から高電位の信
号（Ｈ）が入力されたときにのみ、出力端子（電位Ｖｏｕｔ）から低電位の信号（Ｌ）が
出力される回路を得ることができる。
Figure 2015019386
図４には、本発明の一態様である二つの入力端子を有するＮＯＲ回路を示す。図４に示
されるＮＯＲ回路は、第１の入力端子（電位Ｖｉｎ１）に接続された第１のソースフォロ
ワ回路１０２Ａと、第２の入力端子（電位Ｖｉｎ２）に接続された第２のソースフォロワ
回路１０２Ｂと、出力端子に接続されたＮＯＲ回路１３０と、を有し、第１のソースフォ
ロワ回路１０２Ａと第２のソースフォロワ回路１０２ＢからはＮＯＲ回路１３０に信号が
出力されるよう接続されている。なお、図３と同様に、第１のソースフォロワ回路１０２
Ａと第２のソースフォロワ回路１０２Ｂは、図１に示すソースフォロワ回路１０２と同様
の構成を有していればよい。
更に、図４には、ＮＯＲ回路１３０の具体的な回路構成の一例を示している。ＮＯＲ回
路１３０は、トランジスタ１３２と、トランジスタ１３４と、トランジスタ１３６と、を
有する。トランジスタ１３２のゲートにはバイアス電位Ｖｂｉａｓ１が供給され、ドレイ
ンには高電位Ｖｄｄが供給され、ソースはトランジスタ１３４およびトランジスタ１３６
のドレインに接続されている。トランジスタ１３４のゲートには第１のソースフォロワ回
路１０２Ａから出力された信号が入力され、ドレインはトランジスタ１３２のソースに接
続され、ソースには低電位Ｖｓｓ１が供給されている。トランジスタ１３６のゲートには
第２のソースフォロワ回路１０２Ｂから出力された信号が入力され、ドレインはトランジ
スタ１３２のソースに接続され、ソースには低電位Ｖｓｓ１が供給されている。すなわち
、トランジスタ１３４とトランジスタ１３６が並列に接続され、これらのトランジスタと
トランジスタ１３２が直列に接続されている。
なお、トランジスタ１３２のソースと、トランジスタ１３４およびトランジスタ１３６
のドレインは、出力端子（電位Ｖｏｕｔ）に接続されている。
図４に示すＮＡＮＤ回路は、表２に示すように動作させることができる。すなわち、第
１の入力端子（電位Ｖｉｎ１）と第２の入力端子（電位Ｖｉｎ２）の双方から低電位の信
号（Ｌ）が入力されたときにのみ、出力端子（電位Ｖｏｕｔ）から高電位の信号（Ｈ）が
出力される回路を得ることができる。
Figure 2015019386
図５には、本発明の一態様である三つの入力端子を有するＮＡＮＤ回路を示す。図５に
示されるＮＡＮＤ回路は、第１の入力端子（電位Ｖｉｎ１）に接続された第１のソースフ
ォロワ回路１０２Ａと、第２の入力端子（電位Ｖｉｎ２）に接続された第２のソースフォ
ロワ回路１０２Ｂと、第３の入力端子（電位Ｖｉｎ３）に接続された第３のソースフォロ
ワ回路１０２Ｃと、出力端子に接続されたＮＡＮＤ回路１４０と、を有し、第１のソース
フォロワ回路１０２Ａ、第２のソースフォロワ回路１０２Ｂおよび第３のソースフォロワ
回路１０２ＣからはＮＡＮＤ回路１４０に信号が出力されるよう接続されている。なお、
第１のソースフォロワ回路１０２Ａ、第２のソースフォロワ回路１０２Ｂおよび第３のソ
ースフォロワ回路１０２Ｃは、図１に示すソースフォロワ回路１０２と同様の構成を有し
ていればよい。
更に、図５には、ＮＡＮＤ回路１４０の具体的な回路構成の一例を示している。ＮＡＮ
Ｄ回路１４０は、トランジスタ１４２と、トランジスタ１４４と、トランジスタ１４６と
、トランジスタ１４８と、を有する。トランジスタ１４２のゲートにはバイアス電位Ｖｂ
ｉａｓ１が供給され、ドレインには高電位Ｖｄｄが供給され、ソースはトランジスタ１４
４のドレインに接続されている。トランジスタ１４４のゲートには第１のソースフォロワ
回路１０２Ａから出力された信号が入力され、ドレインはトランジスタ１４２のソースに
接続され、ソースはトランジスタ１４６のドレインに接続されている。トランジスタ１４
６のゲートには第２のソースフォロワ回路１０２Ｂから出力された信号が入力され、ドレ
インはトランジスタ１４４のソースに接続され、ソースはトランジスタ１４８のドレイン
に接続されている。トランジスタ１４８のゲートには第３のソースフォロワ回路１０２Ｃ
から出力された信号が入力され、ドレインはトランジスタ１４６のソースに接続され、ソ
ースには低電位Ｖｓｓ１が供給されている。すなわち、トランジスタ１４２、トランジス
タ１４４、トランジスタ１４６、トランジスタ１４８が直列に接続されている。
なお、トランジスタ１４２のソースとトランジスタ１４４のドレインは出力端子（電位
Ｖｏｕｔ）に接続されている。
図５に示すＮＡＮＤ回路は、表３に示すように動作させることができる。すなわち、第
１の入力端子（電位Ｖｉｎ１）、第２の入力端子（電位Ｖｉｎ２）、および第３の入力端
子（電位Ｖｉｎ３）のすべてから高電位の信号（Ｈ）が入力されたときにのみ、出力端子
（電位Ｖｏｕｔ）から低電位の信号（Ｌ）が出力される回路を得ることができる。
Figure 2015019386
図６には、本発明の一態様である三つの入力端子を有するＮＯＲ回路を示す。図６に示
されるＮＯＲ回路は、第１の入力端子（電位Ｖｉｎ１）に接続された第１のソースフォロ
ワ回路１０２Ａと、第２の入力端子（電位Ｖｉｎ２）に接続された第２のソースフォロワ
回路１０２Ｂと、第３の入力端子（電位Ｖｉｎ３）に接続された第３のソースフォロワ回
路１０２Ｃと、出力端子に接続されたＮＯＲ回路１５０と、を有し、第１のソースフォロ
ワ回路１０２Ａ、第２のソースフォロワ回路１０２Ｂおよび第３のソースフォロワ回路１
０２ＣからはＮＯＲ回路１５０に信号が出力されるよう接続されている。なお、第１のソ
ースフォロワ回路１０２Ａ、第２のソースフォロワ回路１０２Ｂおよび第３のソースフォ
ロワ回路１０２Ｃは、図１に示すソースフォロワ回路１０２と同様の構成を有していれば
よい。
更に、図６には、ＮＯＲ回路１５０の具体的な回路構成の一例を示している。ＮＯＲ回
路１５０は、トランジスタ１５２と、トランジスタ１５４と、トランジスタ１５６と、ト
ランジスタ１５８と、を有する。トランジスタ１５２のゲートにはバイアス電位Ｖｂｉａ
ｓ１が供給され、ドレインには高電位Ｖｄｄが供給され、ソースはトランジスタ１５４、
トランジスタ１５６およびトランジスタ１５８のドレインに接続されている。トランジス
タ１５４のゲートには第１のソースフォロワ回路１０２Ａから出力された信号が入力され
、ドレインはトランジスタ１５２のソースに接続され、ソースには低電位Ｖｓｓ１が供給
されている。トランジスタ１５６のゲートには第２のソースフォロワ回路１０２Ｂから出
力された信号が入力され、ドレインはトランジスタ１５２のソースに接続され、ソースに
は低電位Ｖｓｓ１が供給されている。トランジスタ１５８のゲートには第３のソースフォ
ロワ回路１０２Ｃから出力された信号が入力され、ドレインはトランジスタ１５２のソー
スに接続され、ソースには低電位Ｖｓｓ１が供給されている。すなわち、トランジスタ１
５４とトランジスタ１５６とトランジスタ１５８が並列に接続され、これらのトランジス
タとトランジスタ１５２が直列に接続されている。
なお、トランジスタ１５２のソースと、トランジスタ１５４、トランジスタ１５６およ
びトランジスタ１５８のドレインは、出力端子（電位Ｖｏｕｔ）に接続されている。
図６に示すＮＡＮＤ回路は、表４に示すように動作させることができる。すなわち、第
１の入力端子（電位Ｖｉｎ１）、第２の入力端子（電位Ｖｉｎ２）および第３の入力端子
（電位Ｖｉｎ３）のすべてから低電位の信号（Ｌ）が入力されたときにのみ、出力端子（
Ｖｏｕｔ）から高電位の信号（Ｈ）が出力される回路を得ることができる。
Figure 2015019386
以上、図３乃至図６を参照して説明したように、本発明の一態様である回路は、インバ
ータ回路に限定されずＮＡＮＤ回路またはＮＯＲ回路であってもよい。更には、図示した
構成に限定されず、同様に動作する様々な回路に適用することができる。
なお、上記構成の本発明の一態様において、トランジスタは特定の構成に限定されない
。例えば、薄膜トランジスタまたは電界効果型トランジスタなどを挙げることができるが
、これらに限定されない。
本実施の形態によれば、デプレッション型の単極性トランジスタのみを用いる場合であ
っても、問題なく動作することが可能な回路を単純な構成で実現することができる。更に
は、当該回路に設けられる薄膜トランジスタの特性（例えば、閾値電圧）を異ならせる必
要もない。このような回路は、例えば表示装置に設けられる駆動回路に適用することがで
きる。そのうえ、本発明の一態様によれば、消費電力をも低減することができる。
本実施の形態にて説明した本発明の一態様である回路は、ゲート長Ｌが短い場合に、特
に有効である。なぜなら、ゲート長Ｌが短い場合には、トランジスタがデプレッション型
になりやすいからである。例えば、酸化物半導体を用いたトランジスタでは、Ｌ＜１０μ
ｍとするとトランジスタがデプレッション型になりやすい傾向がある。ゲート長Ｌを短く
することで、ソースとドレインの間に流れる電流を大きくすることができる。従って、ソ
ースとドレインの間に流れる電流を大きくしつつ、上記効果を有する回路を得ることがで
きる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可
能である。
（実施の形態２）
本実施の形態では、実施の形態１にて説明した回路に適用することのできるトランジス
タの特に好ましい形態の一として、半導体層を酸化物半導体により形成した薄膜トランジ
スタについて説明する。更には、該トランジスタによって設けられた回路を有する表示装
置の一例について説明する。
図７は、インバータ回路１００の上面図を示す。すなわち、トランジスタ１０６および
トランジスタ１０８を有するソースフォロワ回路１０２と、トランジスタ１１０およびト
ランジスタ１１２を有するインバータ回路１０４の上面図を示す。
図８は、図７に示すインバータ回路１００の作製工程の一例を示す。なお、図８（Ｃ１
）および図８（Ｃ２）は、それぞれ図７に示すインバータ回路１００のＡ１−Ａ２および
Ｂ１−Ｂ２における断面図を示す。
まず、基板２００上に下地膜２０２を形成する。次いで下地膜２０２上に第１の電極層
２０４を形成する。
基板２００としては、例えばガラス基板を用いることができる。ガラス基板には、例え
ば、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラス
などのガラス材料が用いられている。
下地膜２０２は、基板２００からの不純物元素の拡散を防止する機能を有し、窒化シリ
コン膜、酸化シリコン膜、窒化酸化シリコン膜、または酸化窒化シリコン膜から選ばれた
一または複数の膜による積層構造により形成することができる。下地膜２０２は、窒素を
含むことが好ましい。
第１の電極層２０４は、少なくとも、ゲート電極および容量電極を構成する。第１の電
極層２０４を形成する材料は特に限定されず、導電性材料により形成すればよい。例えば
、アルミニウム、クロム、タンタル、チタン、モリブデン、タングステン若しくはこれら
を主成分とする合金、またはこれらの複数を主成分とする合金が挙げられる。第１の電極
層２０４の形成は、例えばスパッタリング法などを用いて形成した導電膜をフォトリソグ
ラフィ法によって加工することで行うことができる。または、インクジェット法を用いて
もよい。なお、第１の電極層２０４は単層で形成してもよいし、複数の層を積層して形成
してもよい。
次に、第１の電極層２０４を覆って、第１の絶縁層２０６を形成する。
第１の絶縁層２０６は、少なくとも薄膜トランジスタのゲート絶縁層および容量素子の
誘電体層として機能する。第１の絶縁層２０６を形成する材料は特に限定されず、絶縁性
材料により形成すればよい。例えば、酸化シリコン、窒化シリコン、酸化窒化シリコンま
たは窒化酸化シリコンを単層で、または積層して形成することができる。第１の絶縁層２
０６の形成は、例えばプラズマＣＶＤ法またはスパッタリング法などを用いて形成するこ
とができる。一例として、モノシランと、酸素および窒素をチャンバー内に導入し、プラ
ズマＣＶＤ法を用いて、酸化窒化シリコンを形成することができる。
次に、例えばフォトリソグラフィ法により第１の絶縁層２０６の一部を選択的にエッチ
ングして、第１の電極層２０４を露出させるように開口部２０８を形成する。
なお、開口部２０８は、この段階では必ずしも設けなくてもよく、後に形成される第３
の導電層で第１の電極層２０４と第２の電極層２１４を接続してもよい。
次に、第１の絶縁層２０６上に、酸化物半導体層２１０を形成する（図８（Ｂ）を参照
）。酸化物半導体層２１０は、酸化物半導体膜を形成し、これをフォトリソグラフィ法に
よって島状に加工することで形成すればよい。酸化物半導体膜の厚さは、５〜２００ｎｍ
とすればよい。なお、酸化物半導体により形成される半導体膜を非晶質構造とする場合に
は、厚さを５０ｎｍ以下まで薄くするとよい。酸化物半導体膜の厚さを５０ｎｍ以下とす
ることで、酸化物半導体膜の形成後に、後述する脱水化または脱水素化のための加熱処理
を行っても酸化物半導体膜を非晶質な状態に保つことができる。
なお、酸化物半導体膜としては、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数で
ない）で表記される薄膜を用いることができる。ここで、Ｍは、Ｇａ、Ｆｅ、Ｎｉ、Ｍｎ
およびＣｏから選ばれた一または複数の金属元素を示す。例えばＭとして、Ｇａ、Ｇａと
Ｎｉ、またはＧａとＦｅなどが挙げられる。また、上記の酸化物半導体膜において、Ｍと
して含まれる金属元素の他に、不純物元素としてその他の遷移金属元素、または該遷移金
属の酸化物が含まれているものがある。本明細書においては、ＩｎＭＯ３（ＺｎＯ）ｍ（
ｍ＞０、且つ、ｍは整数でない。）で表記される構造の酸化物半導体膜のうち、Ｍとして
Ｇａを含む構造の酸化物半導体をＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体とよび、その薄膜
をＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜とも呼ぶ。
なお、酸化物半導体膜としては、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の他に、Ｉｎ−Ｓｎ−Ｏ系、
Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇ
ａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ
−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系の酸化物半導体膜が挙げられる。ま
た、酸化物半導体膜は、希ガス（例えば、アルゴン）と酸素ガスのいずれか一方または双
方を用いて、スパッタリング法を行うことで形成することができる。
ここでは、例えば、Ｉｎ、ＧａおよびＺｎを含む酸化物半導体ターゲット（Ｉｎ２Ｏ３
：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ％］、Ｉｎ：Ｇａ：Ｚｎ＝１：１：０．５［
原子％］）を用いて、基板とターゲットの間の距離を１００ｍｍ、圧力を０．６Ｐａ、Ｄ
Ｃ（Ｄｉｒｅｃｔ Ｃｕｒｒｅｎｔ）電源を０．５ｋＷとし、酸素（酸素流量比率１００
体積％）雰囲気下でスパッタリングを行うとよい。または、基板とターゲットの間の距離
を１７０ｍｍ、圧力を０．４Ｐａ、ＤＣ（Ｄｉｒｅｃｔ Ｃｕｒｒｅｎｔ）電源を０．５
ｋＷとし、酸素（酸素流量比率１００体積％）雰囲気下でスパッタリングを行ってもよい
。なお、ここでパルスＤＣ電源を用いると、粉塵の発生を抑制することが可能であり、膜
厚分布の均一性も向上するため、特に好ましい。
スパッタリング法には、大別して、スパッタリング用電源に高周波電源を適用するＲＦ
（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）スパッタリング法と、スパッタリング用電源に直流
電源を適用するＤＣスパッタリング法がある。更には、パルスバイアスを与えるパルスＤ
Ｃスパッタリング法もある。ＲＦスパッタリング法は絶縁膜の形成に用いるとよく、ＤＣ
スパッタリング法およびパルスＤＣスパッタリング法は金属導電膜の形成に用いるとよい
。
また、異なる材料により構成される複数のターゲットを設置できる多元スパッタリング
装置もある。多元スパッタリング装置は、同一チャンバーで異なる材料の膜を積層して形
成することも、同一チャンバーで複数種類の材料を同時に放電させて形成することもでき
る。本実施の形態における酸化物半導体膜は、多元スパッタリング装置を用いて形成して
もよい。
また、チャンバー内部に磁石機構を備えた装置により行うマグネトロンスパッタリング
法、またはグロー放電を使わずマイクロ波を用いて発生させたプラズマを用いるＥＣＲ（
Ｅｌｅｃｔｒｏｎ Ｃｕｒｒｅｎｔ Ｒｅｓｏｎａｎｃｅ）スパッタリング法がある。本
実施の形態における酸化物半導体膜は、これらのスパッタリング装置を用いて形成しても
よい。
また、膜の形成中にターゲット物質とスパッタリングガス成分を化学反応させて、それ
らの化合物の薄膜を形成するリアクティブスパッタリング法や、膜の形成中に基板側にも
電圧をかけるバイアススパッタリング法もある。本実施の形態における酸化物半導体膜は
、これらのスパッタリング法を用いて形成してもよい。
なお、酸化物半導体膜をスパッタリング法により成膜する前に、アルゴンガスを導入し
てプラズマを発生させる逆スパッタリングを行い、第１の絶縁層２０６の表面に付着して
いる粉塵などを除去することが好ましい。ここで、逆スパッタリングとは、ターゲット側
に電圧を印加せずに、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加し、プラ
ズマを発生させ、該プラズマに基板表面を曝すことで表面を改質する方法をいう。ただし
、表面は必ずしも改質されていなくてもよい。なお、アルゴン雰囲気に代えて、窒素、ヘ
リウム、酸素などを用いてもよい。
なお、島状の酸化物半導体層２１０を形成するためのレジストマスクをインクジェット
法で形成してもよい。
次に、酸化物半導体層２１０の脱水化または脱水素化を行うとよい。脱水化または脱水
素化は、加熱処理により行うとよい。ここで、加熱処理の温度は、４００℃以上７５０℃
以下、好ましくは４２５℃以上基板の歪み点未満とする。なお、加熱処理の温度が４２５
℃以上であれば加熱処理は１時間以下でよく、加熱処理の温度が４２５℃未満であれば加
熱処理は、１時間よりも長時間行うとよい。ここでは、加熱処理装置の一つである電気炉
に基板を導入し、酸化物半導体層に対して窒素雰囲気下で加熱処理を行った後、該酸化物
半導体層を大気に触れさせずして、酸化物半導体層への水や水素の再混入を防ぎ、酸化物
半導体層を得る。ここでは、酸化物半導体層の脱水化または脱水素化を行う加熱温度Ｔか
ら、再び水が入らないような十分な温度まで同じ電気炉を用い、具体的には加熱温度Ｔ＜
１００℃まで窒素雰囲気下で徐冷するとよい。なお、脱水化または脱水素化を目的とした
加熱処理は、窒素雰囲気中で行うことが好ましいが、これに限定されず、ヘリウム、ネオ
ンまたはアルゴンなどの雰囲気中において、脱水化または脱水素化を行ってもよい。この
とき、特に好ましくは、Ｈ２Ｏが２０ｐｐｍ以下の窒素雰囲気で行い、またはＨ２Ｏが２
０ｐｐｍ以下の超乾燥エア中で行ってもよい。ここで、超乾燥エアとは、露点が−４０℃
以下、好ましくは−６０℃以下のエアをいう。なお、加熱条件によっては、酸化物半導体
層の結晶化率が９０％以上、または８０％以上となる場合がある。
なお、ここで用いることのできる加熱処理の装置は電気炉に限定されず、抵抗発熱体な
どの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を備えていても
よい。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、
ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒ
ａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置に
よれば、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアー
クランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）
の輻射により、被処理物を加熱することができる。ＧＲＴＡ装置は、高温のガスを用いて
加熱処理を行う装置である。ここで用いるガスは、加熱処理によって被処理物と反応しな
い不活性気体（アルゴンなどの希ガスまたは窒素）を用いればよい。
ここで、脱水化または脱水素化を目的とした加熱処理は、脱水化または脱水素化後の酸
化物半導体層２１０に対して、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅ
ｃｔｒｏｓｃｏｐｙ）で４５０℃まで測定を行っても、Ｈ２Ｏの脱離に起因して生じる２
つのピークが検出されない程度に行うとよい。なお、少なくとも３００℃付近に現れる第
１のピークは検出されない程度にするとよい。
なお、脱水素化において、水素はＨ２で脱離させる場合に限定されず、少なくとも水素
を含む形態で脱離される場合を総称して脱水素化と呼ぶ。
そして、脱水化または脱水素化の加熱処理後に行う冷却は、大気に曝露させずに行うこ
とが好ましい。水または水素の再混入を防ぐためである。従って、冷却は、加熱処理を行
った炉内で行うことが好ましい。
なお、ここで行う冷却は、加熱処理の際の雰囲気と同一の雰囲気中で行ってもよいし、
異なる雰囲気中で行ってもよい。例えば、酸素ガス、一酸化二窒素ガス、または超乾燥エ
アを用いることができ、Ｈ２Ｏが２０ｐｐｍ以下であることが好ましい。
次いで、第１の絶縁層２０６、酸化物半導体層２１０上に第２の電極層２１４を形成す
る。第２の電極層２１４は、少なくともソース電極およびドレイン電極を構成する。第２
の電極層２１４を形成する材料は特に限定されず、導電性材料により形成すればよい。例
えば、アルミニウム、クロム、タンタル、チタン、モリブデン、タングステン、銅若しく
はこれらを主成分とする合金、またはこれらの複数を主成分とする合金が挙げられる。第
２の電極層２１４の形成は、例えばスパッタリング法などを用いて形成した導電膜をフォ
トリソグラフィ法によって加工することで行うことができる。または、インクジェット法
を用いてもよい。なお、第２の電極層２１４は単層で形成してもよいし、複数の層を積層
して形成してもよい。
なお、図８では、少なくとも酸化物半導体層２１０上に接する導電膜を選択的に除去す
るとよい。すなわち、酸化物半導体層に対する導電膜のエッチングレートが高い方法によ
り行うことが好ましい。例えば、アルカリ性のエッチャントとしてアンモニア過水（３１
重量％過酸化水素水：２８重量％アンモニア水：水＝５：２：２）などを用いたウエット
エッチングを行うことで、酸化物半導体層上の導電膜を選択的に除去し、酸化物半導体層
を残存させることができる。
なお、酸化物半導体層２１０と第２の電極層２１４の間には、酸化物導電層２１２が設
けられていてもよい。酸化物導電層２１２の導電性は、酸化物半導体層２１０の導電性よ
りも高く、第２の電極層２１４の導電性よりも低い。酸化物導電層２１２は、酸化亜鉛を
含み、酸化インジウムを含まないもので形成することが好ましい。例えば、酸化亜鉛、酸
化亜鉛アルミニウム、酸化窒化亜鉛アルミニウム、酸化亜鉛ガリウムなどを用いることが
できる。酸化物導電層２１２は、低抵抗ドレイン領域（ＬＲＮ（Ｌｏｗ Ｒｅｓｉｓｔａ
ｎｃｅ Ｎ−ｔｙｐｅ ｃｏｎｄｕｃｔｉｖｉｔｙ領域、またはＬＲＤ（Ｌｏｗ Ｒｅｓ
ｉｓｔａｎｃｅ Ｄｒａｉｎ）領域）と呼ぶ。具体的には、この領域のキャリア濃度は、
高抵抗ドレイン領域よりも高く、例えば１×１０２０／ｃｍ３以上１×１０２１／ｃｍ３
以下であることが好ましい。酸化物導電層２１２を酸化物半導体層２１０と第２の電極層
２１４の間に設けることで、コンタクト抵抗を低減することができ、トランジスタの高速
動作に寄与する。そのため、駆動回路の周波数特性を向上させることができる。
また、酸化物導電層２１２は、チャネル形成領域として用いる酸化物半導体層２１０よ
りも薄く形成することが好ましい。
酸化物導電層２１２は、酸化物導電膜（例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜）
をスパッタ法で成膜すればよい。酸化物導電膜の成膜条件は、酸化物半導体膜の成膜条件
とは異なるものとする。例えば、酸化物半導体となるＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜
の形成時には導入されるガスにおける酸素ガス流量の比率を高くすればよい。具体的には
、酸化物導電膜となるＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜の形成は、希ガス雰囲気中（ま
たは酸素ガスを１０体積％以下で含ませてもよい。）とし、酸化物半導体膜となるＩｎ−
Ｇａ−Ｚｎ−Ｏ系非単結晶膜の成膜条件は、酸素雰囲気下（または５０体積％を超えない
範囲で希ガスを含ませてもよい。）とする。
酸化物半導体層２１０となる酸化物半導体膜と、酸化物導電層２１２となる酸化物導電
膜は、同一チャンバー内で形成してもよいし、異なるチャンバー内で形成してもよい。
以上の工程により、第１のトランジスタおよび第２のトランジスタを作製することがで
きる。
なお、図８に示す第１のトランジスタおよび第２のトランジスタは、酸化物半導体を半
導体層に用いたボトムゲート型の薄膜トランジスタであるが、これに限定されず、トップ
ゲート型の薄膜トランジスタであってもよい。
次に、第１の絶縁層２０６、酸化物半導体層２１０および第２の電極層２１４上に第２
の絶縁層２１６を形成する（図８（Ｃ１）を参照）。第２の絶縁層２１６は、少なくとも
１ｎｍ以上の膜厚とし、スパッタリング法などを用いて、酸化物半導体層２１０に、水お
よび水素などの不純物を混入させない方法を適宜用いて形成することができる。酸化物半
導体層２１０に接して形成する第２の絶縁層２１６は、水分または水素イオンなどの不純
物を含まず、これらの外部からの侵入をブロックすることが可能な無機絶縁膜を用いて形
成するとよい。例えば、酸化シリコン、窒化酸化シリコン、酸化アルミニウム、または酸
化窒化アルミニウムなどを用いることができる。第２の絶縁層２１６は、スパッタリング
法により形成することが好ましい。
なお、酸化物半導体層２１０は、上記した脱水化または脱水素化を目的とした加熱処理
により、導電性が過剰に向上している。第２の絶縁層２１６に、酸素を多量に含む膜（例
えば、スパッタリング法により形成される酸化シリコン膜）を用いることで、酸化物半導
体層２１０のチャネル形成領域が高抵抗化し、その導電性は、適切なものとされる。具体
的には、キャリア濃度を１×１０１８／ｃｍ３未満とするとよい。従って、高抵抗化され
ない第２の電極層２１４と重なる部分の酸化物半導体層２１０は、酸素が欠乏している。
この領域を高抵抗ドレイン領域（ＨＲＤ（Ｈｉｇｈ Ｒｅｓｉｓｔａｎｃｅ Ｄｒａｉｎ
））領域または高抵抗ソース領域（ＨＲＳ（Ｈｉｇｈ Ｒｅｓｉｓｔａｎｃｅ Ｓｏｕｒ
ｃｅ））領域と呼ぶ。ここで、この領域のキャリア濃度は、１×１０１８／ｃｍ３以上で
あり、少なくともチャネル形成領域のキャリア濃度よりも高い。ここで、キャリア濃度は
、室温にてＨａｌｌ効果測定から求めたものである。第２の絶縁層２１６のキャリア濃度
をこのように制御することで、ソース電極とドレイン電極の間の距離を制御することによ
り、チャネル長Ｌを制御することができる。
なお、酸化物半導体層２１０のチャネル形成領域となる部分の高抵抗化は、第２の絶縁
層２１６により形成する方法に限定されず、第２の絶縁層２１６を形成した後に加熱処理
を行ってもよい。ここで、加熱処理は酸素雰囲気中で行うことが好ましい。または、加熱
処理後の冷却を酸素雰囲気中または超乾燥エア中で行ってもよい。
次に、第２の電極層２１４を露出させるように第２の絶縁層２１６の所望の箇所にコン
タクトホールを形成し、該コンタクトホールを介して第３の導電層を形成する。第３の導
電層は、画素電極として機能する。
なお、図示していないが、チャネル形成領域と重畳する第２の絶縁層２１６上に導電層
を形成することが好ましい。この導電層は、第３の導電層であってもよいし、異なる層で
あってもよい。
第３の導電層は、透光性を有する導電性高分子（導電性ポリマーともいう。）を含む導
電性組成物を用いて形成することができる。導電性高分子としては、いわゆるπ電子共役
系導電性高分子を用いることができる。例えば、ポリアニリン若しくはその誘導体、ポリ
ピロール若しくはその誘導体、ポリチオフェン若しくはその誘導体、またはこれらの２種
以上の共重合体等があげられる。または、例えば、酸化タングステンを含むインジウム酸
化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化
物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと記載す
る。）、インジウム亜鉛酸化物または酸化シリコンを添加したインジウム錫酸化物等を用
いて形成してもよい。第３の導電層の厚さは、１０ｎｍ以上１０００ｎｍ以下、好ましく
は５０ｎｍ以上３００ｎｍ以下とすればよい。第３の導電層は、スパッタリング法とフォ
トリソグラフィ法を用いて形成してもよいし、または、インクジェット法を用いて形成し
てもよい。
そして、対向基板として用いられる別の基板上に、少なくとも上記第３の導電層と同様
に導電層を形成し、基板２００と該対向基板をシール材などで貼り合わせて、液晶材料を
注入すればよい。液晶材料としては、配向膜を要しないブルー相を示す液晶を用いて形成
することが好ましい。ブルー相は、液晶相の１つであり、コレステリック液晶を昇温して
いくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は、
狭い温度範囲でしか発現しないため、温度範囲を改善するために、５重量％以上のカイラ
ル剤を混合させた液晶組成物を用いて液晶層１７４に適用する。ブルー相を示す液晶とカ
イラル剤とを含む液晶組成物は、応答速度が１０μｓ〜１００μｓと短く、光学的に等方
性であるため配向処理が不要であり、視野角依存性が小さい。
なお、液晶材料としてブルー相以外のものを用いる場合には、第３の導電層と、対向基
板上の導電層には配向膜を形成しておけばよい。
以上説明したように作製した液晶表示装置の構成について、図９に示すブロック図を参
照して説明する。
図９（Ａ）は、上記説明したように作製したアクティブマトリクス型液晶表示装置のブ
ロック図の一例を示す。基板２５０上には、画素部２５１、第１の走査線駆動回路２５２
、第２の走査線駆動回路２５３および信号線駆動回路２５４が設けられている。画素部２
５１には、信号線駆動回路２５４に接続された複数の信号線が配置され、第１の走査線駆
動回路２５２および第２の走査線駆動回路２５３に接続された複数の走査線が配置されて
いる。なお走査線と信号線との交差領域には、各々、表示素子を有する画素がマトリクス
状に配置されている。また、表示装置の基板２５０はＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉ
ｎｔｅｄ Ｃｉｒｃｕｉｔ）などの接続部を介して、タイミング制御回路２５５（コント
ローラ、制御ＩＣともいう。）に接続されている。
図９（Ａ）では、第１の走査線駆動回路２５２、第２の走査線駆動回路２５３および信
号線駆動回路２５４は、画素部２５１が設けられた基板２５０上に形成される。そのため
、外部に設ける駆動回路等の部品の数が減るので、狭額縁化およびコストの低減を図るこ
とができる。また、基板２５０の外部に駆動回路を設けて接続させる場合と比較して、接
続部での接続数を減らすことができるため、歩留まりおよび信頼性の向上を図ることがで
きる。
なお、タイミング制御回路２５５は、例えば、第１の走査線駆動回路２５２に対して、
第１の走査線駆動回路用スタート信号ＧＳＰ１（スタートパルスともいう）、および走査
線駆動回路用クロック信号ＧＣＬＫ１を供給し、第２の走査線駆動回路２５３に対して、
第２の走査線駆動回路用スタート信号ＧＳＰ２、走査線駆動回路用クロック信号ＧＣＬＫ
２を供給し、信号線駆動回路２５４に対して、信号線駆動回路用スタート信号ＳＳＰ、信
号線駆動回路用クロック信号ＳＣＬＫ、ビデオ信号用データＤＡＴＡ（単にビデオ信号と
もいう。）、ラッチ信号ＬＡＴを供給する。なお、各クロック信号は、周期のずれた複数
のクロック信号でもよいし、クロック信号を反転させた信号ＣＬＫＢとともに供給されて
もよい。なお、第１の走査線駆動回路２５２と第２の走査線駆動回路２５３はいずれか一
方のみが設けられていてもよい。
なお、上記に限定されず、図９（Ｂ）に示すように、駆動周波数が低い走査線駆動回路
を基板２５０上に形成し、別の基板に別途形成した駆動周波数が高い信号線駆動回路を接
続させてもよい。
図９（Ｂ）では、第１の走査線駆動回路２５２および第２の走査線駆動回路２５３は、
画素部２５１が設けられた基板２５０上に形成され、別の基板（例えば、単結晶基板）に
別途形成された信号線駆動回路２５４が基板２５０に接続されている。このような構成に
することで、単結晶半導体を用いたトランジスタよりも電界効果移動度が低い薄膜トラン
ジスタによって、基板２５０に形成する駆動回路を構成することができる。従って、図９
（Ｂ）に示す構成によっても、工程数の削減、コストの低減および歩留まりの向上などを
図ることができる。
本実施の形態によれば、電界効果移動度が高い薄膜トランジスタを大面積基板上に形成
し、駆動回路を画素回路と同一基板上に形成することができるので、倍速駆動を可能とす
るなど、付加価値の高い表示装置を提供することができる。このような表示装置は、本実
施の形態にて説明したように、例えば酸化物半導体により形成することができるが、これ
に限定されず、例えば微結晶シリコンにより形成した薄膜トランジスタを用いてもよい。
また、本実施の形態では、本発明の一態様である表示装置の一例として液晶表示装置に
ついて説明したが、これに限定されず、有機ＥＬ素子を有するＥＬ表示装置としても適用
することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可
能である。
（実施の形態３）
本実施の形態では、実施の形態２とは異なる態様の表示装置の一例について説明する。
具体的には、電気泳動素子を用いた電子ペーパーについて説明する。
図１０は、表示パネルとしてアクティブマトリクス型の電子ペーパーを用いたものの断
面図を示す。電子ペーパーは、紙と同程度に視認性が高く、他の表示パネルに比べて消費
電力が低く、薄型化、軽量化が可能である。
図１０（Ａ）は、ツイストボール方式を用いた電子ペーパーの断面図を示す。ツイスト
ボール方式とは、白と黒に塗り分けられた球形の粒子を表示素子に用いる電極層間に配置
し、電極層間の電圧によって球形粒子の向きを制御することで、画像を表示する方式をい
う。
図１０（Ａ）に示すツイストボール方式を用いた電子ペーパーは、表示部３１４と駆動
回路部３１６を有する。表示部３１４は、基板３００上の薄膜トランジスタ３０２と接続
された第１の電極層３０４と、基板３０６上に設けられた第２の電極層３０８と、第１の
電極層３０４と第２の電極層３０８の間に配された球形粒子３１０と、を有する。球形粒
子３１０は、黒色領域３１０ａおよび白色領域３１０ｂを有し、周りに液体で満たされて
いるキャビティ３１０ｃを含む。球形粒子３１０の周囲には有機樹脂などの充填材３１２
が充填されている。第２の電極層３０８は、共通電極（対向電極）に相当し、共通電位線
と電気的に接続されている。なお、駆動回路部３１６は、表示部３１４内の薄膜トランジ
スタ３０２と同一の工程で形成された薄膜トランジスタを含む。
図１０（Ｂ）は、電気泳動素子方式を用いた電子ペーパーの断面図を示す。図１０（Ｂ
）では、図１０（Ａ）における球形粒子３１０に代えてマイクロカプセル３１８を用いる
。マイクロカプセル３１８は、透明な液体３１８ｃと、負に帯電した黒色粒子３１８ａと
、正に帯電した白色粒子３１８ｂと、を有する。マイクロカプセル３１８の大きさは、直
径１０μｍ〜２００μｍ程度である。
第１の電極層３０４と第２の電極層３０８との間に設けられるマイクロカプセル３１８
は、第１の電極層３０４と第２の電極層３０８によって電場が与えられると第１の粒子で
ある白色粒子３１８ｂと、第２の粒子である黒色粒子３１８ａが逆の方向に移動し、白ま
たは黒を表示することができる。この原理を応用した表示素子が電気泳動表示素子である
。電気泳動表示素子は、反射率が高いため補助ライトは不要であり、消費電力が小さく、
薄暗い場所でも視認性が高い。また、表示部に電源が供給されていない状態であっても、
一度表示した像を保持することが可能である。
なお、第１の粒子と第２の粒子は染料を含み、電位勾配がない状態では移動しないもの
である。また、第１の粒子と第２の粒子の色は黒色と白色に限定されず、異なるもの（無
色を含む）であればよい。
上記したマイクロカプセルを溶媒中に分散させたものが電子インクと呼ばれるものであ
る。電子インクは、ガラス、プラスチック、布、紙などの表面に印刷することができる。
また、カラーフィルタや色素を有する粒子を用いることによってカラー表示も可能である
。
なお、マイクロカプセル３１８中の第１の粒子と第２の粒子は、導電体材料、絶縁体材
料、半導体材料、磁性材料、液晶材料、強誘電性材料、エレクトロルミネセント材料、エ
レクトロクロミック材料、磁気泳動材料から選ばれた一種の材料、またはこれらの複合材
料を用いればよい。
図１０（Ｃ）は、電子粉粒方式を用いた電子ペーパーの断面図を示す。第１の電極層３
０４と、第２の電極層３０８と、リブ３２０に囲まれた空間３２２に、正に帯電した黒色
粉粒体３２４Ａと、負に帯電した白色粉粒体３２４Ｂと、を充填する。なお、空間３２２
には、例えばエアが充填されていればよい。
第１の電極層３０４と第２の電極層３０８によって電位勾配が生じると、黒色粉粒体３
２４Ａと、白色粉粒体３２４Ｂが逆の方向に移動し、白または黒を表示することができる
。粉粒体として赤、黄、青のようなカラー粉体を用いてもよい。
なお、図１０において、基板３００としては、透光性を有するプラスチック基板などを
用いることができる。ここで、プラスチック基板としては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓ
ｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（Ｐｏｌｙ Ｖｉｎｙｌ Ｆ
ｌｕｏｒｉｄｅ）フィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いる
ことができる。また、アルミニウムホイルをＰＶＦフィルムやポリエステルフィルムで挟
んだ構造のシートを用いてもよい。
基板３００としてプラスチック基板などを用いる場合には、例えば、ガラス基板上に剥
離層を形成し、該剥離層上に素子を形成し、該素子の上面を別の基板に接着して剥離層を
除去することで移し替えて、該別の基板からプラスチック基板上に移し替えればよい。こ
こで、剥離層としては、例えば酸化タングステンを用いることができる。剥離層を酸化タ
ングステンにより形成すると、水により剥離することができるため好ましい。また、上記
した別の基板もまたプラスチック基板であってもよい。
本実施の形態によれば、電界効果移動度が高い薄膜トランジスタを大面積基板上に形成
し、駆動回路を画素回路と同一基板上に形成することができるので、倍速駆動を可能とす
るなど、付加価値の高い電子ペーパーを提供することができる。
また、本実施の形態では、本発明の一態様である電気泳動素子などを用いた電子ペーパ
ーの一例について説明したが、これに限定されず、他の態様の電子ペーパーであってもよ
い。例えば、表示素子に液晶素子またはＥＬ素子を用いた電子ペーパーとしてもよい。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可
能である。
（実施の形態４）
本実施の形態は、実施の形態２および実施の形態３で説明した表示装置を表示部に適用
した電子機器について説明する。
実施の形態２の表示装置を表示部に適用した電子機器として、例えば、ビデオカメラ、
デジタルカメラ、ゴーグル型ディスプレイ、ナビゲーションシステム、音響再生装置（カ
ーオーディオ、オーディオコンポなど）、コンピュータ、ゲーム機器、携帯情報端末（モ
バイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍など）、記録媒体を備え
た画像再生装置（具体的にはＤｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ（ＤＶＤ）
などの記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げ
られる。
図１１（Ａ）に示すディスプレイは、筐体４００、支持台４０１および表示部４０２を
含み、入力された様々な情報（静止画、動画、テキスト画像など）を表示部４０２に表示
する機能を有する。なお、図１１（Ａ）に示すディスプレイが有する機能はこれに限定さ
れず、例えばスピーカーを具備していてもよいし、情報の表示のみならず入力も可能なタ
ッチパネルであってもよい。
図１１（Ｂ）に示すテレビジョン装置は、筐体に表示部４１２が組み込まれている。表
示部４１２により、映像を表示することが可能である。また、ここでは、壁４１０に固定
して筐体の裏側を支持した構成を示している。
図１１（Ｂ）に示すテレビジョン装置の操作は、筐体４１１が備える操作スイッチや、
リモコン操作機４１５により行うことができる。リモコン操作機４１５が備える操作キー
４１４により、チャンネルや音量の操作を行うことができ、表示部４１２に表示される映
像を操作することができる。また、リモコン操作機４１５に、当該リモコン操作機４１５
から出力する情報を表示する表示部４１３を設ける構成としてもよい。
なお、図１１（Ｂ）に示すテレビジョン装置は、受信機やモデムなどを備えた構成とす
るとよい。受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介し
て有線または無線による通信ネットワークに接続することにより、一方向（送信者から受
信者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行う
ことも可能である。
図１１（Ｃ）に示すコンピュータは、本体４２０、筐体４２１、表示部４２２、キーボ
ード４２３、外部接続ポート４２４およびポインティングデバイス４２５を含み、様々な
情報（静止画、動画、テキスト画像など）を表示部４２２に表示する機能を有する。なお
、図１１（Ｃ）に示すコンピュータが有する機能はこれに限定されず、例えば、情報の表
示のみならず入力も可能なタッチパネルの機能を有してもよい。
本実施の形態にて説明した電子機器の表示部に実施の形態２にて説明した表示装置を用
いることで、倍速駆動な表示部とするなど、付加価値の高い表示装置を提供することがで
きる。
本実施の形態は他の実施の形態と適宜組み合わせて実施することが可能である。
本実施例は、実施の形態１で説明したインバータ回路１００の具体例として、閾値電圧
Ｖｔｈが初期値の１．０Ｖから負の値（ノーマリーオン特性）まで変動することを想定し
て、入出力特性について計算を行った結果を示す。各種バイアス電位や電源電位の値は次
のように設定した。すなわち、Ｖｂｉａｓ２＝Ｖｓｓ１＋２Ｖｔｈ、Ｖｓｓ２＝Ｖｓｓ２
（初期値）＋ΔＶｂｉａｓ２＋ΔＶｔｈ＝Ｖｓｓ２（初期値）＋３（Ｖｔｈ−Ｖｔｈ（初
期値））、Ｖｂｉａｓ１＝Ｖｂｉａｓ１（初期値）＋Ｖｔｈ−Ｖｔｈ（初期値）とした。
ただし、Ｖｓｓ１＝Ｖｓｓ２（初期値）＝０Ｖ、Ｖｔｈ（初期値）＝１．０Ｖ、Ｖｂｉａ
ｓ１（初期値）＝Ｖｄｄ＝１０．０Ｖとした。閾値電圧Ｖｔｈは、１．０Ｖ〜−０．５Ｖ
とした。
なお、図１２乃至図１５において、Ｖｓｓ１は、Ｖｓｓと表し、Ｖｂｉａｓ１は、Ｖｂ
ｉａｓと表した。
図１２は、閾値電圧Ｖｔｈ＝１．０Ｖのときの入出力特性を示す。図１３は、閾値電圧
Ｖｔｈ＝０．５Ｖのときの入出力特性を示す。図１４は、閾値電圧Ｖｔｈ＝０Ｖのときの
入出力特性を示す。図１５は、閾値電圧Ｖｔｈ＝−０．５Ｖのときの入出力特性を示す。
図１２乃至図１５によれば、閾値電圧Ｖｔｈが変化しても、出力曲線が全く変化していな
いことがわかる。
以上、本実施例で計算結果を示したように、デプレッション型のｎ型トランジスタのみ
でも論理回路を構成することができることがわかる。
なお、本発明の一態様によると、Ｖｉｎ−Ｖｂｕｆを、Ｖｓｓ２とＶｂｉａｓ２で制御
することができるため、初期の特性ではエンハンスメント型であるが、経時変化してデプ
レッション型になってしまうトランジスタを用いた回路において、特に有効である。
１００ インバータ回路
１０２ ソースフォロワ回路
１０２Ａ ソースフォロワ回路
１０２Ｂ ソースフォロワ回路
１０２Ｃ ソースフォロワ回路
１０４ インバータ回路
１０６ トランジスタ
１０８ トランジスタ
１１０ トランジスタ
１１２ トランジスタ
１１４ ノード
１２０ ＮＡＮＤ回路
１２２ トランジスタ
１２４ トランジスタ
１２６ トランジスタ
１３０ ＮＯＲ回路
１３２ トランジスタ
１３４ トランジスタ
１３６ トランジスタ
１４０ ＮＡＮＤ回路
１４２ トランジスタ
１４４ トランジスタ
１４６ トランジスタ
１４８ トランジスタ
１５０ ＮＯＲ回路
１５２ トランジスタ
１５４ トランジスタ
１５６ トランジスタ
１５８ トランジスタ
２００ 基板
２０２ 下地膜
２０４ 第１の電極層
２０６ 第１の絶縁層
２０８ 開口部
２１０ 酸化物半導体層
２１２ 酸化物導電層
２１４ 第２の電極層
２１６ 第２の絶縁層
２５０ 基板
２５１ 画素部
２５２ 走査線駆動回路
２５３ 走査線駆動回路
２５４ 信号線駆動回路
２５５ タイミング制御回路
３００ 基板
３０２ 薄膜トランジスタ
３０４ 第１の電極層
３０６ 基板
３０８ 第２の電極層
３１０ 球形粒子
３１０ａ 黒色領域
３１０ｂ 白色領域
３１０ｃ キャビティ
３１２ 充填材
３１４ 表示部
３１６ 駆動回路部
３１８ マイクロカプセル
３１８ａ 黒色粒子
３１８ｂ 白色粒子
３１８ｃ 液体
３２０ リブ
３２２ 空間
３２４Ａ 黒色粉粒体
３２４Ｂ 白色粉粒体
４００ 筐体
４０１ 支持台
４０２ 表示部
４１０ 壁
４１１ 筐体
４１２ 表示部
４１３ 表示部
４１４ 操作キー
４１５ リモコン操作機
４２０ 本体
４２１ 筐体
４２２ 表示部
４２３ キーボード
４２４ 外部接続ポート
４２５ ポインティングデバイス

Claims (2)

  1. 第１のソースフォロワ回路と、
    第２のソースフォロワ回路と、
    前記第１及び第２のソースフォロワ回路と電気的に接続されている低電位側の第１の配線と、
    論理回路と、
    前記論理回路と電気的に接続されている低電位側の第２の配線と、を有し、
    前記第１及び第２のソースフォロワ回路は、それぞれ、
    入力端子と、
    出力端子と、
    第１のトランジスタと、
    第２のトランジスタと、を有し、
    前記第１のトランジスタのソース又はドレインの一方は、第３の配線と電気的に接続され、
    前記第１のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第２のトランジスタのソース又はドレインの他方は、前記第１の配線と電気的に接続され、
    前記入力端子は、前記第１のトランジスタのゲートと電気的に接続され、
    前記出力端子は、前記第１のトランジスタのソース又はドレインの他方と電気的に接続され、
    前記第２のトランジスタのゲートは、第４の配線と電気的に接続され、
    前記論理回路は、
    第３のトランジスタと、
    第４のトランジスタと、
    第５のトランジスタと、を有し、
    前記第３のトランジスタのソース又はドレインの一方は、前記第３の配線と電気的に接続され、
    前記第３のトランジスタのソース又はドレインの他方は、前記第４のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第４のトランジスタのソース又はドレインの他方は、前記第５のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第５のトランジスタのソース又はドレインの他方は、前記第２の配線と電気的に接続され、
    前記第４のトランジスタのゲートは、前記第１のソースフォロワ回路の出力端子と電気的に接続され、
    前記第５のトランジスタのゲートは、前記第２のソースフォロワ回路の出力端子と電気的に接続され、
    前記第１乃至第５のトランジスタは、チャネル形成領域に酸化物半導体を有し、
    前記第１乃至第５のトランジスタは、ディプレッション型の単極性トランジスタであり、
    前記第１の配線と、前記第４の配線には異なる電位が入力され、
    前記第４の配線の電位は調整が可能であり、
    前記第１の配線の電位は、前記第２の配線の電位よりも低いことを特徴とする半導体装置。
  2. 第１のソースフォロワ回路と、
    第２のソースフォロワ回路と、
    前記第１及び第２のソースフォロワ回路と電気的に接続されている低電位側の第１の配線と、
    論理回路と、
    前記論理回路と電気的に接続されている低電位側の第２の配線と、を有し、
    前記第１及び第２のソースフォロワ回路は、それぞれ、
    入力端子と、
    出力端子と、
    第１のトランジスタと、
    第２のトランジスタと、を有し、
    前記第１のトランジスタのソース又はドレインの一方は、第３の配線と電気的に接続され、
    前記第１のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第２のトランジスタのソース又はドレインの他方は、前記第１の配線と電気的に接続され、
    前記入力端子は、前記第１のトランジスタのゲートと電気的に接続され、
    前記出力端子は、前記第１のトランジスタのソース又はドレインの他方と電気的に接続され、
    前記第２のトランジスタのゲートは、第４の配線と電気的に接続され、
    前記論理回路は、
    第３のトランジスタと、
    第４のトランジスタと、
    第５のトランジスタと、を有し、
    前記第３のトランジスタのソース又はドレインの一方は、前記第３の配線と電気的に接続され、
    前記第３のトランジスタのソース又はドレインの他方は、前記第４のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第４のトランジスタのソース又はドレインの他方は、前記第２の配線と電気的に接続され、
    前記第５のトランジスタのソース又はドレインの一方は、前記第４のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第５のトランジスタのソース又はドレインの他方は、前記第２の配線と電気的に接続され、
    前記第４のトランジスタのゲートは、前記第１のソースフォロワ回路の出力端子と電気的に接続され、
    前記第５のトランジスタのゲートは、前記第２のソースフォロワ回路の出力端子と電気的に接続され、
    前記第１乃至第５のトランジスタは、チャネル形成領域に酸化物半導体を有し、
    前記第１乃至第５のトランジスタは、ディプレッション型の単極性トランジスタであり、
    前記第１の配線と、前記第４の配線には異なる電位が入力され、
    前記第４の配線の電位は調整が可能であり、
    前記第１の配線の電位は、前記第２の配線の電位よりも低いことを特徴とする半導体装置。
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