JPH0628336B2 - 論理回路 - Google Patents
論理回路Info
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- JPH0628336B2 JPH0628336B2 JP59227015A JP22701584A JPH0628336B2 JP H0628336 B2 JPH0628336 B2 JP H0628336B2 JP 59227015 A JP59227015 A JP 59227015A JP 22701584 A JP22701584 A JP 22701584A JP H0628336 B2 JPH0628336 B2 JP H0628336B2
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- effect transistor
- circuit
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電界効果トランジスタを用いた論理回路の改良
に関する。
に関する。
半導体論理回路には、各種形式のものがある。この種論
理回路は多くの場合集積回路化されている。従って、論
理回路は集積化に適していなければならない。又、論理
回路を単位論理回路から構成される場合低消費電力（低
電源電圧）であってその電力を供給する電源は上述のよ
うな集積化への適合性を高めるという観点から少なけれ
ば少ないほどよい。そして、そのような単位論理回路で
の遅延が少なく高速動作が可能で負荷駆動能力が高い上
論理機能も高く、マージンも高く取れること等が要求さ
れるところとなっている。
理回路は多くの場合集積回路化されている。従って、論
理回路は集積化に適していなければならない。又、論理
回路を単位論理回路から構成される場合低消費電力（低
電源電圧）であってその電力を供給する電源は上述のよ
うな集積化への適合性を高めるという観点から少なけれ
ば少ないほどよい。そして、そのような単位論理回路で
の遅延が少なく高速動作が可能で負荷駆動能力が高い上
論理機能も高く、マージンも高く取れること等が要求さ
れるところとなっている。
従来のＭＥＳ電界効果トランジスタ（ショットキ接合型
電界効果トランジスタ・ＭＥＳＦＥＴ）を用いた単位論
理回路として、第６図に示すようなドライバトランジス
タ及び負荷抵抗をデプレッション形電界効果トランジス
タ（Ｄ−ＦＥＴ）で構成したインバータ回路（以下、Ｄ
／Ｄ構成のインバータ回路と称す。）との出力に接続さ
れたデプレッション形電界効果トランジスタを用いたソ
ースホロワトランジスタ，レベルシフトダイオード，及
びデプレッション形電界効果トランジスタを用いた電流
源より構成されたソースホロワ回路（以下、Ｄ／Ｄ構成
のソースホロワ回路と称す。）とから成るものがある。
又、第７図に示すようなドライバトランジスタにエンハ
ンスメント形電界効果トランジスタ（Ｅ−ＦＥＴ）を用
い、負荷抵抗にデプレッション形電界効果トランジスタ
を用いて構成したインバータ回路（以下、Ｅ／Ｄ構成の
インバータ回路と称す。）もある。
電界効果トランジスタ・ＭＥＳＦＥＴ）を用いた単位論
理回路として、第６図に示すようなドライバトランジス
タ及び負荷抵抗をデプレッション形電界効果トランジス
タ（Ｄ−ＦＥＴ）で構成したインバータ回路（以下、Ｄ
／Ｄ構成のインバータ回路と称す。）との出力に接続さ
れたデプレッション形電界効果トランジスタを用いたソ
ースホロワトランジスタ，レベルシフトダイオード，及
びデプレッション形電界効果トランジスタを用いた電流
源より構成されたソースホロワ回路（以下、Ｄ／Ｄ構成
のソースホロワ回路と称す。）とから成るものがある。
又、第７図に示すようなドライバトランジスタにエンハ
ンスメント形電界効果トランジスタ（Ｅ−ＦＥＴ）を用
い、負荷抵抗にデプレッション形電界効果トランジスタ
を用いて構成したインバータ回路（以下、Ｅ／Ｄ構成の
インバータ回路と称す。）もある。
又、第８図に示すようなＥ／Ｄ構成のインバータ回路と
その出力に接続された前記Ｄ／Ｄ構成のソースホロワ回
路のソースホロワトランジスタをエンハンスメント形電
界効果トランジスタとし、レベルシフトダイオードを１
ケ又は２ケとしたソースホロワ回路（以下、レベルシフ
ト付Ｅ／Ｄ構成のソースホロワ回路と称す。）とから成
るものがある。
その出力に接続された前記Ｄ／Ｄ構成のソースホロワ回
路のソースホロワトランジスタをエンハンスメント形電
界効果トランジスタとし、レベルシフトダイオードを１
ケ又は２ケとしたソースホロワ回路（以下、レベルシフ
ト付Ｅ／Ｄ構成のソースホロワ回路と称す。）とから成
るものがある。
又、第９図に示すようなＥ／Ｄ構成のインバータ回路と
その出力に前記Ｅ／Ｄソースホロワ回路の電流源にエン
ハンスメント形電界効果トランジスタを用い、レベルシ
フトダイオードのないソースホロワ回路（Ｅ／Ｅ構成の
ソースホロワ回路と称す。）とから成るものがある。
その出力に前記Ｅ／Ｄソースホロワ回路の電流源にエン
ハンスメント形電界効果トランジスタを用い、レベルシ
フトダイオードのないソースホロワ回路（Ｅ／Ｅ構成の
ソースホロワ回路と称す。）とから成るものがある。
第６図の従来回路はＤ−ＦＥＴ構成であるため２電源が
必要であり、そのソースホロワ回路にレベルシフトを必
要としている。又、電源電圧｜ＶDD｜，｜ＶEE｜が３〜
５ボルト以上と高く消費電力が大きいし、ＦＩをファン
インとしＦＯをファンアウトとすると、論理機能がＦＩ
＝８，ＦＯ＝８であるのに対して、出力ソースホロワド
ット（以下、出力ドットと称す。）２と出力論理機能
が低い。
必要であり、そのソースホロワ回路にレベルシフトを必
要としている。又、電源電圧｜ＶDD｜，｜ＶEE｜が３〜
５ボルト以上と高く消費電力が大きいし、ＦＩをファン
インとしＦＯをファンアウトとすると、論理機能がＦＩ
＝８，ＦＯ＝８であるのに対して、出力ソースホロワド
ット（以下、出力ドットと称す。）２と出力論理機能
が低い。
この出力論理機能が２程度と低い理由は、次のようなこ
とからである。即ち、第６図に示す従来の論理回路でド
ットを取ったとき、各ソースホロワ回路に流れる電流は
小さくなるから、ＶOH，及びＶOLと共に上昇する。とこ
ろで、ノイズマージンは、Ｖthと、ＶOH又はＶOLとの差
で決まる。従って、ＶOHの上昇は、ノイズマージンで見
れば、ノイズマージンを大きくする方向にあるのに対し
て、ＶOLの上昇は、逆に小さくする方向にある。それ
故、ノイズマージンは、ＶOL側の電圧上昇分が支配的と
なる関係にある。前述のように、第６図に示す論理回路
で２ドットを取ったとするときに上昇するＶOLは、ノイ
ズマージンをほぼ許容ノイズマージンに近い値にしてし
まう。第６図に示す論理回路で更にドット数を増やす
と、ＶOLの電圧上昇が、ノイズマージンを前記許容ノイ
ズマージンよりも更に小さいノイズマージンにしてしま
うため、第６図に示す論理回路で取り得るドット数は、
ほぼ２ドット程度となる。
とからである。即ち、第６図に示す従来の論理回路でド
ットを取ったとき、各ソースホロワ回路に流れる電流は
小さくなるから、ＶOH，及びＶOLと共に上昇する。とこ
ろで、ノイズマージンは、Ｖthと、ＶOH又はＶOLとの差
で決まる。従って、ＶOHの上昇は、ノイズマージンで見
れば、ノイズマージンを大きくする方向にあるのに対し
て、ＶOLの上昇は、逆に小さくする方向にある。それ
故、ノイズマージンは、ＶOL側の電圧上昇分が支配的と
なる関係にある。前述のように、第６図に示す論理回路
で２ドットを取ったとするときに上昇するＶOLは、ノイ
ズマージンをほぼ許容ノイズマージンに近い値にしてし
まう。第６図に示す論理回路で更にドット数を増やす
と、ＶOLの電圧上昇が、ノイズマージンを前記許容ノイ
ズマージンよりも更に小さいノイズマージンにしてしま
うため、第６図に示す論理回路で取り得るドット数は、
ほぼ２ドット程度となる。
前記のような不具合に加えて、負荷駆動能力が悪い。こ
れは出力電圧のＶOH側のマージンを多く取るために、次
段のゲート回路の入力ＦＥＴのダイオード（ゲート・ソ
ース間ショントキダイオード）特性が十分に見える点で
動作させることから出力の立ち上りにおいて負荷駆動電
流がダイオード電流としてその多くを費やすこととな
り、負荷駆動能力の悪化を来すからであり、又そのソー
スホロワ回路がレベルシフトダイオード付のＤ／Ｄ構成
で、ＶOL状態においても電流源が十分に働くような回路
構成であることから、立ち下り時の駆動能力に劣る結果
となっている（第２図の（２−１）参照）。又、上述の
如く、出力ドットを多くし得ないものは出力がＶOHの時
ソースホロワ回路がＤ−ＦＥＴ構成であるためソースホ
ロワトランジスタのゲート・ソース間電圧ＶGSの減少
（ＶOHの上昇）が大きくなることから次段のダイオード
電流が大きくなるためであり、出力がＶOLの時にはＶOL
が上昇し、低レベル側のマージンがなくなってしまうか
らである。
れは出力電圧のＶOH側のマージンを多く取るために、次
段のゲート回路の入力ＦＥＴのダイオード（ゲート・ソ
ース間ショントキダイオード）特性が十分に見える点で
動作させることから出力の立ち上りにおいて負荷駆動電
流がダイオード電流としてその多くを費やすこととな
り、負荷駆動能力の悪化を来すからであり、又そのソー
スホロワ回路がレベルシフトダイオード付のＤ／Ｄ構成
で、ＶOL状態においても電流源が十分に働くような回路
構成であることから、立ち下り時の駆動能力に劣る結果
となっている（第２図の（２−１）参照）。又、上述の
如く、出力ドットを多くし得ないものは出力がＶOHの時
ソースホロワ回路がＤ−ＦＥＴ構成であるためソースホ
ロワトランジスタのゲート・ソース間電圧ＶGSの減少
（ＶOHの上昇）が大きくなることから次段のダイオード
電流が大きくなるためであり、出力がＶOLの時にはＶOL
が上昇し、低レベル側のマージンがなくなってしまうか
らである。
又、第７図の従来回路〔ＤＣＦＬゲート（Direct Coupl
ed FET Logic gate ）〕では、一般にＶOL側のマージン
が少ないため（第３図の（３−１）参照）、論理機能が
ＦＩ＜４，ＦＯ＜４と小さく、回路構成上出力ドットを
取れない。これは、次のような理由による。第７図に示
す論理回路において、ドットを取ろうとすると、第６図
について述べたように、各インバータ回路に流れる電流
が減少するから、ＶOLの上昇が生じてＶthとの差が小さ
くなり、ノイズマージンが無くなって来る。このような
ノイズマージンの低下は、ドット出力に現れる電圧レベ
ルが、論理値の“１”なのか、又論理値の“０”なのか
の判定を困難にする、つまり論理不定となる。従って、
論理出力ドットを取ることができない。
ed FET Logic gate ）〕では、一般にＶOL側のマージン
が少ないため（第３図の（３−１）参照）、論理機能が
ＦＩ＜４，ＦＯ＜４と小さく、回路構成上出力ドットを
取れない。これは、次のような理由による。第７図に示
す論理回路において、ドットを取ろうとすると、第６図
について述べたように、各インバータ回路に流れる電流
が減少するから、ＶOLの上昇が生じてＶthとの差が小さ
くなり、ノイズマージンが無くなって来る。このような
ノイズマージンの低下は、ドット出力に現れる電圧レベ
ルが、論理値の“１”なのか、又論理値の“０”なのか
の判定を困難にする、つまり論理不定となる。従って、
論理出力ドットを取ることができない。
又、第６図の従来回路と同様、ＶOH状態で次段のゲート
入力のダイオード電流が流れるため消費電力が大きくな
る傾向にあり、立ち上りでの駆動能力が悪い。又、ＶDD
を｜ＶDD｜２ＶＦ（ＶＦはＭＥＳＦＥＴのゲート・ソ
ース間ショントキダイオードの順方向電圧である。以
下、ＶＦと称す。）程度に低電圧化すると、特に立ち上
りでの駆動能力が悪化し、立ち上り立ち下り駆動能力が
アンバランス化する。
入力のダイオード電流が流れるため消費電力が大きくな
る傾向にあり、立ち上りでの駆動能力が悪い。又、ＶDD
を｜ＶDD｜２ＶＦ（ＶＦはＭＥＳＦＥＴのゲート・ソ
ース間ショントキダイオードの順方向電圧である。以
下、ＶＦと称す。）程度に低電圧化すると、特に立ち上
りでの駆動能力が悪化し、立ち上り立ち下り駆動能力が
アンバランス化する。
又、他の従来例として、第６図と同じようにインバータ
回路とソースホロワ回路より成る論理回路で且つ、デプ
レッション形電界効果トランジスタの一部をエンハンス
メント形電界効果トランジスタに変えるものがある。そ
のうちの一つの例が第８図のＥ／Ｄ構成インバータ回路
とレベルシフトダイオード付Ｅ／Ｄ構成のソースホロワ
回路より成る回路であり、第９図のＥ／Ｄ構成のインバ
ータ回路とＥ／Ｅ構成のソースホロワ回路より成る回路
である。
回路とソースホロワ回路より成る論理回路で且つ、デプ
レッション形電界効果トランジスタの一部をエンハンス
メント形電界効果トランジスタに変えるものがある。そ
のうちの一つの例が第８図のＥ／Ｄ構成インバータ回路
とレベルシフトダイオード付Ｅ／Ｄ構成のソースホロワ
回路より成る回路であり、第９図のＥ／Ｄ構成のインバ
ータ回路とＥ／Ｅ構成のソースホロワ回路より成る回路
である。
これらの従来例では、エンハンスメント形電界効果トラ
ジスタを用いたので第６図の従来例より多少電源電圧を
下げられるが、同様の欠点がある。
ジスタを用いたので第６図の従来例より多少電源電圧を
下げられるが、同様の欠点がある。
すなわち、第８図の従来例では出力がＶOHの時、次段へ
の電流（ダイオード電流）が流れる。又ソースホロワ回
路にレベルシフトダイオードがあるため電源電圧ＶDDを
｜ＶDD｜２ＶＦにできず、最適の性能を得るためには
｜ＶDD｜３ＶＦ（２．５Ｖ）程度必要である。又、
レベルシフトダイオード付ソースホロワ回路であり、駆
動能力を多少悪くしている。
の電流（ダイオード電流）が流れる。又ソースホロワ回
路にレベルシフトダイオードがあるため電源電圧ＶDDを
｜ＶDD｜２ＶＦにできず、最適の性能を得るためには
｜ＶDD｜３ＶＦ（２．５Ｖ）程度必要である。又、
レベルシフトダイオード付ソースホロワ回路であり、駆
動能力を多少悪くしている。
第９図の従来例では、出力がＶOHの時、次段へのダイオ
ード電流が流れる。又、出力がＶOLの時ソースホロワ回
路に電流が流れており出力ドットを取った時、前記（第
６図）の場合と同様に出力がＶOLの時にＶOLが上昇しＶ
OL側のマージンが減少してしまう。
ード電流が流れる。又、出力がＶOLの時ソースホロワ回
路に電流が流れており出力ドットを取った時、前記（第
６図）の場合と同様に出力がＶOLの時にＶOLが上昇しＶ
OL側のマージンが減少してしまう。
ソースホロワトランジスタにエンハンスメント形電界効
果トランジスタを使用しており、ＶOLの上昇の割合は、
前記（第６図）よりは小さいが、このＶOLの上昇のため
に出力ドット数に制限を受ける。
果トランジスタを使用しており、ＶOLの上昇の割合は、
前記（第６図）よりは小さいが、このＶOLの上昇のため
に出力ドット数に制限を受ける。
又、最適性能を得るためには電源電圧が２ＶＦ＜｜ＶEE
｜２Ｖ程度必要である。
｜２Ｖ程度必要である。
出力がＶOHの時次段へのダイオード電流が流れること及
び、ＶOL時、ソースホロワ回路に電流が流れていること
から負荷駆動能力が悪い。
び、ＶOL時、ソースホロワ回路に電流が流れていること
から負荷駆動能力が悪い。
このように第８図及び第９図の従来例共電源電圧を小さ
くするのに限界があるため低消費電力化にも限界があ
る。
くするのに限界があるため低消費電力化にも限界があ
る。
本発明は、斯かる技術的課題に鑑みて創作されたもの
で、高速動作が可能で、負荷駆動能力が高く、しかも論
理機能も高い上、ノイズマージンも高く取り得る論理回
路を提供することをその目的とする。
で、高速動作が可能で、負荷駆動能力が高く、しかも論
理機能も高い上、ノイズマージンも高く取り得る論理回
路を提供することをその目的とする。
本発明は、上述した技術的課題を可及的に解決し得る論
理回路を提供するもので、その手段はゲートに入力を接
続した第１のエンハンスメント形電界効果トランジスタ
及び該トランジスタのドレインにゲートとソースとを直
接接続した第１のデプレッション形電界効果トランジス
タを有するインバータ回路と、 該インバータ回路を構成する両トランジスタの接続点を
ゲートに接続した第２のエンハンスメント形電界効果ト
ランジスタ及び該トランジスタのソースにドレインを接
続しゲートとソースとを直接接続した第２のデプレッシ
ョン形電界効果トランジスタを有するソースホロワ回路
と、 前記第１のデプレッション形電界効果トランジスタ及び
該第２のエンハンスメント形電界効果トランジスタのド
レイン並びに前記第１のエンハンスメント形電界効果ト
ランジスタ及び前記第２のデプレッション形電界効果ト
ランジスタのソースに給電するための回路とから成り、 前記ソースホロワ回路を構成する両トランジスタの接続
点を出力とするように構成し、 さらに、入力に所定のＨigh レベルを与えた時の前記イ
ンバータ回路の出力電圧をＶOLN ，前記第１のエンハン
スメント形電界効果トランジスタ及び前記第２のデプレ
ッション形電界効果トランジスタのソースに給電される
電源電圧をＶDD，前記第２のエンハンスメント形電界効
果トランジスタのスレショールド電圧をＶthe とした
時、（ＶOLN −ＶDD）≦Ｖthe にしたものである。
理回路を提供するもので、その手段はゲートに入力を接
続した第１のエンハンスメント形電界効果トランジスタ
及び該トランジスタのドレインにゲートとソースとを直
接接続した第１のデプレッション形電界効果トランジス
タを有するインバータ回路と、 該インバータ回路を構成する両トランジスタの接続点を
ゲートに接続した第２のエンハンスメント形電界効果ト
ランジスタ及び該トランジスタのソースにドレインを接
続しゲートとソースとを直接接続した第２のデプレッシ
ョン形電界効果トランジスタを有するソースホロワ回路
と、 前記第１のデプレッション形電界効果トランジスタ及び
該第２のエンハンスメント形電界効果トランジスタのド
レイン並びに前記第１のエンハンスメント形電界効果ト
ランジスタ及び前記第２のデプレッション形電界効果ト
ランジスタのソースに給電するための回路とから成り、 前記ソースホロワ回路を構成する両トランジスタの接続
点を出力とするように構成し、 さらに、入力に所定のＨigh レベルを与えた時の前記イ
ンバータ回路の出力電圧をＶOLN ，前記第１のエンハン
スメント形電界効果トランジスタ及び前記第２のデプレ
ッション形電界効果トランジスタのソースに給電される
電源電圧をＶDD，前記第２のエンハンスメント形電界効
果トランジスタのスレショールド電圧をＶthe とした
時、（ＶOLN −ＶDD）≦Ｖthe にしたものである。
本発明回路によれば、そのドライバをＥ／Ｄ構成のイン
バータ回路とし、このインバータ回路の出力を受けるバ
ッファをレベルシフトのないＥ／Ｄ構成のソースホロワ
回路で、本発明の論理回路は構成されている。
バータ回路とし、このインバータ回路の出力を受けるバ
ッファをレベルシフトのないＥ／Ｄ構成のソースホロワ
回路で、本発明の論理回路は構成されている。
そして、前記構成に加えて、前記構成になる論理回路の
前記第２のエンハンスメント形電界効果トランジスタの
スレショールド電圧をＶthe となるように設定し、且つ
前記第１のエンハンスメント形電界効果トランジスタ及
び前記第２のデプレッション形電界効果トランジスタの
ソースに電源電圧ＶDDが給電された状態にある論理回路
の入力に所定のＨigh レベルを与えた時の前記インバー
タ回路の出力に現れる出力電圧がＶOLN となるとしたと
きに、前記スレショールド電圧Ｖthe と、電源電圧ＶDD
と、前記出力電圧ＶOLN との間に、次の関係 （ＶOLN −ＶDD）≦Ｖthe が成り立つようにして本発明の論理回路を構成したの
で、次のような効果が得られる。
前記第２のエンハンスメント形電界効果トランジスタの
スレショールド電圧をＶthe となるように設定し、且つ
前記第１のエンハンスメント形電界効果トランジスタ及
び前記第２のデプレッション形電界効果トランジスタの
ソースに電源電圧ＶDDが給電された状態にある論理回路
の入力に所定のＨigh レベルを与えた時の前記インバー
タ回路の出力に現れる出力電圧がＶOLN となるとしたと
きに、前記スレショールド電圧Ｖthe と、電源電圧ＶDD
と、前記出力電圧ＶOLN との間に、次の関係 （ＶOLN −ＶDD）≦Ｖthe が成り立つようにして本発明の論理回路を構成したの
で、次のような効果が得られる。
即ち、シフトダイオードが不要になり、論理回路のサイ
ズが縮小され、負荷駆動能力が高く、高速、且つ低消費
電力（低電源電圧）で論理機能が高い上、１電源化が可
能となり、マージンも十分高く取り得るほか、高歩留り
の高集積化に適した論理回路を得ることができる。
ズが縮小され、負荷駆動能力が高く、高速、且つ低消費
電力（低電源電圧）で論理機能が高い上、１電源化が可
能となり、マージンも十分高く取り得るほか、高歩留り
の高集積化に適した論理回路を得ることができる。
以下、添付図面を参照しながら、本発明の実施例につい
て詳細に説明する。
て詳細に説明する。
第１図は、本発明の一実施例を示す。この図において、
１はゲートに入力を接続した第１のエンハンスメント形
電界効果トランジスタであり、２はトランジスタ１のド
レインにゲートとソースとを直接接続した第１のデプレ
ッション形電界効果トランジスタである。これらトラン
ジスタ１，２がインバータ回路を構成する。３はトラン
ジスタ１，２の接続点４をゲートに接続した第２のエン
ハンスメント形電界効果トランジスタで、５はトランジ
スタ３のソースにドレインを接続し、且つゲートとソー
スとを直接接続した第２のデプレッション形電界効果ト
ランジスタである。トランジスタ３，５がソースホロワ
回路を構成する。トランジスタ３，５の接続点６は回路
全体の出力とされる。又、トランジスタ１，２，３，５
はスレッショールド電圧Ｖthe ＝０〜0.3 ボルト、Ｖ
the ＝1.0 〜0.3 ボルトのＭＥＳ電界効果トランジスタ
（以下、ＭＥＳＦＥＴと省略する。）である。そして、
トランジスタ２，３のドレインには基準電位例えばアー
ス電位が与えられ、トランジスタ１，５のソースにはＶ
DD〔このＶDDは｜ＶDD｜＜２ＶＦ（ＶＦはＭＥＳＦＥＴ
の順方向電圧（ＶGS）であり、ＶＦ値は一般にはＧａＡ
ｓＭＥＳＦＥＴの場合で0.7 〜0.8 Ｖ程度である。）
（トランジスタ（Ｅ−ＦＥＴ）１のＶＦ＋トランジスタ
（Ｅ−ＦＥＴ）３のＶＦ）である。〕、例えば−1.2 ボ
ルトが供給されるようにして給電電圧を１つとしてい
る。又、各トランジスタのゲート幅及びスレッショール
ド電圧Ｖthは本発明回路に所期の動作を生ぜしめるため
のパラメータであるが、第１図におけるこれらの値はト
ランジスタ１のゲート幅をＷｏとしたとき、トランジス
タ２，３，５のゲート幅はそれぞれ、Ｗｏ／２、２
Ｗｏ，２Ｗｏとされ、トランジスタ１，３のＶthe は＋
0.1 ボルトであり、トランジスタ２，５のＶthd は＋0.
5 ボルトである。
１はゲートに入力を接続した第１のエンハンスメント形
電界効果トランジスタであり、２はトランジスタ１のド
レインにゲートとソースとを直接接続した第１のデプレ
ッション形電界効果トランジスタである。これらトラン
ジスタ１，２がインバータ回路を構成する。３はトラン
ジスタ１，２の接続点４をゲートに接続した第２のエン
ハンスメント形電界効果トランジスタで、５はトランジ
スタ３のソースにドレインを接続し、且つゲートとソー
スとを直接接続した第２のデプレッション形電界効果ト
ランジスタである。トランジスタ３，５がソースホロワ
回路を構成する。トランジスタ３，５の接続点６は回路
全体の出力とされる。又、トランジスタ１，２，３，５
はスレッショールド電圧Ｖthe ＝０〜0.3 ボルト、Ｖ
the ＝1.0 〜0.3 ボルトのＭＥＳ電界効果トランジスタ
（以下、ＭＥＳＦＥＴと省略する。）である。そして、
トランジスタ２，３のドレインには基準電位例えばアー
ス電位が与えられ、トランジスタ１，５のソースにはＶ
DD〔このＶDDは｜ＶDD｜＜２ＶＦ（ＶＦはＭＥＳＦＥＴ
の順方向電圧（ＶGS）であり、ＶＦ値は一般にはＧａＡ
ｓＭＥＳＦＥＴの場合で0.7 〜0.8 Ｖ程度である。）
（トランジスタ（Ｅ−ＦＥＴ）１のＶＦ＋トランジスタ
（Ｅ−ＦＥＴ）３のＶＦ）である。〕、例えば−1.2 ボ
ルトが供給されるようにして給電電圧を１つとしてい
る。又、各トランジスタのゲート幅及びスレッショール
ド電圧Ｖthは本発明回路に所期の動作を生ぜしめるため
のパラメータであるが、第１図におけるこれらの値はト
ランジスタ１のゲート幅をＷｏとしたとき、トランジス
タ２，３，５のゲート幅はそれぞれ、Ｗｏ／２、２
Ｗｏ，２Ｗｏとされ、トランジスタ１，３のＶthe は＋
0.1 ボルトであり、トランジスタ２，５のＶthd は＋0.
5 ボルトである。
これらの各パラメータ値は、入力１に所定のHighレベル
が与えられた時に前記インバータ回路の出力４に現れる
電圧をＶOLN.前記ソースホロワ回路を構成するトランジ
スタ３のスレッショールド電圧をＶthe ，第１図の構成
における電源電圧をＶDDとした時、（ＶOLN −ＶDD）≦
Ｖthe を満足するための一例である。
が与えられた時に前記インバータ回路の出力４に現れる
電圧をＶOLN.前記ソースホロワ回路を構成するトランジ
スタ３のスレッショールド電圧をＶthe ，第１図の構成
における電源電圧をＶDDとした時、（ＶOLN −ＶDD）≦
Ｖthe を満足するための一例である。
このように構成された本発明回路はその全体でインバー
タ回路の機能を営むものである。即ち、入力に高レベル
の電圧が入力されると、接続点４には低レベルの電圧が
現れ、この低レベル電圧がソースホロワ回路（バッフ
ァ）を介してその接続点６からその対応レベルを保って
出力される。そして、入力レベルが逆転した場合にも、
同様の機能を果たす。
タ回路の機能を営むものである。即ち、入力に高レベル
の電圧が入力されると、接続点４には低レベルの電圧が
現れ、この低レベル電圧がソースホロワ回路（バッフ
ァ）を介してその接続点６からその対応レベルを保って
出力される。そして、入力レベルが逆転した場合にも、
同様の機能を果たす。
このような動作をする本発明回路においては、｜ＶDD｜
＜２ＶＦであり、そのため次段のゲート入力のダイオー
ド特性がほとんど見えなくなる。
＜２ＶＦであり、そのため次段のゲート入力のダイオー
ド特性がほとんど見えなくなる。
これは、第１０図に示すように、第１図の論理回路を縦
続接続したとき、第１０図に示すＶDD，ＶOD及びＶ
F（寄生ショットキーダイオードがオンしたときの電圧
降下）の間には、 ＶOD＋２ＶＦ≦−ＶDD なる関係がある。
続接続したとき、第１０図に示すＶDD，ＶOD及びＶ
F（寄生ショットキーダイオードがオンしたときの電圧
降下）の間には、 ＶOD＋２ＶＦ≦−ＶDD なる関係がある。
従って、−ＶDDが２ＶＦ以下であれば、寄生ショットキ
ーダイオードはオンせず、電流は流れない。それ故、次
段のゲート入力のダイオード特性は見えて来ない。第１
０図中のＧＮＤは大地電位を示す。
ーダイオードはオンせず、電流は流れない。それ故、次
段のゲート入力のダイオード特性は見えて来ない。第１
０図中のＧＮＤは大地電位を示す。
このように次段のゲート入力が見えなくなるから、第２
図の（２−２）に示すように立ち上がり時の駆動能力が
大きいし、立ち上がりの場合に低抵抗領域（第２図の
（２−２）参照）で変化するため、同様に駆動能力を大
きくすることができる。なお、第２図の（２−２）にお
けるＥ／Ｄ構成のソースホロワ電流は、Ｅ−ＦＥＴ３の
ＩDS−Ｄ−ＦＥＴ５のＩDSI であり、第２図の（２−
１）における従来例（第６図）のＤ／Ｄ構成のソースホ
ロワ電流は、ソースホロワｄ−ＦＥＴのＩDS＝電流源Ｄ
−ＦＥＴのＩDSI ＋次段ゲート回路の入力Ｄ−ＦＥＴゲ
ート電流ＩGS（ダイオード電流）である。
図の（２−２）に示すように立ち上がり時の駆動能力が
大きいし、立ち上がりの場合に低抵抗領域（第２図の
（２−２）参照）で変化するため、同様に駆動能力を大
きくすることができる。なお、第２図の（２−２）にお
けるＥ／Ｄ構成のソースホロワ電流は、Ｅ−ＦＥＴ３の
ＩDS−Ｄ−ＦＥＴ５のＩDSI であり、第２図の（２−
１）における従来例（第６図）のＤ／Ｄ構成のソースホ
ロワ電流は、ソースホロワｄ−ＦＥＴのＩDS＝電流源Ｄ
−ＦＥＴのＩDSI ＋次段ゲート回路の入力Ｄ−ＦＥＴゲ
ート電流ＩGS（ダイオード電流）である。
又、ＶOH状態では、次段ゲートのダイオード電流＝０
で、ＶOL状態ではソースホロワ電流＝０となるため、第
６図，第７図，第８図及び第９図に示す従来回路より同
一性能（駆動能力）を得るのに要する消費電力を少なく
することができる。
で、ＶOL状態ではソースホロワ電流＝０となるため、第
６図，第７図，第８図及び第９図に示す従来回路より同
一性能（駆動能力）を得るのに要する消費電力を少なく
することができる。
又、ソースホロワ回路が上述のような回路構成であるか
ら、ＶOLは、第７図の回路に比べて、第１図に示す論理
回路のパラメータを適当に選ぶことにより、ソースホロ
ワ回路のエンハンスメント形電界効果トランジスタ３の
｜Ｖthe ｜程度の電圧分だけマージンが良くなる（第３
図の（３−２）参照）。
ら、ＶOLは、第７図の回路に比べて、第１図に示す論理
回路のパラメータを適当に選ぶことにより、ソースホロ
ワ回路のエンハンスメント形電界効果トランジスタ３の
｜Ｖthe ｜程度の電圧分だけマージンが良くなる（第３
図の（３−２）参照）。
このことを利用して、前記のように、第１図の回路の入
力１に所定のHighレベルが与えられた時のインバータ回
路の出力電圧をＶOLN.ソースホロワトランジスタのスレ
ッショールド電圧をＶthe ，電源電圧をＶDDとした時、
（ＶOLN −ＶDD）≦the とすることにより、出力がＶOL
時のソースホロワ回路電流ＩDS＝０、ＶOLＶDDとした
ものである。
力１に所定のHighレベルが与えられた時のインバータ回
路の出力電圧をＶOLN.ソースホロワトランジスタのスレ
ッショールド電圧をＶthe ，電源電圧をＶDDとした時、
（ＶOLN −ＶDD）≦the とすることにより、出力がＶOL
時のソースホロワ回路電流ＩDS＝０、ＶOLＶDDとした
ものである。
更に、Ｅ／Ｄ構成のソースホロワ回路をバッファとし、
｜ＶDD｜＜２ＶＦとしているため、出力ドット時の出力
がＶOHのときソースホロワ回路のソースホロワトランジ
スタのＶGSの減少はあるが、Ｅ−ＦＥＴの使用によりそ
の割合が小さく、且つ次段のダイオードが小さい上、出
力がＶOLのときソースホロワ電流が零となってＶOLも上
昇しないから、従来回路（第６図及び第９図）より２倍
以上の出力ソースホロワドットが得られる（第４図参
照）。
｜ＶDD｜＜２ＶＦとしているため、出力ドット時の出力
がＶOHのときソースホロワ回路のソースホロワトランジ
スタのＶGSの減少はあるが、Ｅ−ＦＥＴの使用によりそ
の割合が小さく、且つ次段のダイオードが小さい上、出
力がＶOLのときソースホロワ電流が零となってＶOLも上
昇しないから、従来回路（第６図及び第９図）より２倍
以上の出力ソースホロワドットが得られる（第４図参
照）。
そのほか、Ｅ／Ｄ構成のインバータ出力及びＥ／Ｄ構成
のソースホロワ回路のＥ−ＦＥＴ及びＤ−ＦＥＴのゲー
ト幅比を任意に変えることにより、立ち上がり／立ち下
がりの延滞時間（駆動能力を含む）比を変えることが可
能であり、最適設計では立ち上がり／立ち下がり延滞時
間比を１に設定することができる。
のソースホロワ回路のＥ−ＦＥＴ及びＤ−ＦＥＴのゲー
ト幅比を任意に変えることにより、立ち上がり／立ち下
がりの延滞時間（駆動能力を含む）比を変えることが可
能であり、最適設計では立ち上がり／立ち下がり延滞時
間比を１に設定することができる。
第５図は上述パラメータを変えた場合の他の実施例を示
す。
す。
又、本発明回路は、従来回路（第６図，第８図）に比し
素子数が少ない（ダイオードがない）から高集積化に適
している。
素子数が少ない（ダイオードがない）から高集積化に適
している。
なお、本発明回路は入力のＡＮＤ（縦積）（その数〜
２）ができるほか、多数のソースホロワ回路をインバー
タ回路に接続して回路を構成することもできる（マルチ
ソースホロワ回路出力を得ることができる）。
２）ができるほか、多数のソースホロワ回路をインバー
タ回路に接続して回路を構成することもできる（マルチ
ソースホロワ回路出力を得ることができる）。
又、電界効果トランジスタはＭＩＳ電界効果トランジス
タ（Metal Insulater Semiconduction電界効果トランジ
スタ・ＭＩＳＦＥＴ）であってもよい。
タ（Metal Insulater Semiconduction電界効果トランジ
スタ・ＭＩＳＦＥＴ）であってもよい。
ＭＩＳ電界効果トランジスタを用いた場合に、Ｅ／Ｄ構
成のインバータ回路にレベルシフトのないＥ／Ｄ構成の
ソースホロワ回路を接続し、前記のように（ＶOLN −Ｖ
DD）≦Ｖthe とすることにより、低消費電力，高負荷駆
動能力及び多数の出力ドットが得られる。
成のインバータ回路にレベルシフトのないＥ／Ｄ構成の
ソースホロワ回路を接続し、前記のように（ＶOLN −Ｖ
DD）≦Ｖthe とすることにより、低消費電力，高負荷駆
動能力及び多数の出力ドットが得られる。
なお、今までの説明で判るように、第１図，第５図〜第
９図は各論理回路の入力数及び印加電源電圧（各図でＧ
ＮＤを＋ＶDD，ＶDDをＧＮＤにできるのは勿論である）
を規定したものでないことは明白である。
９図は各論理回路の入力数及び印加電源電圧（各図でＧ
ＮＤを＋ＶDD，ＶDDをＧＮＤにできるのは勿論である）
を規定したものでないことは明白である。
〔発明の効果） 以上述べたように、本発明によれば、 シフトダイオードが不要になり、論理回路サイズが
縮小され、 負荷駆動能力を高くし得て低消費電力化を推進し得
る、 配線遅延時間の短縮化で動作速度の高速化を促しつ
つ論理機能の高揚が実現できるほか、 １電源化が可能となり、マージンも高く取れる上、 高歩留りの高集積化に適している、等の効果が得ら
れる。
縮小され、 負荷駆動能力を高くし得て低消費電力化を推進し得
る、 配線遅延時間の短縮化で動作速度の高速化を促しつ
つ論理機能の高揚が実現できるほか、 １電源化が可能となり、マージンも高く取れる上、 高歩留りの高集積化に適している、等の効果が得ら
れる。
第１図は本発明の一実施例を示す図、第２図の（２−
１）は第６図回路のソースホロワ電流（ＶDS−ＩDS特
性）を示す図、第２図の（２−２）は第１図回路のソー
スホロワ電流（ＶDS−ＩDS特性）を示す図、第３図の
（３−１）は第７図回路のＶIN−ＶOUT 特性を示す図、
第３図の（３−２）は第１図回路のＶIN−ＶOUT 特性を
示す図、第４図は第１図回路のソースホロワ回路から多
数のソースホロワドットを得るようにした回路を示す
図、第５図は第１図回路のパラメータを変えた場合の回
路を示す図、第６図は１つの従来回路を示す図、第７〜
第９図は他の従来回路を示す図、第１０図は次段ゲート
のダイオード特性が見えなくなることを説明する図であ
る。 図において、１，３はエンハンスメント形電界効果トラ
ンジスタ、２，５はデプレッション形電界効果トラジス
タである。
１）は第６図回路のソースホロワ電流（ＶDS−ＩDS特
性）を示す図、第２図の（２−２）は第１図回路のソー
スホロワ電流（ＶDS−ＩDS特性）を示す図、第３図の
（３−１）は第７図回路のＶIN−ＶOUT 特性を示す図、
第３図の（３−２）は第１図回路のＶIN−ＶOUT 特性を
示す図、第４図は第１図回路のソースホロワ回路から多
数のソースホロワドットを得るようにした回路を示す
図、第５図は第１図回路のパラメータを変えた場合の回
路を示す図、第６図は１つの従来回路を示す図、第７〜
第９図は他の従来回路を示す図、第１０図は次段ゲート
のダイオード特性が見えなくなることを説明する図であ
る。 図において、１，３はエンハンスメント形電界効果トラ
ンジスタ、２，５はデプレッション形電界効果トラジス
タである。
Claims (3)
- 【請求項１】ゲートに入力を接続した第１のエンハンス
メント形電界効果トランジスタ及び該トランジスタのド
レインにゲートとソースとを直接接続した第１のデプレ
ッション形電界効果トランジスタを有するインバータ回
路と、 該インバータ回路を構成する両トランジスタの接続点を
ゲートに接続した第２のエンハンスメント形電界効果ト
ランジスタ及び該トランジスタのソースにドレインを接
続しゲートとソースとを直接接続した第２のデプレッシ
ョン形電界効果トランジスタを有するソースホロワ回路
と、 前記第１のデプレッション形電界効果トランジスタ及び
前記第２のエンハンスメント形電界効果トランジスタの
ドレイン並びに前記第１のエンハンスメント形電界効果
トランジスタ及び前記第２のデプレッション形電界効果
トランジスタのソースに給電するための回路とから成
り、 前記ソースホロワ回路を構成する両トランジスタの接続
点を出力とするように構成し、 さらに、入力に所定のＨigh レベルを与えた時の前記イ
ンバータ回路の出力電圧をＶOLN ，前記第１のエンハン
スメント形電界効果トランジスタ及び前記第２のデプレ
ッション形電界効果トランジスタのソースに給電される
電源電圧をＶDD，前記第２のエンハンスメント形電界効
果トランジスタのスレショールド電圧をＶthe とした
時、（ＶOLN −ＶDD）≦Ｖthe にしたことを特徴とする
論理回路。 - 【請求項２】前記電界効果トランジスタはＭＥＳ電界効
果トランジスタであり、前記給電回路は前記第１のデプ
レッション形電界効果トランジスタ及び前記第２のエン
ハンスメント形電界効果トランジスタのドレインを第１
の電位に接続し、第１の電位を基準電位としたとき前記
第１のエンハンスメント形電界効果トランジスタ及び第
２のデプレッション形電界効果トランジスタのソースを
基準電位より低い電圧ＶDDに接続するものであって該電
圧ＶDDは｜ＶDD｜＜２ＶＦ（ＶＦはＭＥＳ電界効果トラ
ンジスタのゲート・ソース間ショットキダイオード順方
向電圧である。）にしたことを特徴とする特許請求の範
囲第１項記載の論理回路。 - 【請求項３】前記電界効果トランジスタはＭＩＳ電界効
果型トランジスタであることを特徴とする特許請求の範
囲第１項記載の論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59227015A JPH0628336B2 (ja) | 1984-10-29 | 1984-10-29 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59227015A JPH0628336B2 (ja) | 1984-10-29 | 1984-10-29 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61105117A JPS61105117A (ja) | 1986-05-23 |
| JPH0628336B2 true JPH0628336B2 (ja) | 1994-04-13 |
Family
ID=16854177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59227015A Expired - Lifetime JPH0628336B2 (ja) | 1984-10-29 | 1984-10-29 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0628336B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2944569B2 (ja) * | 1997-05-16 | 1999-09-06 | 九州日本電気株式会社 | 樹脂封止金型の洗浄方法 |
| WO2011043175A1 (en) | 2009-10-09 | 2011-04-14 | Semiconductor Energy Laboratory Co., Ltd. | Logic circuit and display device having the same |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2517882A1 (fr) * | 1981-12-09 | 1983-06-10 | Thomson Csf | Procede collectif de fabrication de circuits logiques comportant au moins un transistor a effet de champ du type a faible tension de seuil et une resistance saturable, et circuit logique realise par un tel procede |
-
1984
- 1984-10-29 JP JP59227015A patent/JPH0628336B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61105117A (ja) | 1986-05-23 |
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