JPH05211436A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH05211436A JPH05211436A JP4015560A JP1556092A JPH05211436A JP H05211436 A JPH05211436 A JP H05211436A JP 4015560 A JP4015560 A JP 4015560A JP 1556092 A JP1556092 A JP 1556092A JP H05211436 A JPH05211436 A JP H05211436A
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Abstract
(57)【要約】 （修正有）
【目的】電力消費を増大することなくＥ／Ｅ型の回路構
成を採用でき、且つ、次段へ流れ込む電流を少なくする
と共に、充分なノイズマージンを確保する。 【構成】反転信号生成部１０と、入力信号ＩＮのハイレ
ベル期間にオンしてローレベルの信号ＯＵＴを出力する
ローレベル側のスイッチングトランジスタ１１と、反転
信号生成部１０の出力信号ＩＮX のハイレベル期間にオ
ンしてハイレベルの信号ＯＵＴを出力するハイレベル側
のスイッチングトランジスタ１２と、を備えるスーパー
バッファ１３を含む論理ゲート回路において、信号ＩＮ
X とローレベルの電位を決定する負側電源ＶSSとの間
に、ゲート−ドレイン間を共通にするとともに、ハイレ
ベル側のスイッチングトランジスタ１２のしきい値電圧
とほぼ同一のしきい値電圧を有するレベルクランプトラ
ンジスタ１４と、カソードを負側電源Ｖssに接続したシ
ョットキダイオード１５とを直列に接続する。
成を採用でき、且つ、次段へ流れ込む電流を少なくする
と共に、充分なノイズマージンを確保する。 【構成】反転信号生成部１０と、入力信号ＩＮのハイレ
ベル期間にオンしてローレベルの信号ＯＵＴを出力する
ローレベル側のスイッチングトランジスタ１１と、反転
信号生成部１０の出力信号ＩＮX のハイレベル期間にオ
ンしてハイレベルの信号ＯＵＴを出力するハイレベル側
のスイッチングトランジスタ１２と、を備えるスーパー
バッファ１３を含む論理ゲート回路において、信号ＩＮ
X とローレベルの電位を決定する負側電源ＶSSとの間
に、ゲート−ドレイン間を共通にするとともに、ハイレ
ベル側のスイッチングトランジスタ１２のしきい値電圧
とほぼ同一のしきい値電圧を有するレベルクランプトラ
ンジスタ１４と、カソードを負側電源Ｖssに接続したシ
ョットキダイオード１５とを直列に接続する。
Description
【０００１】
【産業上の利用分野】本発明は、化合物半導体トランジ
スタの１種であるＧａＡｓＭＥＳＦＥＴを主要デバイス
として構成する半導体集積回路に関する。スイッチング
速度の早いＧａＡｓＭＥＳＦＥＴ（Metal-Semiconducto
r FET：ショットキーゲート電界効果トランジスタ）を
用いた論理ゲートとして代表的なＤＣＦＬ（Direct Cou
pled FET Logic）は、構成素子数が少なく、しかも低消
費電力であることから、高集積化に最適で近年、広く用
いられるようになってきた。
スタの１種であるＧａＡｓＭＥＳＦＥＴを主要デバイス
として構成する半導体集積回路に関する。スイッチング
速度の早いＧａＡｓＭＥＳＦＥＴ（Metal-Semiconducto
r FET：ショットキーゲート電界効果トランジスタ）を
用いた論理ゲートとして代表的なＤＣＦＬ（Direct Cou
pled FET Logic）は、構成素子数が少なく、しかも低消
費電力であることから、高集積化に最適で近年、広く用
いられるようになってきた。
【０００２】ところで、ＤＣＦＬの負荷駆動能力は、他
の論理ゲートと比較して小さいために、大きな負荷を駆
動する場合には、次に述べるスーパーバッファを用いる
ことが多い。
の論理ゲートと比較して小さいために、大きな負荷を駆
動する場合には、次に述べるスーパーバッファを用いる
ことが多い。
【０００３】
【従来の技術】図４（ａ）（ｂ）は、スーパーバッファ
の２つの構成例である。図４（ａ）に示す第１の例は、
ディプリーションモード型の負荷トランジスタ１と、エ
ンハンスメントモード型の第１のスイッチングトランジ
スタ２とを直列に接続した前段回路３、前段回路３の出
力すなわち第１のスイッチングトランジスタ２のドレイ
ンにゲートを接続した第２のスイッチングトランジスタ
４と、第１のスイッチングトランジスタ２のゲートにゲ
ートを接続した第３のスイッチングトランジスタ５とを
直列に接続した後段回路６を含む。入力信号ＩＮの論理
を反転した信号ＩＮX を前段回路３から出力するととも
に、この信号ＩＮX のハイレベル期間（入力信号ＩＮの
ローレベル期間）で第２のスイッチングトランジスタ４
をオンさせる一方、入力信号ＩＮのハイレベル期間で第
３のスイッチングトランジスタ５をオンさせるように動
作する。この例は、負荷トランジスタ１だけをディプリ
ーションモード型（以下、Ｄ型）とし、他のトランジス
タを全てエンハンスメントモード型（以下、Ｅ型）とし
たもので、Ｅ／Ｅ型と呼ばれる回路形式である。
の２つの構成例である。図４（ａ）に示す第１の例は、
ディプリーションモード型の負荷トランジスタ１と、エ
ンハンスメントモード型の第１のスイッチングトランジ
スタ２とを直列に接続した前段回路３、前段回路３の出
力すなわち第１のスイッチングトランジスタ２のドレイ
ンにゲートを接続した第２のスイッチングトランジスタ
４と、第１のスイッチングトランジスタ２のゲートにゲ
ートを接続した第３のスイッチングトランジスタ５とを
直列に接続した後段回路６を含む。入力信号ＩＮの論理
を反転した信号ＩＮX を前段回路３から出力するととも
に、この信号ＩＮX のハイレベル期間（入力信号ＩＮの
ローレベル期間）で第２のスイッチングトランジスタ４
をオンさせる一方、入力信号ＩＮのハイレベル期間で第
３のスイッチングトランジスタ５をオンさせるように動
作する。この例は、負荷トランジスタ１だけをディプリ
ーションモード型（以下、Ｄ型）とし、他のトランジス
タを全てエンハンスメントモード型（以下、Ｅ型）とし
たもので、Ｅ／Ｅ型と呼ばれる回路形式である。
【０００４】図４（ｂ）に示す第２の例は、後段回路７
の第２のスイッチングトランジスタ８をＤ型としたもの
で、Ｅ／Ｄ型と呼ばれる回路形式である。なお、図４
（ａ）（ｂ）において、ＶDDは正側電源（例えば＋２
Ｖ）、ＶSSは負側電源（例えば０Ｖ）である。いずれの
例も、入力信号ＩＮが第１のスイッチングトランジスタ
２のしきい値電圧以下のローレベルであれば、ＩＮX が
ほぼＶDDとなり、第２のスイッチングトランジスタ４
（第２の例では８）を通して出力信号ＯＵＴの電位が引
き上げられる（ＯＵＴ→ハイレベル；ＶH ）。または、
入力信号ＩＮが第１のスイッチングトランジスタ２のし
きい値電圧以下を越えるハイレベルであれば、ＩＮX が
ほぼＶSSとなり、第３のスイッチングトランジスタ５を
通して出力信号ＯＵＴの電位が引き下げられる（ＯＵＴ
→ローレベル；ＶL ）。
の第２のスイッチングトランジスタ８をＤ型としたもの
で、Ｅ／Ｄ型と呼ばれる回路形式である。なお、図４
（ａ）（ｂ）において、ＶDDは正側電源（例えば＋２
Ｖ）、ＶSSは負側電源（例えば０Ｖ）である。いずれの
例も、入力信号ＩＮが第１のスイッチングトランジスタ
２のしきい値電圧以下のローレベルであれば、ＩＮX が
ほぼＶDDとなり、第２のスイッチングトランジスタ４
（第２の例では８）を通して出力信号ＯＵＴの電位が引
き上げられる（ＯＵＴ→ハイレベル；ＶH ）。または、
入力信号ＩＮが第１のスイッチングトランジスタ２のし
きい値電圧以下を越えるハイレベルであれば、ＩＮX が
ほぼＶSSとなり、第３のスイッチングトランジスタ５を
通して出力信号ＯＵＴの電位が引き下げられる（ＯＵＴ
→ローレベル；ＶL ）。
【０００５】ところで、出力信号ＯＵＴのハイレベルの
電位は、図示しない次段ショットキ接合の拡散電位によ
ってクランプされるために、ＶDDよりも低い電位になる
が、このとき（ＯＵＴ→ＶH ）の第２のスイッチングト
ランジスタ４のゲート電位はほぼＶDDであるから、第２
のスイッチングトランジスタ４を通して次段の回路に大
きな負荷電流ＩL が流れ込む。その結果、電力消費が増
大したり、場合によっては次段のゲート電流が許容密度
を越えたりするといった欠点がある。
電位は、図示しない次段ショットキ接合の拡散電位によ
ってクランプされるために、ＶDDよりも低い電位になる
が、このとき（ＯＵＴ→ＶH ）の第２のスイッチングト
ランジスタ４のゲート電位はほぼＶDDであるから、第２
のスイッチングトランジスタ４を通して次段の回路に大
きな負荷電流ＩL が流れ込む。その結果、電力消費が増
大したり、場合によっては次段のゲート電流が許容密度
を越えたりするといった欠点がある。
【０００６】そこで、従来は、負荷電流ＩL を抑えるた
めに、（１）電源電圧を適当な値に設定したり、（２）
図５に示すように、第２のスイッチングトランジスタ４
または８のゲート電位をショットキダイオード９でクラ
ンプしたりする対策がとられる。
めに、（１）電源電圧を適当な値に設定したり、（２）
図５に示すように、第２のスイッチングトランジスタ４
または８のゲート電位をショットキダイオード９でクラ
ンプしたりする対策がとられる。
【０００７】
【発明が解決しようとする課題】しかしながら、上記対
策（１）にあっては、電源電圧として特定の値しかとれ
なくなり、設計の自由度等が損なわれるといった問題点
や、電源電圧の変動に伴って負荷電流ＩL が大きく変化
するために、電力消費を安定化できないといった問題点
がある。
策（１）にあっては、電源電圧として特定の値しかとれ
なくなり、設計の自由度等が損なわれるといった問題点
や、電源電圧の変動に伴って負荷電流ＩL が大きく変化
するために、電力消費を安定化できないといった問題点
がある。
【０００８】一方、上記対策（２）にあっては、第２の
スイッチングトランジスタ４のゲート電位を、ショット
キダイオード９の順方向電圧ＶF9（一般に約０．７Ｖ）
でクランプでき、低いゲート電位によって負荷電流ＩL
を抑えることができるものの、例えば、図５（ａ）に示
すＥ／Ｅ型（第２のスイッチングトランジスタ４をＥ型
とする）の場合には、出力電圧ＯＵＴのハイレベル電位
が、少なくとも上記クランプ電位（ＶF9≒０．７Ｖ）か
らさらに第２のスイッチングトランジスタ４のゲート−
ソース間電圧ＶGS4 （一般に約０．２Ｖ〜０．３Ｖ）だ
け低い電圧（Ｖ H ＝０．４Ｖ〜０．５Ｖ）になるた
め、出力信号ＯＵＴの論理振幅（ＶH −ＶL ）が狭くな
って、ノイズマージンが減少するといった問題点があ
る。これは元々ノイズマージンが小さいＤＣＦＬ回路に
とって致命的な問題点である。
スイッチングトランジスタ４のゲート電位を、ショット
キダイオード９の順方向電圧ＶF9（一般に約０．７Ｖ）
でクランプでき、低いゲート電位によって負荷電流ＩL
を抑えることができるものの、例えば、図５（ａ）に示
すＥ／Ｅ型（第２のスイッチングトランジスタ４をＥ型
とする）の場合には、出力電圧ＯＵＴのハイレベル電位
が、少なくとも上記クランプ電位（ＶF9≒０．７Ｖ）か
らさらに第２のスイッチングトランジスタ４のゲート−
ソース間電圧ＶGS4 （一般に約０．２Ｖ〜０．３Ｖ）だ
け低い電圧（Ｖ H ＝０．４Ｖ〜０．５Ｖ）になるた
め、出力信号ＯＵＴの論理振幅（ＶH −ＶL ）が狭くな
って、ノイズマージンが減少するといった問題点があ
る。これは元々ノイズマージンが小さいＤＣＦＬ回路に
とって致命的な問題点である。
【０００９】なお、図５（ｂ）に示すＥ／Ｄ型（第２の
スイッチングトランジスタ８をＤ型とする）の場合に
は、ゲート−ソース間電圧による低下分がなく、ＶH ＝
０．７ＶとなってＥ／Ｅ型よりも大きなノイズマージン
を確保できるが、反面、ノーマリオンのＤ型を使用する
ために、消費電力が大きくなるといった問題点がある。
そこで、本発明は、電力消費を増大することなくＥ／Ｅ
型の回路構成を採用でき、且つ、次段へ流れ込む電流を
少なくすると共に、充分なノイズマージンを確保するこ
とを目的とする。
スイッチングトランジスタ８をＤ型とする）の場合に
は、ゲート−ソース間電圧による低下分がなく、ＶH ＝
０．７ＶとなってＥ／Ｅ型よりも大きなノイズマージン
を確保できるが、反面、ノーマリオンのＤ型を使用する
ために、消費電力が大きくなるといった問題点がある。
そこで、本発明は、電力消費を増大することなくＥ／Ｅ
型の回路構成を採用でき、且つ、次段へ流れ込む電流を
少なくすると共に、充分なノイズマージンを確保するこ
とを目的とする。
【００１０】
【課題を解決するための手段】本発明は、上記目的を達
成するためその原理構成を図１に示すように、入力信号
ＩＮの論理を反転した信号ＩＮX を生成する反転信号生
成部１０と、前記入力信号ＩＮのハイレベル期間にオン
してローレベルの信号ＯＵＴを出力するローレベル側の
スイッチングトランジスタ１１と、前記反転信号生成部
１０から出力される信号ＩＮX のハイレベル期間にオン
してハイレベルの信号ＯＵＴを出力するハイレベル側の
スイッチングトランジスタ１２と、を備えるスーパーバ
ッファ１３を含む半導体集積回路において、前記反転信
号生成部１０から出力される信号ＩＮX と前記ローレベ
ルの電位を決定する負側電源ＶSSとの間に、ゲート−ド
レイン間を共通にするとともに、前記ハイレベル側のス
イッチングトランジスタ１２のしきい値電圧とほぼ同一
のしきい値電圧を有するレベルクランプトランジスタ１
４と、カソードを前記負側電源に接続したショットキダ
イオード１５とを直列に接続したことを特徴とする。
成するためその原理構成を図１に示すように、入力信号
ＩＮの論理を反転した信号ＩＮX を生成する反転信号生
成部１０と、前記入力信号ＩＮのハイレベル期間にオン
してローレベルの信号ＯＵＴを出力するローレベル側の
スイッチングトランジスタ１１と、前記反転信号生成部
１０から出力される信号ＩＮX のハイレベル期間にオン
してハイレベルの信号ＯＵＴを出力するハイレベル側の
スイッチングトランジスタ１２と、を備えるスーパーバ
ッファ１３を含む半導体集積回路において、前記反転信
号生成部１０から出力される信号ＩＮX と前記ローレベ
ルの電位を決定する負側電源ＶSSとの間に、ゲート−ド
レイン間を共通にするとともに、前記ハイレベル側のス
イッチングトランジスタ１２のしきい値電圧とほぼ同一
のしきい値電圧を有するレベルクランプトランジスタ１
４と、カソードを前記負側電源に接続したショットキダ
イオード１５とを直列に接続したことを特徴とする。
【００１１】
【作用】本発明では、ハイレベル側のスイッチングトラ
ンジスタ１２のゲート電圧が、ショットキダイオード１
５の順方向電圧ＶF15に、レベルクランプトランジスタ
１４のゲート−ソース間電圧ＶGS14を加え合わせた大き
さの電圧で制限される（ちなみに、図５の従来例はショ
ットキダイオードの順方向電圧だけで制限）。
ンジスタ１２のゲート電圧が、ショットキダイオード１
５の順方向電圧ＶF15に、レベルクランプトランジスタ
１４のゲート−ソース間電圧ＶGS14を加え合わせた大き
さの電圧で制限される（ちなみに、図５の従来例はショ
ットキダイオードの順方向電圧だけで制限）。
【００１２】したがって、ハイレベル側のスイッチング
トランジスタ１２（従来例の第２のスイッチングトラン
ジスタに相当）に例えばＥ型を採用した場合、そのトラ
ンジスタ１２のゲート−ソース間電圧ＶGS12によるノイ
ズマージンの低下分を、レベルクランプトランジスタ１
４のゲート−ソース間電圧ＶGS14で補うことができ、低
消費電力の達成と充分なノイズマージンの確保、及び次
段への流入電流を少なくした半導体集積回路を実現でき
る。
トランジスタ１２（従来例の第２のスイッチングトラン
ジスタに相当）に例えばＥ型を採用した場合、そのトラ
ンジスタ１２のゲート−ソース間電圧ＶGS12によるノイ
ズマージンの低下分を、レベルクランプトランジスタ１
４のゲート−ソース間電圧ＶGS14で補うことができ、低
消費電力の達成と充分なノイズマージンの確保、及び次
段への流入電流を少なくした半導体集積回路を実現でき
る。
【００１３】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図２、図３は本発明に係る半導体集積回路の一実
施例を示す図である。まず、構成を説明する。図２にお
いて、３０はスーパーバッファ回路、４０はスーパーバ
ッファ回路３０の出力に繋がるＤＣＦＬ構成の論理回路
（以下、次段の論理回路）である。なお、ＣL は配線容
量を表している。次段の論理回路４０は、例えば、１個
の負荷トランジスタ（Ｄ型）４１と２個のスイッチング
トランジスタ（Ｅ型）４２、４３とを備え、２つの入力
Ａ、Ｂの何れか一方がハイレベルになると出力をローレ
ベルにするノア論理ゲートである。
する。図２、図３は本発明に係る半導体集積回路の一実
施例を示す図である。まず、構成を説明する。図２にお
いて、３０はスーパーバッファ回路、４０はスーパーバ
ッファ回路３０の出力に繋がるＤＣＦＬ構成の論理回路
（以下、次段の論理回路）である。なお、ＣL は配線容
量を表している。次段の論理回路４０は、例えば、１個
の負荷トランジスタ（Ｄ型）４１と２個のスイッチング
トランジスタ（Ｅ型）４２、４３とを備え、２つの入力
Ａ、Ｂの何れか一方がハイレベルになると出力をローレ
ベルにするノア論理ゲートである。
【００１４】スーパーバッファ回路３０は、正側の電源
ＶDD（例えば＋２Ｖ）と負側の電源ＶSS（例えば０Ｖ）
の間に負荷トランジスタ（Ｄ型）３１と第１のスイッチ
ングトランジスタ（Ｅ型）３２とを直列接続した前段回
路３３、同じくＶDDとＶSSの間に第２のスイッチングト
ランジスタ（Ｅ型）３４と第３のスイッチングトランジ
スタ３５とを直列接続した後段回路３６、前段回路３３
の出力（第１のスイッチングトランジスタ３２のドレイ
ン）とＶSSの間にレベルシフトトランジスタ（Ｅ型）３
７とショットキダイオード３８とを直列接続したレベル
クランプ回路３９を備える。ここで、レベルシフトトラ
ンジスタ３７は、第２のスイッチングトランジスタ３４
のしきい値電圧Ｖth34とほぼ同一のしきい値電圧Ｖth37
を有し、そのゲートとドレイン間を共通に接続してい
る。また、ショットキダイオード３８のカソード側はＶ
SSに接続されている。
ＶDD（例えば＋２Ｖ）と負側の電源ＶSS（例えば０Ｖ）
の間に負荷トランジスタ（Ｄ型）３１と第１のスイッチ
ングトランジスタ（Ｅ型）３２とを直列接続した前段回
路３３、同じくＶDDとＶSSの間に第２のスイッチングト
ランジスタ（Ｅ型）３４と第３のスイッチングトランジ
スタ３５とを直列接続した後段回路３６、前段回路３３
の出力（第１のスイッチングトランジスタ３２のドレイ
ン）とＶSSの間にレベルシフトトランジスタ（Ｅ型）３
７とショットキダイオード３８とを直列接続したレベル
クランプ回路３９を備える。ここで、レベルシフトトラ
ンジスタ３７は、第２のスイッチングトランジスタ３４
のしきい値電圧Ｖth34とほぼ同一のしきい値電圧Ｖth37
を有し、そのゲートとドレイン間を共通に接続してい
る。また、ショットキダイオード３８のカソード側はＶ
SSに接続されている。
【００１５】前段回路３３は、入力信号ＩＮがローレベ
ルにある間、第１のスイッチングトランジスタ３２をオ
フ状態にして、そのドレインに現れる信号ＩＮX の論理
をハイレベルにする一方、入力信号ＩＮがハイレベルに
なると、信号ＩＮX の論理をローレベルにする。したが
って、前段回路３３は、入力信号ＩＮの論理を反転した
信号ＩＮX を生成する反転信号生成部として機能する。
ルにある間、第１のスイッチングトランジスタ３２をオ
フ状態にして、そのドレインに現れる信号ＩＮX の論理
をハイレベルにする一方、入力信号ＩＮがハイレベルに
なると、信号ＩＮX の論理をローレベルにする。したが
って、前段回路３３は、入力信号ＩＮの論理を反転した
信号ＩＮX を生成する反転信号生成部として機能する。
【００１６】また、後段回路３６の第２のスイッチング
トランジスタ３４は、信号ＩＮX がハイレベルにある
間、オン状態となって信号ＯＵＴの論理をハイレベルに
し、第３のスイッチングトランジスタ３５は、信号ＩＮ
がハイレベルにある間、オン状態となって信号ＯＵＴの
論理をローレベルにする。したがって、第２のスイッチ
ングトランジスタ３４は、発明の要旨に記載のハイレベ
ル側のスイッチングトランジスタに相当し、第３のスイ
ッチングトランジスタ３５は、同じくローレベル側のス
イッチングトランジスタに相当する。
トランジスタ３４は、信号ＩＮX がハイレベルにある
間、オン状態となって信号ＯＵＴの論理をハイレベルに
し、第３のスイッチングトランジスタ３５は、信号ＩＮ
がハイレベルにある間、オン状態となって信号ＯＵＴの
論理をローレベルにする。したがって、第２のスイッチ
ングトランジスタ３４は、発明の要旨に記載のハイレベ
ル側のスイッチングトランジスタに相当し、第３のスイ
ッチングトランジスタ３５は、同じくローレベル側のス
イッチングトランジスタに相当する。
【００１７】次に、作用を説明する。今、入力信号ＩＮ
がハイレベルにあるとき、すなわち反転信号生成部の論
理しきい値よりも高い電位にあるときは、第１のスイッ
チングトランジスタ３２のドレインに現れる信号ＩＮX
の論理は、ほぼＶSS相当のローレベルになる。このと
き、第３のスイッチングトランジスタ３５は、ハイレベ
ルの入力信号ＩＮをゲートに受けてオン状態となるた
め、信号ＯＵＴの論理はほぼＶSS相当のローレベルにな
る。
がハイレベルにあるとき、すなわち反転信号生成部の論
理しきい値よりも高い電位にあるときは、第１のスイッ
チングトランジスタ３２のドレインに現れる信号ＩＮX
の論理は、ほぼＶSS相当のローレベルになる。このと
き、第３のスイッチングトランジスタ３５は、ハイレベ
ルの入力信号ＩＮをゲートに受けてオン状態となるた
め、信号ＯＵＴの論理はほぼＶSS相当のローレベルにな
る。
【００１８】一方、入力信号ＩＮが反転信号生成部の論
理しきい値を下回ると、この第１のスイッチングトラン
ジスタ３２がオン状態からオフ状態へと遷移するため
に、信号ＩＮX の電位がほぼＶSSから正側へと変化し始
め、これに伴ってレベルシフトトランジスタ３７のドレ
イン−ソース間電圧（ゲート−ソース間電圧ＶGS37）が
増大側に変化する。ＶGS37が当該レベルシフトトランジ
スタ３７のしきい値電圧Ｖth37を越えると、このレベル
シフトトランジスタ３７に電流ｉ37が流れ出し、そし
て、前段回路３３の負荷トランジスタ３１（定電流源で
もある）の電流ｉ31を全て流せるだけのＶGS37（一般に
０．３Ｖ〜０．４Ｖ、以下０．３Ｖで代表）になった時
点で定常状態に入る。
理しきい値を下回ると、この第１のスイッチングトラン
ジスタ３２がオン状態からオフ状態へと遷移するため
に、信号ＩＮX の電位がほぼＶSSから正側へと変化し始
め、これに伴ってレベルシフトトランジスタ３７のドレ
イン−ソース間電圧（ゲート−ソース間電圧ＶGS37）が
増大側に変化する。ＶGS37が当該レベルシフトトランジ
スタ３７のしきい値電圧Ｖth37を越えると、このレベル
シフトトランジスタ３７に電流ｉ37が流れ出し、そし
て、前段回路３３の負荷トランジスタ３１（定電流源で
もある）の電流ｉ31を全て流せるだけのＶGS37（一般に
０．３Ｖ〜０．４Ｖ、以下０．３Ｖで代表）になった時
点で定常状態に入る。
【００１９】電流ｉ37はショットキダイオード３８の順
方向電流でもあり、ショットキーダイオード３８の両端
には、この電流ｉ37の大小に拘らず（すなわち流れてさ
えいれば）、ほぼ一定の順方向電圧ＶF38（一般に０．
７Ｖ程度）が生じる。したがって、信号ＩＮX のハイレ
ベル電位、言い換えれば第２のスイッチングトランジス
タ３４のゲート電位は、上記定常状態のＶGS37（０．３
Ｖ）とＶF38（０．７Ｖ）の和で与えられ、ほぼ１．０
Ｖにクランプされる。
方向電流でもあり、ショットキーダイオード３８の両端
には、この電流ｉ37の大小に拘らず（すなわち流れてさ
えいれば）、ほぼ一定の順方向電圧ＶF38（一般に０．
７Ｖ程度）が生じる。したがって、信号ＩＮX のハイレ
ベル電位、言い換えれば第２のスイッチングトランジス
タ３４のゲート電位は、上記定常状態のＶGS37（０．３
Ｖ）とＶF38（０．７Ｖ）の和で与えられ、ほぼ１．０
Ｖにクランプされる。
【００２０】その結果、第２のスイッチングトランジス
タ３４のソース電位、すなわち信号ＯＵＴのハイレベル
電位が、当該トランジスタ３４のゲート電位（１．０
Ｖ）から当該トランジスタ３４のゲート−ソース間電圧
ＶGS34を引いた電位で与えられ、ほぼ０．７Ｖになる。
これは、ＶGS34とＶGS37が等しく、且つ、次段のショッ
トキー電圧ＶF42 （トランジスタ４２のゲート−ソース
間電圧ＶGS42に相当）とレベルクランプ回路３９のＶ
F38 とが等しい関係にあるからである。
タ３４のソース電位、すなわち信号ＯＵＴのハイレベル
電位が、当該トランジスタ３４のゲート電位（１．０
Ｖ）から当該トランジスタ３４のゲート−ソース間電圧
ＶGS34を引いた電位で与えられ、ほぼ０．７Ｖになる。
これは、ＶGS34とＶGS37が等しく、且つ、次段のショッ
トキー電圧ＶF42 （トランジスタ４２のゲート−ソース
間電圧ＶGS42に相当）とレベルクランプ回路３９のＶ
F38 とが等しい関係にあるからである。
【００２１】以上述べたように、本実施例では、第２の
スイッチングゲート３４のゲート電位を、レベルシフト
トランジスタ３７の定常状態のゲート−ソース間電圧Ｖ
GS37とショットキダイオード３８の順方向電圧ＶF38 と
の和（ＶGS37＋ＶF38 ）に相当する電位にクランプする
ことができる。したがって、例えば図５（ａ）に示す従
来例の場合には、ショットキダイオード９の順方向電圧
だけでクランプ電位が決定されていたのに対し、さらに
ＶGS37（０．３Ｖ程度）だけ高い電位にクランプするこ
とができ、第２のスイッチングトランジスタ（Ｅ型）３
４のゲート−ソース間電圧ＶGS34によるノイズマージン
の低下分をＶGS37によって補うことができる。
スイッチングゲート３４のゲート電位を、レベルシフト
トランジスタ３７の定常状態のゲート−ソース間電圧Ｖ
GS37とショットキダイオード３８の順方向電圧ＶF38 と
の和（ＶGS37＋ＶF38 ）に相当する電位にクランプする
ことができる。したがって、例えば図５（ａ）に示す従
来例の場合には、ショットキダイオード９の順方向電圧
だけでクランプ電位が決定されていたのに対し、さらに
ＶGS37（０．３Ｖ程度）だけ高い電位にクランプするこ
とができ、第２のスイッチングトランジスタ（Ｅ型）３
４のゲート−ソース間電圧ＶGS34によるノイズマージン
の低下分をＶGS37によって補うことができる。
【００２２】その結果、電流消費を抑え、且つ次段への
電流の流れ込みを抑えたＥ／Ｅ型のスーパーバッファを
実現できる。なお、ショットキダイオードを、例えば、
図３（ａ）（ｂ）に示すように、レベルシフトトランジ
スタ３７とＶSSの間に接続したＭＥＳＦＥＴ５０で代用
してもよい。図５（ａ）の例は、ＭＥＳＦＥＴ５０のゲ
ートをアノードとして使用すると共に、ソースとドレイ
ンの双方をカソードとして使用する例であるが、図５
（ｂ）に示すように、ＭＥＳＦＥＴ５０のソースとドレ
インの一方をカソードとしても構わない。
電流の流れ込みを抑えたＥ／Ｅ型のスーパーバッファを
実現できる。なお、ショットキダイオードを、例えば、
図３（ａ）（ｂ）に示すように、レベルシフトトランジ
スタ３７とＶSSの間に接続したＭＥＳＦＥＴ５０で代用
してもよい。図５（ａ）の例は、ＭＥＳＦＥＴ５０のゲ
ートをアノードとして使用すると共に、ソースとドレイ
ンの双方をカソードとして使用する例であるが、図５
（ｂ）に示すように、ＭＥＳＦＥＴ５０のソースとドレ
インの一方をカソードとしても構わない。
【００２３】
【発明の効果】本発明によれば、電力消費を増大するこ
となくＥ／Ｅ型の回路構成を採用でき、且つ、次段へ流
れ込む電流を少なくすると共に、充分なノイズマージン
を確保することができる。
となくＥ／Ｅ型の回路構成を採用でき、且つ、次段へ流
れ込む電流を少なくすると共に、充分なノイズマージン
を確保することができる。
【図１】本発明の原理図である。
【図２】一実施例の構成図である。
【図３】一実施例の他の構成図である。
【図４】従来例の構成図である。
【図５】ショットキダイオードを備えた従来例の構成図
である。
である。
１０：反転信号生成部 １１：ローレベル側のスイッチングトランジスタ １２：ハイレベル側のスイッチングトランジスタ １３：スーパーバッファ １４：レベルクランプトランジスタ １５：ショットキダイオード ＩＮ：入力信号 ＩＮX ：反転信号 ＯＵＴ：信号 ＶSS：負側電源
Claims (3)
- 【請求項１】入力信号（ＩＮ）の論理を反転した信号
（ＩＮX ）を生成する反転信号生成部（１０）と、 前記入力信号（ＩＮ）のハイレベル期間にオンしてロー
レベルの信号（ＯＵＴ）を出力するローレベル側のスイ
ッチングトランジスタ（１１）と、 前記反転信号生成部（１０）から出力される信号（ＩＮ
X ）のハイレベル期間にオンしてハイレベルの信号（Ｏ
ＵＴ）を出力するハイレベル側のスイッチングトランジ
スタ（１２）と、を備えるスーパーバッファ（１３）を
含む半導体集積回路において、 前記反転信号生成部（１０）から出力される信号（ＩＮ
X ）と前記ローレベルの電位を決定する負側電源
（ＶSS）との間に、 ゲート−ドレイン間を共通にするとともに、前記ハイレ
ベル側のスイッチングトランジスタ（１２）のしきい値
電圧とほぼ同一のしきい値電圧を有するレベルクランプ
トランジスタ（１４）と、 カソードを前記負側電源に接続したショットキダイオー
ド（１５）とを直列に接続したことを特徴とする半導体
集積回路。 - 【請求項２】前記ハイレベル側のスイッチングトランジ
スタとレベルクランプトランジスタにノーマリオフ型の
トランジスタを使用したことを特徴とする請求項１記載
の半導体集積回路。 - 【請求項３】前記ショットキダイオードにＭＥＳＦＥＴ
のショットキー接合を利用することを特徴とする請求項
１記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4015560A JPH05211436A (ja) | 1992-01-30 | 1992-01-30 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4015560A JPH05211436A (ja) | 1992-01-30 | 1992-01-30 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05211436A true JPH05211436A (ja) | 1993-08-20 |
Family
ID=11892145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4015560A Pending JPH05211436A (ja) | 1992-01-30 | 1992-01-30 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05211436A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0711037B1 (en) * | 1994-11-01 | 2003-08-13 | Hyundai Electronics America | Signal generation apparatus and method |
| JP2007531402A (ja) * | 2004-03-22 | 2007-11-01 | トライクイント・セミコンダクター・インコーポレイテッド | 低静止電流ラジオ周波数スイッチデコーダ |
-
1992
- 1992-01-30 JP JP4015560A patent/JPH05211436A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0711037B1 (en) * | 1994-11-01 | 2003-08-13 | Hyundai Electronics America | Signal generation apparatus and method |
| JP2007531402A (ja) * | 2004-03-22 | 2007-11-01 | トライクイント・セミコンダクター・インコーポレイテッド | 低静止電流ラジオ周波数スイッチデコーダ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20001107 |