JPH07105712B2 - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPH07105712B2 JPH07105712B2 JP62246545A JP24654587A JPH07105712B2 JP H07105712 B2 JPH07105712 B2 JP H07105712B2 JP 62246545 A JP62246545 A JP 62246545A JP 24654587 A JP24654587 A JP 24654587A JP H07105712 B2 JPH07105712 B2 JP H07105712B2
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- JP
- Japan
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- circuit
- input
- transistor
- output
- gate
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Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、論理回路に関し、特に最大許容ファンアウ
ト数の増大，低消費電力化，更には回路動作の高速化を
目的とするものである。
ト数の増大，低消費電力化，更には回路動作の高速化を
目的とするものである。
近年、社会の高度な情報化の進展に伴って、高速，高集
積かつ低消費電力の半導体集積回路装置が益々要求され
てきている。その中で従来のシリコンに代わってGaAsを
代表とするIII−Ｖ属系の化合物半導体を用いた電子デ
バイスが上記要求を満たすものとして各所で精力的に研
究，開発されている。
積かつ低消費電力の半導体集積回路装置が益々要求され
てきている。その中で従来のシリコンに代わってGaAsを
代表とするIII−Ｖ属系の化合物半導体を用いた電子デ
バイスが上記要求を満たすものとして各所で精力的に研
究，開発されている。
GaAsを材料としたトランジスタとしてはMESFET（Metal
Semiconductor Junction FET）,HEMT（High Electron M
obility Transistor）,HBT（Hetero Junction Bipolar
Transistor）,RHET（Resonant tunneling Hot Electron
Transistor）等が提案されているが、HEMT、HBT,RHET
は高度なプロセス技術、例えばMBE（Molecular Beam Ep
itaxy）やMo−CVD（Motal organic−Chemical Vapor De
position）によるエピタキシャル成長等が必要になるた
め実用化はかなり先になると考えられている。これに対
しMESFETは既に16KSRAM、3KGゲートアレイなどが学会発
表され、LSIレベルの製品化の最短距離にあると考えら
れている。
Semiconductor Junction FET）,HEMT（High Electron M
obility Transistor）,HBT（Hetero Junction Bipolar
Transistor）,RHET（Resonant tunneling Hot Electron
Transistor）等が提案されているが、HEMT、HBT,RHET
は高度なプロセス技術、例えばMBE（Molecular Beam Ep
itaxy）やMo−CVD（Motal organic−Chemical Vapor De
position）によるエピタキシャル成長等が必要になるた
め実用化はかなり先になると考えられている。これに対
しMESFETは既に16KSRAM、3KGゲートアレイなどが学会発
表され、LSIレベルの製品化の最短距離にあると考えら
れている。
そしてこの種のGaAs MESFETを用いた論理回路として、
DCFL（Direct Coupled FET Logic）,BFL（Buffered FET
Logic）,SCFL（Source Coupled FET Logic）,LPFL（Lo
w Pinchoff voltage FET Logic）,SDFL（Schottky−Dio
de FET Logic）等種々の回路が提案されている。
DCFL（Direct Coupled FET Logic）,BFL（Buffered FET
Logic）,SCFL（Source Coupled FET Logic）,LPFL（Lo
w Pinchoff voltage FET Logic）,SDFL（Schottky−Dio
de FET Logic）等種々の回路が提案されている。
DCFLの回路例を第３図に示す。第３図においては、DCFL
のインバータ回路が２段接続された例を示す。この回路
は、ドレインを第１の電源VDDに接続しソースとゲート
を互いに接続したデプレッション型MESFETを用いた負荷
トランジスタ１と、該負荷トランジスタ１のソースとゲ
ートの共通接続点にドレインを接続しソースを第２の電
源GNDに接続しゲートに入力INが与えられるエンハンス
メント型MESFETを用いた駆動トランジスタ２とで構成さ
れたDCFLインバータ回路10が２段階接続されてなり、２
段目の負荷トランジスタ１のソースとゲートの共通接続
点から出力OUTが取り出されるようになっている。
のインバータ回路が２段接続された例を示す。この回路
は、ドレインを第１の電源VDDに接続しソースとゲート
を互いに接続したデプレッション型MESFETを用いた負荷
トランジスタ１と、該負荷トランジスタ１のソースとゲ
ートの共通接続点にドレインを接続しソースを第２の電
源GNDに接続しゲートに入力INが与えられるエンハンス
メント型MESFETを用いた駆動トランジスタ２とで構成さ
れたDCFLインバータ回路10が２段階接続されてなり、２
段目の負荷トランジスタ１のソースとゲートの共通接続
点から出力OUTが取り出されるようになっている。
DCFLは構成が簡単で素子が少なく、現在提案されている
回路の中で最も高速，低消費電力であるため、メモリを
始め、多くのLSIに採用されている。しかし、反面、DCF
Lは出力ハイレベルVOHが次段のトランジスタのクランプ
電圧以下に制限されるという欠点がある。
回路の中で最も高速，低消費電力であるため、メモリを
始め、多くのLSIに採用されている。しかし、反面、DCF
Lは出力ハイレベルVOHが次段のトランジスタのクランプ
電圧以下に制限されるという欠点がある。
即ち、第３図において、１段目のDCFL回路の出力は、２
段目のDCFL回路の駆動トランジスタ２のゲート・ソース
間クランプ電圧により制限される。通常MESFETのゲート
・ソース間のクランプ電圧は0.6V程度であるため、VOH
は0.6V以下に制限され、また出力ロウレベルVOLは0.1V
程度であるので、論理振幅VLは0.5V程度になる。シリコ
ンバイポーラトランジスタを使ったECL回路では、VL＝
0.5V程度で動作しているが、これは制御性のよいベース
・エミッタ間電圧VBEや抵抗比を用いて論理レベルを決
めているから可能であり、MESFETを用いたDCFLでは、V
thや電流特性等変動しやすいパラメータに論理レベルが
影響を受けるため,0.5V程度のVLでは充分なノイズマー
ジンを確保しつつ大規模な集積回路を量産するのは非常
に困難である。VLを大きくするためには、レベルシフト
を行い、VOLを下げる方法があるが、出力側にソースホ
ロワを設けてレベルシフトを行うのがBFL回路である。
段目のDCFL回路の駆動トランジスタ２のゲート・ソース
間クランプ電圧により制限される。通常MESFETのゲート
・ソース間のクランプ電圧は0.6V程度であるため、VOH
は0.6V以下に制限され、また出力ロウレベルVOLは0.1V
程度であるので、論理振幅VLは0.5V程度になる。シリコ
ンバイポーラトランジスタを使ったECL回路では、VL＝
0.5V程度で動作しているが、これは制御性のよいベース
・エミッタ間電圧VBEや抵抗比を用いて論理レベルを決
めているから可能であり、MESFETを用いたDCFLでは、V
thや電流特性等変動しやすいパラメータに論理レベルが
影響を受けるため,0.5V程度のVLでは充分なノイズマー
ジンを確保しつつ大規模な集積回路を量産するのは非常
に困難である。VLを大きくするためには、レベルシフト
を行い、VOLを下げる方法があるが、出力側にソースホ
ロワを設けてレベルシフトを行うのがBFL回路である。
BFL回路においては、ソースホロワでのレベルシフトダ
イオードの数を変えることにより自由にVLを設定するこ
とができるため、DCFL回路のようなVLが小さいことに起
因する製作の困難さは取り除かれる。しかし、BFLで
は、レベルシフトを電流配分の多い出力側で行うため、
レベルシフト段の電源電圧が高いことと相まって、消費
電力がシリコンのECL回路と同等か、それ以上になって
しまう。
イオードの数を変えることにより自由にVLを設定するこ
とができるため、DCFL回路のようなVLが小さいことに起
因する製作の困難さは取り除かれる。しかし、BFLで
は、レベルシフトを電流配分の多い出力側で行うため、
レベルシフト段の電源電圧が高いことと相まって、消費
電力がシリコンのECL回路と同等か、それ以上になって
しまう。
BFL回路は出力側でレベルシフトを行うが、消費電力の
低減を図るために入力側でレベルシフトを行うのがSDFL
である。第４図にSDFLの回路例を示す。本回路例では２
入力NOR回路を示す。このSDFL回路は、２つの入力IN1,I
N2にそれぞれ一端を接続し他端を共通接続し順方向に挿
入された入力レベルシフトダイオード6a,6bと、前記共
通接続点にドレインを接続しソース及びゲートを第３の
電源VSSに接続した入力プルダウントランジスタ４と、
上記入力レベルシフトダイオード6a,6bの共通接続点に
ゲートを接続し第２の電源GNDにソースを接続した駆動
トランジスタ２と、該駆動トランジスタ２のドレインに
ソース及びゲートを接続しドレインを第１の電源VDDに
接続した負荷トランジスタ１とで構成され、上記負荷ト
ランジスタ１のソースから論理出力を得るようになって
いる。
低減を図るために入力側でレベルシフトを行うのがSDFL
である。第４図にSDFLの回路例を示す。本回路例では２
入力NOR回路を示す。このSDFL回路は、２つの入力IN1,I
N2にそれぞれ一端を接続し他端を共通接続し順方向に挿
入された入力レベルシフトダイオード6a,6bと、前記共
通接続点にドレインを接続しソース及びゲートを第３の
電源VSSに接続した入力プルダウントランジスタ４と、
上記入力レベルシフトダイオード6a,6bの共通接続点に
ゲートを接続し第２の電源GNDにソースを接続した駆動
トランジスタ２と、該駆動トランジスタ２のドレインに
ソース及びゲートを接続しドレインを第１の電源VDDに
接続した負荷トランジスタ１とで構成され、上記負荷ト
ランジスタ１のソースから論理出力を得るようになって
いる。
次に第４図に示すSDFL回路の動作について説明する。
入力IN1,IN2に与えられた論理レベルは入力レベルシフ
トダイオード6a,6bによってそれぞれレベルシフトされ
て駆動トランジスタ２のゲートに与えられる。入力プル
ダウントランジスタ４は入力レベルシフトダイオード6
a,6bにほぼ一定の電流を流す定電流源として働く。この
回路では、入力レベルシフトダイオード6a,6bは各入力I
N1,IN2について一段挿入されているので約0.6Vのレベル
シフトが生じる。
トダイオード6a,6bによってそれぞれレベルシフトされ
て駆動トランジスタ２のゲートに与えられる。入力プル
ダウントランジスタ４は入力レベルシフトダイオード6
a,6bにほぼ一定の電流を流す定電流源として働く。この
回路では、入力レベルシフトダイオード6a,6bは各入力I
N1,IN2について一段挿入されているので約0.6Vのレベル
シフトが生じる。
駆動トランジスタ２のゲートに与えられる論理レベルは
ハイレベルでは、DCFLと同様、ソース・ゲート間のクラ
ンプ電圧である0.6V程度にクランプされるが、ロウレベ
ルでは、VOLが0.1Vとすると0.6Vのレベルシフトを受け
て−0.5V程度になる。従ってこの回路では、VLは1.1Vと
なりDCFLの0.5Vと比べて、２倍強のVLの拡大となり、V
th等のデバイスパラメータの変動に強い回路となる。ま
たこの回路は入力側でレベルシフトを行っているので、
レベルシフト部を流れる電流は比較的小さく、BFLほど
消費電力は大きくない。なお、第４図において駆動トラ
ンジスタ２はエンハンスメント型MESFETとしたが、これ
は浅めのデプレッションMESFETを用いることもある。
ハイレベルでは、DCFLと同様、ソース・ゲート間のクラ
ンプ電圧である0.6V程度にクランプされるが、ロウレベ
ルでは、VOLが0.1Vとすると0.6Vのレベルシフトを受け
て−0.5V程度になる。従ってこの回路では、VLは1.1Vと
なりDCFLの0.5Vと比べて、２倍強のVLの拡大となり、V
th等のデバイスパラメータの変動に強い回路となる。ま
たこの回路は入力側でレベルシフトを行っているので、
レベルシフト部を流れる電流は比較的小さく、BFLほど
消費電力は大きくない。なお、第４図において駆動トラ
ンジスタ２はエンハンスメント型MESFETとしたが、これ
は浅めのデプレッションMESFETを用いることもある。
SDFL回路は以上のように構成されているので、次のよう
な問題点がある。
な問題点がある。
即ち、入力がＨ→Ｌに変化する時、駆動トランジスタ２
のゲート・ソース間容量CGSを急速に放電するために
は、入力プルダウントランジスタ４を大きくする必要が
あるが、入力レベルシフト部分に流れる電流は前段の負
荷トランジスタから供給されるので、ファンアウトを大
きくとるために入力プルダウントランジスタ４はあまり
大きくできない。また入力プルダウントランジスタ４を
大きくすると入力がＬ→Ｈに変化する時駆動トランジス
タ２のCGSの充電が遅れ、動作速度が低下してしまう。
このように、入力プルダウントランジスタ４の大きさの
設定にあたっては相反する要素があるため、上述の全て
を満足させることができないという問題点があった。
のゲート・ソース間容量CGSを急速に放電するために
は、入力プルダウントランジスタ４を大きくする必要が
あるが、入力レベルシフト部分に流れる電流は前段の負
荷トランジスタから供給されるので、ファンアウトを大
きくとるために入力プルダウントランジスタ４はあまり
大きくできない。また入力プルダウントランジスタ４を
大きくすると入力がＬ→Ｈに変化する時駆動トランジス
タ２のCGSの充電が遅れ、動作速度が低下してしまう。
このように、入力プルダウントランジスタ４の大きさの
設定にあたっては相反する要素があるため、上述の全て
を満足させることができないという問題点があった。
このような状況にあって本件発明者は以下に示すような
論理回路を既に開発している。
論理回路を既に開発している。
第５図は特願昭62−55850号に示された、本件発明者の
開発になる論理回路を示し、図において、ソース及びゲ
ートを第２の電源GNDに接続したデプレッション型MESFE
Tを用いたフィードバックプルダウントランジスタ３
と、負荷トランジスタ１のソース・ゲートに一端を接続
し他端を上記フィードバックプルダウントランジスタ３
のドレインに順方向に接続したフィードバックダイオー
ド７とをフィードバック回路として第４図に示すSDFLに
付加し、入力プルダウントランジスタ４をエンハンスメ
ント型MESFETとし、そのゲートを上記フィードバックプ
ルダウントランジスタ３のドレインに接続したものであ
る。
開発になる論理回路を示し、図において、ソース及びゲ
ートを第２の電源GNDに接続したデプレッション型MESFE
Tを用いたフィードバックプルダウントランジスタ３
と、負荷トランジスタ１のソース・ゲートに一端を接続
し他端を上記フィードバックプルダウントランジスタ３
のドレインに順方向に接続したフィードバックダイオー
ド７とをフィードバック回路として第４図に示すSDFLに
付加し、入力プルダウントランジスタ４をエンハンスメ
ント型MESFETとし、そのゲートを上記フィードバックプ
ルダウントランジスタ３のドレインに接続したものであ
る。
次にその作用効果について説明する。論理回路の出力
は、フィードバックダイオード７によって約0.6Vレベル
シフトされて入力プルダウントランジスタ４のゲートに
印加され、入力プルダウントランジスタ４の電流を制御
する。
は、フィードバックダイオード７によって約0.6Vレベル
シフトされて入力プルダウントランジスタ４のゲートに
印加され、入力プルダウントランジスタ４の電流を制御
する。
入力IN1,IN2の少なくとも１つが、“H"のとき、論理出
力は“L"となり、入力プルダウントランジスタ４はカッ
トオフしている。次に入力が全て“L"になると論理回路
の出力は上昇しはじめるが、この上昇に伴って入力プル
ダウントランジスタ４も導通状態になり駆動トランジス
タ２も導通状態になり駆動トランジスタ２のCGSを急速
に放電し更に論理出力の上昇を加速する。同様に入力の
全てが“L"の状態から少なくとも１つが“H"になると
き、論理出力は“H"から下降しはじめるが、フィードバ
ックにより入力プルダウントランジスタ４が導通状態か
らカットオフ状態になり、このため駆動トランジスタ２
のCGSの充電が急速に行われ、更に論理出力の下降を加
速する。
力は“L"となり、入力プルダウントランジスタ４はカッ
トオフしている。次に入力が全て“L"になると論理回路
の出力は上昇しはじめるが、この上昇に伴って入力プル
ダウントランジスタ４も導通状態になり駆動トランジス
タ２も導通状態になり駆動トランジスタ２のCGSを急速
に放電し更に論理出力の上昇を加速する。同様に入力の
全てが“L"の状態から少なくとも１つが“H"になると
き、論理出力は“H"から下降しはじめるが、フィードバ
ックにより入力プルダウントランジスタ４が導通状態か
らカットオフ状態になり、このため駆動トランジスタ２
のCGSの充電が急速に行われ、更に論理出力の下降を加
速する。
このように、論理出力をフィードバックして入力プルダ
ウントランジスタ４を制御することにより、論理動作の
高速化を図ることができ、tpLH（出力がＬ→Ｈと変化す
る時の遅延）とtpHL（出力がＨ→Ｌと変化する時の遅
延）の両方を高速にすることができる。このため、第４
図に示すSDFLで説明したようなtpLH、tpHL双方を高速に
するための適切な入力プルダウントランジスタの大きさ
がないというジレンマから解放されることとなる。
ウントランジスタ４を制御することにより、論理動作の
高速化を図ることができ、tpLH（出力がＬ→Ｈと変化す
る時の遅延）とtpHL（出力がＨ→Ｌと変化する時の遅
延）の両方を高速にすることができる。このため、第４
図に示すSDFLで説明したようなtpLH、tpHL双方を高速に
するための適切な入力プルダウントランジスタの大きさ
がないというジレンマから解放されることとなる。
更に第４図に示すSDFLでは、前段の負荷トランジスタ１
から入力レベルシフト部分の電流が供給されるため、フ
ァンアウト数が制限されるが、第５図に示す回路によれ
ば、上述したように入力に“H"が印加される時にはフィ
ードバック回路の働きにより入力プルダウントランジス
タ４には電流が流れないが、若しくは極めて小さい値に
なるので、ファンアウト数の制限は緩和される。
から入力レベルシフト部分の電流が供給されるため、フ
ァンアウト数が制限されるが、第５図に示す回路によれ
ば、上述したように入力に“H"が印加される時にはフィ
ードバック回路の働きにより入力プルダウントランジス
タ４には電流が流れないが、若しくは極めて小さい値に
なるので、ファンアウト数の制限は緩和される。
ここで、入力が“L"の時には、前述したように、入力プ
ルダウントランジスタ４には電流が流れるが、電流が流
れることにより前段のVOLは更に下がる向きに変化する
ので、ファンアウト数の制限には影響しない。
ルダウントランジスタ４には電流が流れるが、電流が流
れることにより前段のVOLは更に下がる向きに変化する
ので、ファンアウト数の制限には影響しない。
また第４図のSDFL回路では、ファンアウトの制限を少し
でも緩和するため負荷トランジスタ１を大きくして、負
荷電流を大きく設計していたが、第５図に示す回路で
は、フィードバック回路の働きにより、負荷電流を小さ
くすることが可能となり、そのため、各トランジスタも
小さく設計でき、これにより同じ動作速度で良ければ更
により一層の低電流化が図れる。
でも緩和するため負荷トランジスタ１を大きくして、負
荷電流を大きく設計していたが、第５図に示す回路で
は、フィードバック回路の働きにより、負荷電流を小さ
くすることが可能となり、そのため、各トランジスタも
小さく設計でき、これにより同じ動作速度で良ければ更
により一層の低電流化が図れる。
〔発明が解決しようとする問題点〕 従来の論理回路は、以上のように構成されているが、以
下のような問題点がある。即ちフィードバック回路部分
に電流が流れるため、入力レベルシフト回路での消費電
力削減の効果が薄れてしまうという点、加えて負荷トラ
ンジスタを流れる電流がフィードバック回路に分流する
ので、外部を駆動する電流が減少し、そのために、フィ
ードバック制御によるファンアウト数制限の緩和が抑制
されるという問題点である。
下のような問題点がある。即ちフィードバック回路部分
に電流が流れるため、入力レベルシフト回路での消費電
力削減の効果が薄れてしまうという点、加えて負荷トラ
ンジスタを流れる電流がフィードバック回路に分流する
ので、外部を駆動する電流が減少し、そのために、フィ
ードバック制御によるファンアウト数制限の緩和が抑制
されるという問題点である。
この発明は、上記のような問題点を解消するためになさ
れたもので、より一層の消費電力の低減と最大許容ファ
ンアウト数の増大による論理設計での自由度の増大を図
ることのできる論理回路を得るを目的とする。
れたもので、より一層の消費電力の低減と最大許容ファ
ンアウト数の増大による論理設計での自由度の増大を図
ることのできる論理回路を得るを目的とする。
この発明に係る論理回路は、第１の電源に一端を接続し
た負荷素子と、該負荷素子の他端にドレインを接続し第
２の電源にソースを接続した駆動用トランジスタとで構
成され、出力を該駆動用トランジスタのドレインからと
る出力回路と、入力端子に一方のノードをそれぞれ接続
し、上記駆動用トランジスタのゲートに他方のノードを
共通接続した，該入力端子に相当する個数のレベルシフ
トダイオードと、ドレインを該レベルシフトダイオード
の他方のノードに接続し、ソースを第３の電源に接続し
た入力プルダウントランジスタとで構成された入力回路
と、上記出力回路の出力に一端を接続し、他端を上記入
力プルダウントランジスタのゲートに接続した容量と、
上記入力プルダウントランジスタのゲートに一端を接続
し、他端を上記第２の電源に接続した抵抗体とで構成さ
れ、上記出力回路の出力により上記入力プルダウントラ
ンジスタの導通・非導通を制御するフィードバック回路
とを備えるようにしたものである。
た負荷素子と、該負荷素子の他端にドレインを接続し第
２の電源にソースを接続した駆動用トランジスタとで構
成され、出力を該駆動用トランジスタのドレインからと
る出力回路と、入力端子に一方のノードをそれぞれ接続
し、上記駆動用トランジスタのゲートに他方のノードを
共通接続した，該入力端子に相当する個数のレベルシフ
トダイオードと、ドレインを該レベルシフトダイオード
の他方のノードに接続し、ソースを第３の電源に接続し
た入力プルダウントランジスタとで構成された入力回路
と、上記出力回路の出力に一端を接続し、他端を上記入
力プルダウントランジスタのゲートに接続した容量と、
上記入力プルダウントランジスタのゲートに一端を接続
し、他端を上記第２の電源に接続した抵抗体とで構成さ
れ、上記出力回路の出力により上記入力プルダウントラ
ンジスタの導通・非導通を制御するフィードバック回路
とを備えるようにしたものである。
また、この発明に係る論理回路は、第１の電源に一端を
接続した負荷素子と、相互に直列に接続した第１ないし
第ｎの駆動用トランジスタからなり、上記第１の駆動用
トランジスタのドレインを上記負荷素子の他端に接続し
上記第ｎの駆動用トランジスタのソースを第２の電源に
接続した駆動用トランジスタ群とで構成され、出力を上
記第１の駆動用トランジスタのドレインからとる出力回
路と、各群が、それぞれ入力端子に一方のノードを接続
し、上記駆動用トランジスタのゲートに他方のノードを
共通接続した，該入力端子に相当する個数のレベルシフ
トダイオードからなる第１ないし第ｎのレベルシフトダ
イオード群と、ドレインを該第１ないし第ｎのレベルシ
フトダイオード群の各レベルシフトダイオードの他方の
ノードにそれぞれ接続し、ソースを第３の電源に接続し
た第１ないし第ｎの入力プルダウントランジスタとで構
成された入力回路と、上記出力回路の出力に一端を接続
し、他端を上記第１ないし第ｎの入力プルダウントラン
ジスタのゲートに接続した容量と、上記第１ないし第ｎ
の入力プルダウントランジスタのゲートに一端を接続
し、他端を上記第２の電源に接続した抵抗体とで構成さ
れ、上記出力回路の出力により上記入力プルダウントラ
ンジスタの導通・非導通を制御するフィードバック回路
とを備えるようにしたものである。
接続した負荷素子と、相互に直列に接続した第１ないし
第ｎの駆動用トランジスタからなり、上記第１の駆動用
トランジスタのドレインを上記負荷素子の他端に接続し
上記第ｎの駆動用トランジスタのソースを第２の電源に
接続した駆動用トランジスタ群とで構成され、出力を上
記第１の駆動用トランジスタのドレインからとる出力回
路と、各群が、それぞれ入力端子に一方のノードを接続
し、上記駆動用トランジスタのゲートに他方のノードを
共通接続した，該入力端子に相当する個数のレベルシフ
トダイオードからなる第１ないし第ｎのレベルシフトダ
イオード群と、ドレインを該第１ないし第ｎのレベルシ
フトダイオード群の各レベルシフトダイオードの他方の
ノードにそれぞれ接続し、ソースを第３の電源に接続し
た第１ないし第ｎの入力プルダウントランジスタとで構
成された入力回路と、上記出力回路の出力に一端を接続
し、他端を上記第１ないし第ｎの入力プルダウントラン
ジスタのゲートに接続した容量と、上記第１ないし第ｎ
の入力プルダウントランジスタのゲートに一端を接続
し、他端を上記第２の電源に接続した抵抗体とで構成さ
れ、上記出力回路の出力により上記入力プルダウントラ
ンジスタの導通・非導通を制御するフィードバック回路
とを備えるようにしたものである。
この発明における論理回路は、フィードバック素子とし
て容量を用いるようにしたので、フィードバック回路に
定常電流が流れなくなる。
て容量を用いるようにしたので、フィードバック回路に
定常電流が流れなくなる。
以下、この発明の一実施例を図について説明する。な
お、この実施例の説明において、従来の技術の説明と重
複する部分については適宜その説明を省略する。
お、この実施例の説明において、従来の技術の説明と重
複する部分については適宜その説明を省略する。
第１図は本発明の一実施例による論理回路を示す。第１
図において、第３図と同様に入力レベルシフトダイオー
ド6a,6bと入力プルダウントランジスタ４とで入力部
（入力回路）100を構成し、負荷トランジスタ１と駆動
トランジスタ２とで出力部（出力回路）200を構成し、
上記駆動トランジスタ２のドレインに一端を接続したフ
ィードバック容量５と、上記フィードバック容量５の他
端にドレインを接続し、ゲート及びソースを接地したフ
ィードバックプルダウントランジスタ３と、上記フィー
ドバックプルダウントランジスタ３のドレインを上記入
力プルダウントランジスタ４のゲートに接続することに
よりフィードバック回路300を構成する。
図において、第３図と同様に入力レベルシフトダイオー
ド6a,6bと入力プルダウントランジスタ４とで入力部
（入力回路）100を構成し、負荷トランジスタ１と駆動
トランジスタ２とで出力部（出力回路）200を構成し、
上記駆動トランジスタ２のドレインに一端を接続したフ
ィードバック容量５と、上記フィードバック容量５の他
端にドレインを接続し、ゲート及びソースを接地したフ
ィードバックプルダウントランジスタ３と、上記フィー
ドバックプルダウントランジスタ３のドレインを上記入
力プルダウントランジスタ４のゲートに接続することに
よりフィードバック回路300を構成する。
次に動作について説明する。
入力IN1,IN2が変化しない時、フィードバック回路には
電流が流れず、フィードバックプルダウントランジスタ
３はカットオフし、入力プルダウントランジスタ４のゲ
ート電位はほぼ0Vに保たれる。
電流が流れず、フィードバックプルダウントランジスタ
３はカットオフし、入力プルダウントランジスタ４のゲ
ート電位はほぼ0Vに保たれる。
次に入力が変化する場合を考える。入力IN1,IN2が全て
ロウレベルの状態から入力の少なくとも１つがハイレベ
ルになった時、出力はハイレベルからロウレベルへと変
化しはじめる。この出力の変化はフィードバック容量５
を介して入力プルダウントランジスタ４のゲートに伝搬
する。フィードバックによって入力プルダウントランジ
スタ４のゲート電位は下がるので、入力プルダウントラ
ンジスタ４はカットオフし、駆動トランジスタ２のゲー
ト容量（CGS,CGD）は急速に充電され、よって出力の変
化も加速される。出力がロウレベルになりスイッチング
動作を経過した後フィードバック回路の時定数で決まる
一定時間が完了した後、入力プルダウントランジスタ４
のゲート電位は再び0Vに戻り、回路は定常状態となる。
入力IN1,IN2の内少なくとも１つがハイレベルの状態か
ら全ての入力がロウレベルになる時、上記と逆の現象が
起こる。
ロウレベルの状態から入力の少なくとも１つがハイレベ
ルになった時、出力はハイレベルからロウレベルへと変
化しはじめる。この出力の変化はフィードバック容量５
を介して入力プルダウントランジスタ４のゲートに伝搬
する。フィードバックによって入力プルダウントランジ
スタ４のゲート電位は下がるので、入力プルダウントラ
ンジスタ４はカットオフし、駆動トランジスタ２のゲー
ト容量（CGS,CGD）は急速に充電され、よって出力の変
化も加速される。出力がロウレベルになりスイッチング
動作を経過した後フィードバック回路の時定数で決まる
一定時間が完了した後、入力プルダウントランジスタ４
のゲート電位は再び0Vに戻り、回路は定常状態となる。
入力IN1,IN2の内少なくとも１つがハイレベルの状態か
ら全ての入力がロウレベルになる時、上記と逆の現象が
起こる。
このように、本実施例によれば、従来回路の高速性を損
なうことなしに、フィードバック回路部分にDC電流が流
れなくなり、よって消費電力が低減される。更に、従来
回路のように負荷トランジスタ１を流れる電流がフィー
ドバック回路に流れないので、外部を駆動する電流が減
少せず、よって従来回路よりもより大きな最大許容ファ
ンアウト数が得られる。ファンアウト数の制限が緩和さ
れることは装置の高性能化に大きく寄与する。即ち論理
設計において、ファンアウト数に制限があると負荷が重
い場合にはバッファを挿入する等の手段が必要になるた
め、より多くのファンアウトが可能な事は装置の高速
化，低消費電流化等の高性能化に寄与することになる。
なうことなしに、フィードバック回路部分にDC電流が流
れなくなり、よって消費電力が低減される。更に、従来
回路のように負荷トランジスタ１を流れる電流がフィー
ドバック回路に流れないので、外部を駆動する電流が減
少せず、よって従来回路よりもより大きな最大許容ファ
ンアウト数が得られる。ファンアウト数の制限が緩和さ
れることは装置の高性能化に大きく寄与する。即ち論理
設計において、ファンアウト数に制限があると負荷が重
い場合にはバッファを挿入する等の手段が必要になるた
め、より多くのファンアウトが可能な事は装置の高速
化，低消費電流化等の高性能化に寄与することになる。
以上述べたように、本実施例による論理回路の性能の改
善には著しいものがあり、その効果は極めて顕著であ
る。
善には著しいものがあり、その効果は極めて顕著であ
る。
なお、上記実施例では、入力プルダウントランジスタと
して、エンハンスメントタイプのMESFETを用いたが、入
力“H"時にもレベルシフト素子に若干の電流を流してそ
の両端電圧を安定化したい場合などには、デプレッショ
ンタイプのMESFETを用いればよい。
して、エンハンスメントタイプのMESFETを用いたが、入
力“H"時にもレベルシフト素子に若干の電流を流してそ
の両端電圧を安定化したい場合などには、デプレッショ
ンタイプのMESFETを用いればよい。
第２図はこの発明の他の実施例による論理回路を示す。
第２図（ａ）において、本実施例を２−3OR−2NAND回路
に適用した一例を示す。第２図（ｂ）において本実施例
の論理機能を示す。本回路は２入力のORと３入力のORの
出力が２入力NANDの入力にそれぞれ与えられるOR−NAND
系の複合論理である。
に適用した一例を示す。第２図（ｂ）において本実施例
の論理機能を示す。本回路は２入力のORと３入力のORの
出力が２入力NANDの入力にそれぞれ与えられるOR−NAND
系の複合論理である。
第２図（ａ）において、入力レベルシフトダイオード6
a,6bと入力プルダウントランジスタ4aとで第１の入力部
を構成し、入力レベルシフトダイオード6c,6d,6eと入力
プルダウントランジスタ4bとで第２の入力部を構成し、
負荷トランジスタ１と駆動トランジスタ2a,2bとで出力
部を構成し、該駆動トランジスタのゲートにはそれぞれ
第１及び第２の入力部のレベルシフトした電位を与え、
フィードバック容量５とフィードバックプルダウントラ
ンジスタ３とでフィードバック回路を構成し、フィード
バック信号を前記第１及び第２の入力部の入力プルダウ
ントランジスタ4a,4dのゲートに与える。
a,6bと入力プルダウントランジスタ4aとで第１の入力部
を構成し、入力レベルシフトダイオード6c,6d,6eと入力
プルダウントランジスタ4bとで第２の入力部を構成し、
負荷トランジスタ１と駆動トランジスタ2a,2bとで出力
部を構成し、該駆動トランジスタのゲートにはそれぞれ
第１及び第２の入力部のレベルシフトした電位を与え、
フィードバック容量５とフィードバックプルダウントラ
ンジスタ３とでフィードバック回路を構成し、フィード
バック信号を前記第１及び第２の入力部の入力プルダウ
ントランジスタ4a,4dのゲートに与える。
本実施例においてもフィードバック回路は上記実施例と
同様の動作を行ない消費電力の低減，ファンアウト数制
限の緩和を図ることができるという利点がある。
同様の動作を行ない消費電力の低減，ファンアウト数制
限の緩和を図ることができるという利点がある。
なお、上記実施例ではトランジスタは全てｎ型を用いた
が、ｐ型トランジスタを用いても何ら問題はなく、その
時には電源及びダイオードの極性を全て逆にすればよ
い。
が、ｐ型トランジスタを用いても何ら問題はなく、その
時には電源及びダイオードの極性を全て逆にすればよ
い。
以上のように、この発明に係る論理回路によれば、第１
の電源に一端を接続した負荷素子と、該負荷素子の他端
にドレインを接続し第２の電源にソースを接続した駆動
用トランジスタとで構成され、出力を該駆動用トランジ
スタのドレインからとる出力回路と、入力端子にアノー
ドをそれぞれ接続し、上記駆動用トランジスタのゲート
にカソードを共通接続した，該入力端子に相当する個数
のレベルシフトダイオードと、ドレインを該レベルシフ
トダイオードのカソードに接続し、ソースを第３の電源
に接続した入力プルダウントランジスタとで構成された
入力回路と、上記出力回路の出力に一端を接続し、他端
を上記入力プルダウントランジスタのゲートに接続した
容量と、上記入力プルダウントランジスタのゲートに一
端を接続し、他端を上記第２の電源に接続した抵抗体と
で構成され、上記出力回路の出力により上記入力プルダ
ウントランジスタの導通・非導通を制御するフィードバ
ック回路とを備えるようにしたので、フィードバック回
路を構成する容量により、フィードバック回路に定常電
流が流れなくなり、その結果最大許容ファンアウト数の
増大、低消費電力化、更には回路動作の高速化を図るこ
とができるという効果がある。
の電源に一端を接続した負荷素子と、該負荷素子の他端
にドレインを接続し第２の電源にソースを接続した駆動
用トランジスタとで構成され、出力を該駆動用トランジ
スタのドレインからとる出力回路と、入力端子にアノー
ドをそれぞれ接続し、上記駆動用トランジスタのゲート
にカソードを共通接続した，該入力端子に相当する個数
のレベルシフトダイオードと、ドレインを該レベルシフ
トダイオードのカソードに接続し、ソースを第３の電源
に接続した入力プルダウントランジスタとで構成された
入力回路と、上記出力回路の出力に一端を接続し、他端
を上記入力プルダウントランジスタのゲートに接続した
容量と、上記入力プルダウントランジスタのゲートに一
端を接続し、他端を上記第２の電源に接続した抵抗体と
で構成され、上記出力回路の出力により上記入力プルダ
ウントランジスタの導通・非導通を制御するフィードバ
ック回路とを備えるようにしたので、フィードバック回
路を構成する容量により、フィードバック回路に定常電
流が流れなくなり、その結果最大許容ファンアウト数の
増大、低消費電力化、更には回路動作の高速化を図るこ
とができるという効果がある。
また、この発明に係る論理回路によれば、第１の電源に
一端を接続した負荷素子と、相互に直列に接続した第１
ないし第ｎの駆動用トランジスタからなり、上記第１の
駆動用トランジスタのドレインを上記負荷素子の他端に
接続し上記第ｎの駆動用トランジスタのソースを第２の
電源に接続した駆動用トランジスタ群とで構成され、出
力を上記第１の駆動用トランジスタのドレインからとる
出力回路と、各群が、それぞれ入力端子に一方のノード
を接続し、上記駆動用トランジスタのゲートに他方のノ
ードを共通接続した，該入力端子に相当する個数のレベ
ルシフトダイオードからなる第１ないし第ｎのレベルシ
フトダイオード群と、ドレインを該第１ないし第ｎのレ
ベルシフトダイオード群の各レベルシフトダイオードの
他方のノードにそれぞれ接続し、ソースを第３の電源に
接続した第１ないし第ｎの入力プルダウントランジスタ
とで構成された入力回路と、上記出力回路の出力に一端
を接続し、他端を上記第１ないし第ｎの入力プルダウン
トランジスタのゲートに接続した容量と、上記第１ない
し第ｎの入力プルダウントランジスタのゲートに一端を
接続し、他端を上記第２の電源に接続した抵抗体とで構
成され、上記出力回路の出力により上記入力プルダウン
トランジスタの導通・非導通を制御するフィードバック
回路とを備えるようにしたので、フィードバック回路を
構成する容量により、フィードバック回路に定常電流が
流れなくなり、その結果最大許容ファンアウト数の増
大、低消費電力化、更には回路動作の高速化を図ること
ができるという効果がある。
一端を接続した負荷素子と、相互に直列に接続した第１
ないし第ｎの駆動用トランジスタからなり、上記第１の
駆動用トランジスタのドレインを上記負荷素子の他端に
接続し上記第ｎの駆動用トランジスタのソースを第２の
電源に接続した駆動用トランジスタ群とで構成され、出
力を上記第１の駆動用トランジスタのドレインからとる
出力回路と、各群が、それぞれ入力端子に一方のノード
を接続し、上記駆動用トランジスタのゲートに他方のノ
ードを共通接続した，該入力端子に相当する個数のレベ
ルシフトダイオードからなる第１ないし第ｎのレベルシ
フトダイオード群と、ドレインを該第１ないし第ｎのレ
ベルシフトダイオード群の各レベルシフトダイオードの
他方のノードにそれぞれ接続し、ソースを第３の電源に
接続した第１ないし第ｎの入力プルダウントランジスタ
とで構成された入力回路と、上記出力回路の出力に一端
を接続し、他端を上記第１ないし第ｎの入力プルダウン
トランジスタのゲートに接続した容量と、上記第１ない
し第ｎの入力プルダウントランジスタのゲートに一端を
接続し、他端を上記第２の電源に接続した抵抗体とで構
成され、上記出力回路の出力により上記入力プルダウン
トランジスタの導通・非導通を制御するフィードバック
回路とを備えるようにしたので、フィードバック回路を
構成する容量により、フィードバック回路に定常電流が
流れなくなり、その結果最大許容ファンアウト数の増
大、低消費電力化、更には回路動作の高速化を図ること
ができるという効果がある。
第１図はこの発明の一実施例による論理回路を示す回路
図、第２図はこの発明の他の実施例による論理回路を示
す図で、第２図（ａ）はその回路図、第２図（ｂ）はこ
の回路の論理機能を示す回路図、第３図，第４図，第５
図は従来の論理回路を示す回路図である。 図において、１は負荷トランジスタ、２は駆動トランジ
スタ、３はフィードバックトランジスタ、４は入力プル
ダウントランジスタ、５はフィードバック容量、6a,6b
は入力シフトダイオード（レベルシフト用回路）、100
は入力部、200は出力部、300はフィードバック回路であ
る。 なお図中同一符号は同一又は相当部分を示す。
図、第２図はこの発明の他の実施例による論理回路を示
す図で、第２図（ａ）はその回路図、第２図（ｂ）はこ
の回路の論理機能を示す回路図、第３図，第４図，第５
図は従来の論理回路を示す回路図である。 図において、１は負荷トランジスタ、２は駆動トランジ
スタ、３はフィードバックトランジスタ、４は入力プル
ダウントランジスタ、５はフィードバック容量、6a,6b
は入力シフトダイオード（レベルシフト用回路）、100
は入力部、200は出力部、300はフィードバック回路であ
る。 なお図中同一符号は同一又は相当部分を示す。
Claims (4)
- 【請求項１】第１の電源に一端を接続した負荷素子と、
該負荷素子の他端にドレインを接続し第２の電源にソー
スを接続した駆動用トランジスタとで構成され、出力を
該駆動用トランジスタのドレインからとる出力回路と、 入力端子に一方のノードをそれぞれ接続し、上記駆動用
トランジスタのゲートに他方のノードを共通接続した，
該入力端子に相当する個数のレベルシフトダイオード
と、ドレインを該レベルシフトダイオードの他方のノー
ドに接続し、ソースを第３の電源に接続した入力プルダ
ウントランジスタとで構成された入力回路と、 上記出力回路の出力に一端を接続し、他端を上記入力プ
ルダウントランジスタのゲートに接続した容量と、上記
入力プルダウントランジスタのゲートに一端を接続し、
他端を上記第２の電源に接続した抵抗体とで構成され、
上記出力回路の出力により上記入力プルダウントランジ
スタの導通・非導通を制御するフィードバック回路とを
備えたことを特徴とする論理回路。 - 【請求項２】上記抵抗体として、ソースおよびゲートが
上記第２電源に、ドレインが上記入力プルダウントラン
ジスタのゲートに接続されたデプレッション型トランジ
スタを用いたことを特徴とする特許請求の範囲第１項記
載の論理回路。 - 【請求項３】第１の電源に一端を接続した負荷素子と、
相互に直列に接続した第１ないし第ｎの駆動用トランジ
スタからなり、上記第１の駆動用トランジスタのドレイ
ンを上記負荷素子の他端に接続し上記第ｎの駆動用トラ
ンジスタのソースを第２の電源に接続した駆動用トラン
ジスタ群とで構成され、出力を上記第１の駆動用トラン
ジスタのドレインからとる出力回路と、 各群が、それぞれ入力端子に一方のノードを接続し、上
記駆動用トランジスタのゲートに他方のノードを共通接
続した，該入力端子に相当する個数のレベルシフトダイ
オードからなる第１ないし第ｎのレベルシフトダイオー
ド群と、ドレインを該第１ないし第ｎのレベルシフトダ
イオード群の各レベルシフトダイオードの他方のノード
にそれぞれ接続し、ソースを第３の電源に接続した第１
ないし第ｎの入力プルダウントランジスタとで構成され
た入力回路と、 上記出力回路の出力に一端を接続し、他端を上記第１な
いし第ｎの入力プルダウントランジスタのゲートに接続
した容量と、上記第１ないし第ｎの入力プルダウントラ
ンジスタのゲートに一端を接続し、他端を上記第２の電
源に接続した抵抗体とで構成され、上記出力回路の出力
により上記入力プルダウントランジスタの導通・非導通
を制御するフィードバック回路とを備えたことを特徴と
する論理回路。 - 【請求項４】上記抵抗体として、ソースおよびゲートが
上記第２電源に、ドレインが上記第１ないし第ｎの入力
プルダウントランジスタのゲートに接続されたデプレッ
ション型トランジスタを用いたことを特徴とする特許請
求の範囲第３項記載の論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62246545A JPH07105712B2 (ja) | 1987-09-30 | 1987-09-30 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62246545A JPH07105712B2 (ja) | 1987-09-30 | 1987-09-30 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6489817A JPS6489817A (en) | 1989-04-05 |
| JPH07105712B2 true JPH07105712B2 (ja) | 1995-11-13 |
Family
ID=17150004
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62246545A Expired - Lifetime JPH07105712B2 (ja) | 1987-09-30 | 1987-09-30 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07105712B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4770724B2 (ja) * | 2006-12-06 | 2011-09-14 | トヨタ自動車株式会社 | ブロー成形装置 |
| EP2264900B1 (en) * | 2009-06-17 | 2014-07-30 | Epcos AG | Low-current inverter circuit |
| EP2264899B1 (en) * | 2009-06-17 | 2014-07-30 | Epcos AG | Low-current logic-gate circuit |
-
1987
- 1987-09-30 JP JP62246545A patent/JPH07105712B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6489817A (en) | 1989-04-05 |
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