JPH03295314A - Ｂｉ―ＣＭＯＳ論理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、半導体集積回路技術、さらにはプルアンプま
たはプルダウン用のバイポーラトランジスタの高速化技
術に関し１例えばＢｉ　　ＣＭＯＳ論理回路に利用して
有効な技術に関する。

［従来の技術］ 従来、ＣＭＯＳ回路の低消費電力性とバイポーラトラン
ジスタ回路の高速性の両方の利点を持つ回路として、第
３図に示すように２つのバイポーラトランジスタＱ１．
Ｑ２が直列に接続されてなるトーテムポール型出力段１
と、該出方段を駆動するＣＭＯＳ論理段２とからなるＢ
ｉ−ＣＭＯ８論理ゲートが実用化されている（特開昭６
１−１３３７２１号）。

［発明が解決しようとする課題〕 Ｂｉ−ＣＭＯＳ論理回路は、低消費電力で大容量負荷を
高速鮭動できる反面、バイポーラトランジスタの飽和に
よる基板電流の増加や、電源電圧よりもＶＢＥ少ない出
力振幅で後段のＣＭＯＳ回路に貫通電流を流させるなど
の欠点がある。

そこで、従来、Ｂｉ−ＣＭＯＳ論理回路に関しては、出
力バイポーラトランジスタの飽和を防止する技術や出力
のフル振幅を補償するための技術について種々の提案が
なされている（平成元年７月、電子情報通信学会研究会
発表ｒ２３ｎｓ　　ＩＭＢｉｔ　　ＢｉＣＭＯ３ＤＲＡ
ＭＪ）。しかし、従来、Ｂｉ−ＣＭＯＳ論理回路の高速
化の点については積極的な提案がなされていなかった。

本発明者は、Ｂｉ−ＣＭＯＳ論理回路の高速化について
検討した結果、出力バイポーラトランジスタが、オフか
らオンに切り替わるときのベース電荷蓄積時間が高速化
を妨げていることを見出した。また、このベース電荷蓄
積時間は、ＣＭＯＳ論理段の駆動力を高めれば短縮する
ことはできるが、ＣＭＯ８論理段の駆動力を高めるため
ＭＯＳサイズを大きくすると、ゲート容量が増大し、前
段のゲート回路の負荷駆動力を高くしてやらなくてはな
らないという新たな問題が生じることが分かった。

本発明の目的は、前段の論理ゲート等地の論理ゲートの
設計に影響を与えることなく、Ｂｉ−ＣＭＯＳ論理回路
の高速化を図ることにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては１本明細書の記述および添附図面から明らかに
なるであろう。

［課題を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、Ｂｉ　　ＣＭＯＳ論理回路の論理段を構成し
、入力信号により相補的にオン、オフされる直列接続の
ＭＯＳＦＥＴ間に、ショットキバリアダイオードを接続
し、ショットキバリアダイオードの順方向電圧で出力段
のバイポーラトランジスタのベース電位のロウレベル側
をクランプするようにするものである。

［作用コ 上記した手段によれば、出力バイポーラトランジスタの
オフ時のベース電位が完全にＯｖまで落ちないため、オ
フからオンへの切換わりの際に、ベース電位のわずかな
上昇で直ちに出力バイポーラトランジスタがオン、つま
りベース電荷蓄積時間を短縮することができ、これによ
ってＢｉ−ＣＭＯＳ論理回路をさらに高速動作させるこ
とができるようになる。

しかも、ショットキーバリアダイオードの順方向の電圧
は、ベース・エミッタＭ電圧ＶＢＥよりも／ＪＸさいの
で、出力ハイポーラトランジスタのベース電位をクラン
プしてもカットオフ状態にすることができる。

［実施例コ 第１図には、本発明をＢｉ−ＣＭＯＳ論理回路（°イン
バータ）に適用した場合の一実施例の回路図が示されて
いる。

同図において、１は電源電圧Ｖ　ｃ　ｃ　−Ｖ　Ｅ　Ｅ
間に直列に接続されたバイポーラトランジスタＱｌ。

Ｑ２によって構成されたトーテムポール型出力段、２は
上記出力段１のトランジスタＱｌ、Ｑ２を駆動する信号
を形成するためのＣＭＯＳ論理段である。このＣＭＯＳ
論理段２は、電源電圧端子ＶｃＣ−ＶＥＥ間に直列接続
されたＰチャネルＭＯ５ＦＥＴ　　ＭｌとｎチャネルＭ
Ｏ５ＦＥＴ　　Ｍ２とからなるＣＭＯＳインバータと、
回路の出力ノートｎ、と電源電圧端子（ＶＥＥ）との間
に直列接続すり、　タ２　ａ　（７）　ｎ　チャネルＭ
ＯｓＦＥＴ　　Ｍ３゜Ｍ　４とにより構成されており、
上記ＭＯＳＦＥＴＭ１〜Ｍ４のうち、Ｍｌ、Ｍ２とＭ３
のゲート端子に入力信号Ｖｉｎが印加される。これによ
って、出力段１のトランジスタＱｌ、Ｑ２は互いに相補
的にオン・オフ制御されることで、負荷を体動する。こ
のとき、トランジスタＱｌ、Ｑ２のうちいずｔか一方は
必ずオフ状態にされるため、貫通電流が防止され、消費
電力が少なくて済む。しかも、負荷をバイポーラトラン
ジスタで駆動するｔ、め、ＣＭＯＳインバータに比へて
高速動作する。

なお、上記ＣＭＯＳ論理段２のＭＯ３ＦＥＴＭ　３　ト
Ｍ　４は、電源電圧Ｖｃｃ−ＶＥＥ間に直列接続されて
いてもよいが、出力ノードｎ０のハイレベルは電ｇ電圧
Ｖｃｃよりもベース・エミッタ間電圧ＶａＥ分低いので
、トランジスタＱ２の飽和を防止して高速化を図るため
、出力ノートｎ。

と電源電圧端子（ＶＥＥ）との間にＭ　ＯＳ　Ｆ　Ｅ　
ＴＭ３とＭ４が直列接続されている。

この実施例では、上記出力トランジスタＱ１のベース電
位を供給するＣＭＯＳ論理段２のＭＯＳＦＥＴ　　Ｍｌ
とＭ２との間にショットキバリアダイオードＤ１が電源
電圧Ｖ　Ｅ　Ｅ側に向かって順方向となるように接続さ
れている。

このように、ＭＯＳＦＥＴ　　Ｍｌ、Ｍ２間にショット
キバリアダイオードＤ１が接続され、このダイオードＤ
１とＭＯＳＦＥＴ　　Ｍｌとの接続ノードｎよの電位が
出力バイポーラトランジスタＱ１のベース端子に供給さ
れていると、入力信号Ｖｊ、　ｎがハイレベルにされて
トランジスタＱ１のベース電荷引抜き時に、ノードｎ１
の電位がダイオードＤ１の順方向電圧ｖｔｈでクランプ
され、トランジスタＱ１のベース電位はＶ　Ｅ　Ｅより
もｖｔｈ分高い電位までしか下がらなくなり、ベースの
電荷が完全には引き抜かれない。

ただし、ショットキバリアダイオードの順方向電圧ｖｔ
ｈはＱｌのベース・エミッタ間電圧ＶｓＥ（約０．８Ｖ
）よりも小さい０．４Ｖ程度であるため、トランジスタ
Ｑ１は確実にセットオフされる。

次に、入力信号Ｖｉｎがハイレベルからロウレベルに変
化した場合を考えると、先ずＣＭＯ３論理段のＭＯＳＦ
ＥＴ　　Ｍｌがオン、Ｍ２がオフされるため、ノードロ
工の電位が電源電圧Ｖ　ｅ　ｃに向かって上昇する。し
かして、このときトランジスタＱ１のベースには予めオ
フ時の電荷が残っているので、ベース電荷蓄積時間が短
縮される。つまりこの実施例では、ノードロ工の電位が
従来回路のようにＶＥＥからではなく、ＶＥＥよりもシ
ョットキバリアダイオードＤ１の順方向電圧Ｖｔｈ分高
い電位から上昇を開始するため、トランジスタＱ１のオ
フからオンへのスイッチング動作が高速化される。

第２図にはプルダウン側の出力トランジスタＱ２のスイ
ッチング動作を高速化した実施例が示されている。

すなわち、この実施例では、ＭＯＳＦＥＴ　　Ｍ３とＭ
４との間に、ショットキバリアダイオードＤ２が直列に
接続され、ダイオードＤ２とＭＯＳＦＥＴ　　Ｍ３との
接続ノードｎ２の電位がトランジスタＱ２のベース端子
に印加されている。これにより、トランジスタＱ２のベ
ース電位がショットキバリアダイオードＤ２の１頂方向
電圧ｖｔｈでクランプされ、トランジスタＱ２のベース
電荷蓄積時間が短縮されるようになっている。

第１図と第２図の実施例を同時に適用することで、プル
アンプ側の出力トランジスタＱ１とプルダウン側の出力
トランジスタＱ２の両方のスイッチング動作を高めるよ
うにしてもよい。

なお、上記実施例では、ベース電位をクランプするダイ
オードとして、ショットキバリアダイオードを用いてい
るが、バイポーラトランジスタのベース・エミッタ間電
圧よりも順方向電圧の低いダイオードであればよい。

ただし、上記実施例のごとくクランプダイオードとして
ショットキバリアダイオードを用いる場合には、ショッ
トキ電極を形成する工程が新たに必要になるが、ＳＢＤ
クランプ型メ子メモリセルらなるスタティックＲＡＭに
おいてはメモリセル内にショットキバリアダイオードを
有している。

従って、そのようなショットキ電極形成プロセスを有す
るＬＳＩにおける出力バッファやアドレスデコーダ等、
大きな容量性負荷を郵動する回路に１−記実施例を適用
すれば、何らプロセスを変更することなく　１．、　Ｓ
　Ｉの動作速度を向上させることができる。

以上説明したように、上記実施例では、Ｂｊ　−ＣＭＯ
Ｓ論理回路の論理段を構成する入力信号により相補的に
オン、オフされる直列接続のＭＯＳＦＥＴ間に、ショッ
トキバリアダイオードを接続し、ショットキバリアダイ
オードの順方向電圧で呂力段のバイポーラトランジスタ
のベース電位のロウレベル側をクランプするようにした
ので、出力バイポーラトランジスタのオフ時のベース電
位が完全にＯＶまで落ちないため、オフからオンへの切
換わりの際に、ベース電位のわずかな上昇で直ちに出力
バイポーラトランジスタがオンするつまりベース電荷蓄
積時間を短縮することができ、これによってＢｉ−ＣＭ
Ｏ８論理回路をさらに高速動作させることができるよう
になるという効果がある。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが１本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば上記実施例ではＢ
ｉ　　ＣＭＯＳインバータに適用したものを説明したが
、ＣＭＯＳ論理段が複数の並列ＰチャネルＭＯ５ＦＥＴ
と直列ＮチャネルＭＯＳＦＥＴとからなるＢｉ−ＣＭＯ
３のＮＡＮＤゲートや複数の直列ＰチャネルＭ　Ｏ５Ｆ
ＥＴと並列ＮチャネルＭＯＳＦＥＴにより論理段が構成
されてなるＢｉ−ＣＭＯＳＮＯＲゲートその他Ｂｉ−Ｃ
ＭＯＳ論理回路一般に適用することができる。

また、この発明は、出力段のトランジスタＱｌ。

Ｑ２のうち一方が、ＭＯＳＦＥＴで構成されている場合
にも適用することができる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＢｉ−ＣＭＯ８論理
回路に適用した場合について説明したが、この発明はそ
れに限定されるものでなく、アクティブプルダウン回路
付きＥＣＬゲートその他トーテムポール型出力段を有す
る論理回路一般に利用することができる。

［発明の効果コ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。

すなわち、ＣＭＯＳ論理段の駆動力を高めなくても、ベ
ース電荷蓄積時間を短縮することができ、これによって
Ｂｉ−ＣＭＯ３論理回路をさらに高速動作させることが
できる。

【図面の簡単な説明】

第１図は本発明をＢｉ−ＣＭＯＳインバータに適用した
場合の一実施例示す回路図、 第２図は本発明をＢｉ−ＣＭＯＳインバータに適用した
場合の第２の実施例示す回路図、第３図は従来のＢｉ−
ＣＭＯＳ論理回路の一例を示す回路図である。 １・・・・出力段、２・・・・ＣＭＯＳ論理段、Ｑｌ・
・・・プルアップ用バイポーラトランジスタ、Ｑ２・・
・・プルダウン用バイポーラトランジスタ、Ｄｌ、Ｄ２
・・・・クランプダイオード。 第　１　図

Claims (1)

1. 【特許請求の範囲】 １、第１と第２の電源電圧端子間に２個のバイポーラト
   ランジスタが直列形態で接続されてなるトーテムポール
   型出力段と、上記バイポーラトランジスタを駆動する信
   号を形成するＣＭＯＳ論理段とからなるＢｉ−ＣＭＯＳ
   論理回路において、ＣＭＯＳ論理段を構成する直列形態
   のＭＯＳＦＥＴ列間に、クランプダイオードが接続され
   、このダイオードの順方向電圧によって上記バイポーラ
   トランジスタの少なくとも一方のベース電位がクランプ
   されるように構成されてなることを特徴とするＢｉ−Ｃ
   ＭＯＳ論理回路。 ２、上記クランプダイオードはショットキバリアダイオ
   ードであることを特徴とする請求項１記載のＢｉ−ＣＭ
   ＯＳ論理回路。