JPH03123220A - 出力回路 - Google Patents

出力回路

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JPH03123220A
JPH03123220A JP1261577A JP26157789A JPH03123220A JP H03123220 A JPH03123220 A JP H03123220A JP 1261577 A JP1261577 A JP 1261577A JP 26157789 A JP26157789 A JP 26157789A JP H03123220 A JPH03123220 A JP H03123220A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、バスドライバー用集積回路等に内蔵される
出力回路に係り、特にバイポーラトランジスタとＭＯＳ
トランジスタとを混載したＢｉ−ＭＯＳ型集積回路内に
形成される出力回路に関する。
（従来の技術） ＴＴＬ　（トランジスタ・トランジスターロジック）レ
ベルの信号を出力するＢｉ−ＭＯＳ型の出力回路は、出
力段のバイポーラトランジスタをＭＯＳトランジスタを
用いて導通制御しており、その従来の構成を第４図に示
す。この出力回路では、信号入力ノード４１に供給され
る入力信号！ＮがＨ“レベルのときにはＮチャネルのＭ
ＯＳトランジスタ４２がオンし、抵抗４３を介して電源
電位ＶＣＣからショットキー接合型のｎｐｎ型のバイポ
ーラトランジスタ４４にベース電流が供給され、この後
、このトランジスタ４４がオンすることによって信号出
力ノード４５が接地電位ＧＮＤに放電され、この信号出
力ノード４５の信号ＯＵＴが“Ｌ”レベルに設定される
。
一方、入力信号ＩＮが′Ｌ″レベルのときには上記ＭＯ
Ｓトランジスタ４２がオフする。このとき、上記抵抗４
３を介して電源電位ＶＣＣからｎｐｎ型のバイボー、ラ
トランジスタ４Ｂにベース電流が供給され、この後、こ
のトランジスタ４Ｂがオンすることによって信号出力ノ
ード４５が電源電位ＶＣＣによって充電され、信号ＯＵ
Ｔが″Ｈ″レベルに設定される。
なお、図中のプルダウン回路４７は、トランジスタ４２
がオフし、トランジスタ４４のベースが電位的にフロー
ティング状態になる際に、トランジスタ４４のベース電
位を接地電位ＧＮＤに放電させ、このトランジスタ４４
を早くオフさせるために設けられている。
ところで、上記従来の出力回路において、信号ＯＵＴを
″Ｌルベルに設定する際の出力シンク電流能力を上げる
ためには、トランジスタ４４のベース電流を増加させれ
ばよく、そのためには抵抗４３の値を下げればよい。従
って、この回路では出力電流の能力に比例して消費電力
が増加する。
方、集積回路パッケージのリード等にはインダクタンス
成分が存在しており、この回路で上記インダクタンス成
分と容量成分とを含む負荷を駆動する場合、出力波形に
リンギングが生じる恐れがある。しかし、バイポーラ型
のトランジスタ４４は信号ＯＵＴがＯｖ近辺では非線形
特性を示し、高抵抗状態となるため、出力に生じるリン
ギングをこのトランジスタ４４で十分に吸収させること
ができる。すなわち、この出力回路は出力波形にリンギ
ングが発生しにくいという利点がある。
第５図は上記とは異なる従来の出力回路の構成を示すも
のである。この出力回路では、信号入力ノード５１に供
給される入力信号ＩＮが“Ｌ”レベルのときはインバー
タ５２の出力が“Ｈ”レベルとなり、ｎｐｎ型のバイポ
ーラトランジスタ５３がオンすることによって信号出力
ノード５４が電源電位ＶＣＣによって充電され、信号Ｏ
ＵＴが“Ｈ”レベルに設定される。
一方、入力信号ＩＮが″Ｈ°レベルのときには、Ｎチャ
ネルのＭＯＳトランジスタ５５がオンし、信号出力ノー
ド５４からｎｐｎ型のバイポーラトランジスタ５Ｂにベ
ース電流が供給され、この後、このトランジスタ５Ｂが
オンして信号出力ノード５４が接地電位ＧＮＤに放電さ
れる。また、入力信号！Ｎが′Ｈ”レベルのときには、
ＮチャネルのＭＯＳトランジスタ５７もオンし、このＭ
ＯＳトランジスタ５７を介して信号出力ノード５４が接
地電位ＧＮＤに放電される。従って、信号出力ノード５
４の信号ＯＵＴは２個のトランジスタによる電流経路に
よって“Ｌ＃レベルに放電される。
なお、図中のプルダウン回路５８は、第４図回路の場合
と同様に、トランジスタ５６のベースが電位的にフロー
ティング状態になる際に、そのベース電位を接地電位Ｇ
ＮＤに放電させて、トランジスタ５６を早くオフさせる
ために設けられている。
このｍ５図の従来回路では、信号ＯＵＴを“Ｌ＃レベル
に設定する際にはバイポーラトランジスタ５ＢとＭＯＳ
トランジスタ５７とからなる２つの電流経路で電流がシ
ンクされる。また、この回路は、第４図の回路とは異な
り、電源電位ＶＣＣと接地電位ＧＮＤとの間には定常的
な電流が流れないため、ＣＭＯＳ論理集積回路と同様の
低消費電力化を図ることができる。しかも、信号ＯＵＴ
を′Ｌ゛レベルに設定する際の出力シンク電流能力を上
げるためには、ＭＯＳトランジスタ５７の素子サイズを
太きくシ、そのオン抵抗値を下げることによって実現で
き、第４図回路のように消費電力が増加する恐れはない
。しかし、この回路で、インダクタンス成分と容量成分
とを含む負荷を駆動する場合、信号ＯＵＴがＯｖ近辺で
はＭＯＳトランジスタ５７のオン抵抗が小さくなるため
、出力に生じるリンギングをトランジスタ５Ｂに吸収さ
せることができない。すなわち、この出力回路の場合に
は出力波形にリンギングが発生し易くなる。
（発明が解決しようとする課題） このように従来の出力回路では、負荷駆動能力を高めた
場合に、低消費電力化と出力リンギングの発生抑制とい
う双方の特性を共に満足させることができないという欠
点がある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、負荷駆動能力を高めた場合でも出力
リンギングの発生を抑制することができ、かつＣＭＯ９
論理集積回路並の低消費電力化を実現することができる
出力回路を提供することにある。
［発明の構成］ （課題を解決するための手段） この発明の出力回路は、信号入力ノード及び信号出力ノ
ードと、上記信号出力ノードと基準電位との間にコレク
タ・エミッタ間が挿入された第１極性の第１のバイポー
ラトランジスタと、上記信号出力ノードと上記バイポー
ラトランジスタのベースとの間にソース争ドレイン間が
挿入され、上記信号出力ノードの信号に応じて導通制御
される第１極性の第１のＭＯＳトランジスタと、上記信
号出力ノードと基準電位との間にソース・ドレイン間が
挿入された第１極性の第２のＭＯＳトランジスタと、上
記信号出力ノードの信号が高レベルから低レベルに変化
する際の信号レベル遷移時には上記第２のＭＯＳトラン
ジスタが非導通、低レベルになった後は導通するような
制御信号を第２のＭＯＳトランジスタのゲートに供給す
る制御信号発生回路とを具備している。
（作　用） 制御信号発生回路によって信号出力ノードの信号が検出
され、信号出力ノードの信号が高レベルから低レベルに
変化する際の信号レベル遷移時には第２のＭＯＳトラン
ジスタが非導通状態にされ、低レベルに安定した後は第
２のＭＯＳトランジスタが導通状態にされる。これによ
り、出力にリンギングが発生し易いレベル遷移時には第
１のバイポーラトランジスタのみによって信号出力ノー
ドが放電されることにより、出力に発生するリンギング
がこの第１のバイポーラトランジスタによって吸収され
る。一方、信号出力ノードの信号が低レベルに安定した
後は第２のＭＯＳトランジスタが導通するため、出力シ
ンク電流能力を上げるために第２のＭＯＳトランジスタ
の素子サイズを大きくし、そのオン抵抗値を下げること
によってシンク時における負荷駆動能力を高めることが
できる。
（実施例） 以下、図面を参照してこの発明を実施例により説明する
。
第１図はこの発明の出力回路を、バスドライバー用集積
回路等に内蔵され、バイポーラトランジスタとＭＯＳト
ランジスタとを混載したＢｉ−ＭＯＳ型のものに実施し
た場合の構成を示す回路図である。
図において、正極性の電源電圧Ｖ。Ｃにはｎｐｎ型のバ
イポーラトランジスタｌｌのコレクタが接続されている
。このトランジスタ１１のエミッタは信号出力ノード１
２に接続されており、さらにこのトランジスタｌｌのベ
ースには信号入力ノード１３の信号ＩＮ（以下、入力信
号と称する）がインバータ１４を介して供給される。上
記信号出力ノード１２にはｎｐｎ型のバイポーラトラン
ジスタ１５のコレクタが接続されている。このトランジ
スタ１５のエミッタは接地電位ＧＮＤに接続されている
。上記信号出力ノード１２にはＮチャネルのＭＯＳトラ
ンジスタ１６のドレインが接続されおり、このトランジ
スタＩＢのソースは上記トランジスタ１５のベースに接
続されている。上記ＭＯＳトランジスタ１６のゲートに
は上記信号入力ノード１３の信号ＩＮが供給される。ま
た、上記トランジスタ１５のベースと接地電位ＧＮＤと
の間にはプルダウン回路１７が接続されている。このプ
ルダウン回路１７は、上記トランジスタ１５がオン状態
からオフ状態に切り替わった後に、そのベース電位を接
地電位ＧＮＤに放電するために設けられている。
上記信号出力ノード１２にはＮチャネルのＭＯＳトラン
ジスタ１８のドレインが接続されおり、このトランジス
タＩ８のソースは接地電位Ｇ　Ｎ　Ｄ　Ｊ：接続されて
おり、このトランジスタ１８のゲートには検出回路１９
からの検出信号が供給される。この検出回路１９には上
記信号出力ノード１２の信号０ＵＴ（以下、出力信号と
称する）と信号出力ノード１３の信号ＩＮとが供給され
ており、この検出回路１９は信号出力ノード１２の信号
ＯＵＴが“Ｈ”レベルからＬ”レベルに変化する際の信
号レベル遷移時には高インピーダンス状態、信号ＯＵＴ
が、“Ｌ”レベルに安定した後はＨ”レベル、さらに信
号出力ノード１３の信号ＩＮが“Ｌ”レベルからｍＨ＃
レベルに変化した後は“Ｌ“レベルとなるような制御信
号を発生する。
次に上記構成でなる回路の動作を説明する。
いま、入力信号ＩＮは“Ｌ゛レベルあり、かつ出力信号
ＯＵＴは′Ｈ″レベルで安定しているとする。この状態
から入力信号ＩＮが“Ｌ″レベルら“Ｈ“レベルに変化
したとする。入力信号ＩＮが“Ｈ”レベルに変化すると
、インバータ１４の出力は”Ｌ”レベルに変化し、いま
までオンしていたトランジスタ１１はオフ状態になる。
一方、入力信号ＩＮが′Ｈ″レベルになることによりＭ
ＯＳトランジスタ１Ｂがオンし、いままで“Ｈ″レベル
あった信号出力ノード１２からこのＭＯＳトランジスタ
１６を介してトランジスタ１５にベース電流が流れる。
従って、この後、トランジスタ１５がオンし、信号出力
ノード１２が接地電位ＧＮＤに放電されることにより、
いままで“Ｈ”レベルであった出力信号ＯＵＴは“Ｌ”
レベルに低下する。
一方、出力信号ＯＵＴが“Ｈ“レベルから″Ｌルベルに
低下するレベル遷移時に、検出回路１９の出力端は高イ
ンピーダンス状態になる。このため、トランジスタ１８
はオフしており、出力信号ＯＵＴが“Ｈ°レベルから“
Ｌ°レベルに低下するレベル遷移時には上記バイポーラ
トランジスタ１５のみによって信号出力ノード１２の放
電が行われる。このとき、トランジスタ１５は電流シン
ク能力が高いバイポーラトランジスタであるため、急速
に放電を行うことができる。しかも、ＭＯＳトランジス
タ１８はオフしているため、出力に発生するリンギング
はトランジスタ１５によって吸収される。
次に出力信号ＯＵＴが“Ｌ″レベル安定したとき、検出
回路１９は“Ｈ“レベルの制御信号を発生するため、信
号出力ノード１２の放電経路はいままでのトランジスタ
１５に対し新たにトランジスタ１８によりものが加わる
。従って、この場合には極めて大きなシンク電流で信号
出力ノード１２の放電を行うことができる。
次に入力信号ＩＮが“Ｌ”レベルに変化すると、インバ
ータ１４の出力が“Ｈ”レベルに反転し、トランジスタ
１１がオンして、信号出力ノード１２が電源電位ＶＣＣ
で充電されることにより、出力信号ＯＵＴは′Ｈ”レベ
ルに上昇し始める。このとき、トランジスタ１６はオフ
し、さらに検出回路１９が“Ｌ”レベルの制御信号を発
生するため、トランジスタ１８もオフする。従って、ト
ランジスタ１５゜１８による信号出力ノード１２の放電
は停止する。なお上記トランジスタ１６がオフした後は
、プルダウン回路１７によってトランジスタ１５のベー
スが速やかに接地電位ＧＮＤに放電されるので、トラン
ジスタ１５は直ちにオフ状態になり、トランジスタ１１
゜Ｉ５を介して流れる直流電流の発生が抑制される。
このように上記実施例回路によれば、信号出力ノード１
２を“Ｌ″レベル放電する際にはバイポーラトランジス
タ１５をオン状態にして行うようにしたので、出力リン
ギングの発生を抑制することができる。しかも、出力信
号ＯＵＴが“Ｌ”レベルに安定した後は、バイポーラト
ランジスタ１５の他にＭＯＳトランジスタ１８もオン状
態にさせて信号出力ノード１２を放電するようにしたの
で、定常的な負荷駆動能力は十分に高いものにすること
ができる。さらに、電源電位ＶＣＣと接地電位ＧＮＤと
の間には定常的な直流電流が流れないため、通常のＣＭ
ＯＳ論理集積回路並の低消費電力化を実現することがで
きる。
第２図は上記第１図の実施例回路におけるプルダウン回
路１７及び検出回路１９を具体的に示した回路図である
。なお、この具体回路の場合、信号入力ノード１３には
前記入力信号ＩＮの反転信号ＩＮが印加されるようにな
っている。従って、前記バイポーラトランジスタ１１の
ベースには信号入力ノード１３の信号ＩＮが直接に供給
され、反対に前記ＭＯＳトランジスタＩ６のゲートには
信号ＩＮがインバータ２０を介して供給される点が第１
図の場合とは異なっている。
前記プルダウン回路１７は例えば図示のように、ドレイ
ンが前記トランジスタ１５のベースに、ソースが接地電
位ＧＮＤにそれぞれ接続され、ゲートに信号入力ノード
１３の信号ＩＮが供給されるＮチャネルのＭＯＳトラン
ジスタ２１で構成されている。
また、検出回路１９は、ソースが電源電位Ｖｃｃに接続
され、ゲートが前記信号出力ノード１２に接続されたＰ
チャネルのＭＯＳトランジスタ２２、ソースが上記トラ
ンジスタ２２のドレインに、ドレインが前記ＭＯ５トラ
ンジスタ１８のゲートにそれぞれ接続され、ゲートが前
記信号入力ノード１３に接続されたＰチャネルのＭｏＳ
トランジスタ２３及びドレインが前記ＭＯ８トランジス
タ１８のゲートに、ソースが接地電位ＧＮＤにそれぞれ
接続され、ゲートが前記信号入力ノード１３に接続され
たＮチャネルのＭＯＳトランジスタ２４とを備えており
、この検出回路１９はトランジスタ２３．２４でＣＭＯ
Ｓインバータ２５を構成し、このインバータ２５と電源
電位Ｖｃｃとの間にＰチャネルのＭＯＳトランジスタ２
２のソース・ドレイン間を挿入した構成となっている。
このような構成において、入力信号ＩＮが“Ｈ″レベル
なり、トランジスタ１６がオフする際にはトランジスタ
２１がオンし、トランジスタ１５のベース電位が接地電
位ＧＮＤに放電される。このため、上記トランジスタ２
１はプルダウン回路として作用する。
一方、信号出力ノード１２における信号ＯＵＴが“Ｈル
ベルのときは検出回路１９内のトランジスタ２２がオフ
する。このため、入力信号ＩＮがＬ”レベルに反転し、
トランジスタ２３がオンしても、検出回路１９の出力は
高インピーダンス状態になる。
そして、トランジスタ１５による放電により信号ＯＵＴ
のレベルが電源電位ＶＣＣよりも低下し、トランジスタ
２２の閾値電圧の絶対値以下になると、始めてこのトラ
ンジスタ２２がオンし、検出回路１９からの制御信号が
“Ｈ゛レベルなり、トランジスタ１８がオンする。また
、入力信号ＩＮが′Ｈ”レベルから′Ｌ”レベルに反転
するときは、検出回路１９内のトランジスタ２４が直ち
にオンするため、制御信号は“Ｌ″レベルなり、この後
、トランジスタ１８がオフして信号出力ノード１２の放
電が停止される。
なお、上記第２図の具体回路において、信号出力ノード
１２の放電時にトランジスタ１８をオンさせる時期を調
整する必要があるときは、トランジスタ２３のドレイン
側（図中の矢印ａで示すノード）に抵抗素子を直列に挿
入することにより、トランジスタ１８がオンする時の速
度は遅くなり、逆にオフするときの速度は速くすること
ができる。
第３図は上記第１図の実施例回路におけるプルダウン回
路１７及び検出回路１９を具体的に示した回路図である
。前記第１図の実施例回路において、負荷の駆動能力を
上げる場合にはＭＯＳトランジスタ１８の素子サイズ（
ゲート幅）を大きくすればよい。さらに、ＭＯＳトラン
ジスタ１８の素子サイズを大きくした場合には、これに
比例して、検出回路１９の負荷駆動能力も上げる必要が
ある。上記第２図の回路において、検出回路１９内のＣ
ＭＯＳインバータ２５の負荷駆動能力を単純に上げるた
めには、トランジスタ２８．２４それぞれの素子サイズ
を大きくすればよい。しかし、この場合には集積回路化
する場合にチップ面積が増大する。そこで、この具体回
路では、検出回路１９として図示のようなり　ｉ−ＣＭ
ＯＳ構成のインバータを用いたものを使用することによ
り、素子サイズの増加を抑えつつ、高速化を図るように
したものである。すなわち、この回路では新たにＰチャ
ネルのＭＯＳトランジスタ２６及びＮチャネルのＭＯＳ
トランジスタ２７とからなるＣＭＯＳインバータ２８と
、ｎｐｎ型のバイポーラトランジスタ２９が追加されて
いる。
上記ＣＭＯＳインバータ２８は前記ＰチャネルのＭＯＳ
トランジスタ２２と接地電位ＧＮＤとの間に挿入されて
おり、その入力として入力信号ＩＮが供給される。また
、上記トランジスタ２９のエミッタ・コレクタ間は電源
電位ＶＣＣと前記トランジスタ１８のゲートとの間に挿
入されており、そのベースには上記ＣＭＯＳインバータ
２８の出力が供給される。
このようにＢｉ−ＣＭＯＳ構成による検出回路を用いる
ことにより、バイポーラトランジスタが持つ高電流シン
ク能力を利用して素子サイズの増加を抑えることができ
る。
なお、この場合も前記プルダウン回路１７は第２図の場
合と同様にＭＯＳトランジスタ２１で構成されている。
［発明の効果］ 以上説明したようにこの発明によれば、負荷駆動能力を
高めた場合でも出力リンギングの発生を抑制することが
でき、かつＣＭＯ３論理集積回路並の低消費電力化が実
現できる出力回路を提供することができる。
【図面の簡単な説明】
第１図はこの発明の出力回路の一実施例による構成を示
す回路図、第２図は上記実施例回路の一部を具体的にし
た回路図、第３図は上記実施例回路の一部を具体的にし
た回路図、第４図及び第５図はそれぞれ従来回路の回路
図である。 １１、１５．２９・・・ｎｐｎ型のバイポーラトランジ
スタ、１２・・・信号出力ノード、１３・・・信号入力
ノード、１４、２０・・・インバータ、１６．１８．２
１．２４．２７・・・ＮチャネルのＭＯＳトランジスタ
、１７・・・プルダウン回路、１９・・・検出回路、２
２．２３．２８・・・ＰチャネルのＭＯＳトランジスタ
、２５．２８・・・ＣＭＯＳインバータ。

Claims (5)

    【特許請求の範囲】
  1. （１）信号入力ノード及び信号出力ノードと、上記信号
    出力ノードと基準電位との間にコレクタ・エミッタ間が
    挿入された第１極性の第１のバイポーラトランジスタと
    、 上記信号出力ノードと上記バイポーラトランジスタのベ
    ースとの間にソース、ドレイン間が挿入され、上記信号
    出力ノードの信号に応じて導通制御される第１極性の第
    １のＭＯＳトランジスタと、上記信号出力ノードと基準
    電位との間にソース・ドレイン間が挿入された第１極性
    の第２のＭＯＳトランジスタと、 上記信号出力ノードの信号が高レベルから低レベルに変
    化する際の信号レベル遷移時には上記第２のＭＯＳトラ
    ンジスタが非導通、低レベルになった後は導通するよう
    な制御信号を第２のＭＯＳトランジスタのゲートに供給
    する制御信号発生回路と を具備したことを特徴とする出力回路。
  2. （２）電源電位と前記信号出力ノードとの間にコレクタ
    ・エミッタ間が挿入され、前記信号出力ノードの信号に
    応じて導通制御される第１極性の第２のバイポーラトラ
    ンジスタをさらに具備した請求項１記載の出力回路。
  3. （３）前記制御信号発生回路が、 前記信号入力ノードの信号が供給され、その出力端に前
    記第３のＭＯＳトランジスタのゲートが接続されたＣＭ
    ＯＳ反転回路と、 上記ＣＭＯＳ反転回路と電源電位との間にソース・ドレ
    イン間が挿入され、前記信号入力ノードにゲートが接続
    された第２極性の第４のＭＯＳトランジスタとから構成
    されている請求項２記載の出力回路。
  4. （４）前記ＣＭＯＳ反転回路が、 ゲートが前記信号入力ノードに接続され、ソースが前記
    第４のＭＯＳトランジスタのドレインに接続された第２
    極性の第５のＭＯＳトランジスタと、 ゲートが前記信号入力ノードに、ソースが基準電位に、
    ドレインが前記第２のＭＯＳトランジスタのゲートにそ
    れぞれ接続された第１極性の第６のＭＯＳトランジスタ
    と、 上記第５のＭＯＳトランジスタのドレインと前記第２の
    ＭＯＳトランジスタのゲートとの間に接続された抵抗素
    子とから構成されている請求項３記載の出力回路。
  5. （５）前記ＣＭＯＳ反転回路が、 ゲートが前記信号入力ノードに接続され、ソースが前記
    第、４のＭＯＳトランジスタのドレインに接続された第
    ２極性の第７のＭＯＳトランジスタと、 ゲートが前記信号入力ノードに、ソースが基準電位に、
    ドレインが上記第７のＭＯＳトランジスタのドレインに
    それぞれ接続された第１極性の第８のＭＯＳトランジス
    タと、 ゲートが前記信号入力ノードに、ソースが前記第４のＭ
    ＯＳトランジスタのドレインに、ドレインが前記第２の
    ＭＯＳトランジスタのゲートにそれぞれ接続された第２
    極性の第９のＭＯＳトランジスタと、 ゲートが前記信号入力ノードに、ソースが基準電位に、
    ドレインが前記第２のＭＯＳトランジスタのゲートにそ
    れぞれ接続された第１極性の第１０のＭＯＳトランジス
    タと、 コレクタが電源電位に、エミッタが前記第２のＭＯＳト
    ランジスタのゲートに、ベースが上記第７及び第８のＭ
    ＯＳトランジスタの共通ドレインにそれぞれ接続された
    第１極性の第３のバイポーラトランジスタとから構成さ
    れている請求項３記載の出力回路。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2978302B2 (ja) * 1991-01-28 1999-11-15 三菱電機株式会社 出力バッファ回路
US5331224A (en) * 1992-08-19 1994-07-19 National Semiconductor Corporation Icct leakage current interrupter
US5534811A (en) * 1993-06-18 1996-07-09 Digital Equipment Corporation Integrated I/O bus circuit protection for multiple-driven system bus signals
US5748022A (en) * 1995-10-31 1998-05-05 Texas Instruments Incorporated Input circuit
US6300815B1 (en) * 2000-01-31 2001-10-09 Texas Instruments Incorporated Voltage reference overshoot protection circuit

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3688222T2 (de) * 1985-07-22 1993-11-04 Hitachi Ltd Halbleitereinrichtung mit bipolarem transistor und isolierschicht-feldeffekttransistor.
JPS62221219A (ja) * 1986-03-22 1987-09-29 Toshiba Corp 論理回路
JPS63202126A (ja) * 1987-02-17 1988-08-22 Toshiba Corp 論理回路
US4933574A (en) * 1989-01-30 1990-06-12 Integrated Device Technology, Inc. BiCMOS output driver
EP0387461A1 (en) * 1989-03-14 1990-09-19 International Business Machines Corporation Improved BICMOS logic circuit with full swing operation

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