JPH05268038A - Ｍｏｓ型半導体集積回路 - Google Patents
Ｍｏｓ型半導体集積回路Info
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- JPH05268038A JPH05268038A JP4064399A JP6439992A JPH05268038A JP H05268038 A JPH05268038 A JP H05268038A JP 4064399 A JP4064399 A JP 4064399A JP 6439992 A JP6439992 A JP 6439992A JP H05268038 A JPH05268038 A JP H05268038A
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Abstract
(57)【要約】
【目的】出力バッファＨブリッジ回路に流れる出力電流
を切換える時に発生するトランジスタ貫通電流を低減し
破壊を防止する。 【構成】モードコントロール回路１１によって制御され
て従来の出力バッファＨブリッジ回路１４ａに、ドレイ
ンが入力節点Ｎａ，Ｎｂにそれぞれ接続されかつゲート
が相対する出力端子１０，９に接続されソースが共に接
地端子４に接続された正帰還用のＭＯＳトランジスタ１
２，１３を付加しシュミット回路を構成し上側のトラン
ジスタ５，７の立下り時間を早くしている。
を切換える時に発生するトランジスタ貫通電流を低減し
破壊を防止する。 【構成】モードコントロール回路１１によって制御され
て従来の出力バッファＨブリッジ回路１４ａに、ドレイ
ンが入力節点Ｎａ，Ｎｂにそれぞれ接続されかつゲート
が相対する出力端子１０，９に接続されソースが共に接
地端子４に接続された正帰還用のＭＯＳトランジスタ１
２，１３を付加しシュミット回路を構成し上側のトラン
ジスタ５，７の立下り時間を早くしている。
Description
【０００１】
【産業上の利用分野】本発明はＭＯＳ型半導体集積回路
に関し、特に出力バッファＨブリッジ回路を用いてモー
タ等の正，逆，停止モードをコントロールするＭＯＳ型
半導体集積回路に関する。
に関し、特に出力バッファＨブリッジ回路を用いてモー
タ等の正，逆，停止モードをコントロールするＭＯＳ型
半導体集積回路に関する。
【０００２】
【従来の技術】従来この種のＭＯＳ型半導体集積回路は
図３に示すように、４個のＭＯＳトランジスタ５〜８で
構成される出力バッファＨブリッジ回路１４ａを有して
いた。すなわちモードコントロール回路１１は、入力端
子１ａ，１ｂの入力信号に応じて内部の入力節点Ｎａ，
Ｎｂにゲート制御信号ＶＮａ，ＶＮｂを供給する。
図３に示すように、４個のＭＯＳトランジスタ５〜８で
構成される出力バッファＨブリッジ回路１４ａを有して
いた。すなわちモードコントロール回路１１は、入力端
子１ａ，１ｂの入力信号に応じて内部の入力節点Ｎａ，
Ｎｂにゲート制御信号ＶＮａ，ＶＮｂを供給する。
【０００３】出力バッファＨブリッジ回路１４ａは、電
源端子３に接続されソースが第１の出力端子９に接続さ
れゲートが入力節点Ｎａに接続される第１のＭＯＳトラ
ンジスタ５と、ドレインが出力端子９に接続されソース
が接地端子４に接続されゲートが入力節点Ｎｂに接続さ
れる第２のＭＯＳトランジスタ６と、ドレインが電源端
子３に接続されソースが第２の出力端子１０に接続され
ゲートが入力節点Ｎｂに接続される第３のＭＯＳトラン
ジスタ７と、ドレインが出力端子１０に接続されソース
が接地端子４に接続され、ゲートが内部入力端子Ｎａに
接続される第４のＭＯＳトランジスタ８とを有してい
る。出力端子９及び１０間には、外部のモータＭが負荷
として負荷が接続される。モードコントロール回路１１
は図４に示されるコントロールロジック回路１５とレベ
ルシフト回路１６ａ，１６ｂから構成される。レベルシ
フト回路は出力バッファＨブリッジ回路１４ａがＮチャ
ンネルタイプの電界効果トランジスタ５〜８のみで構成
されるため、ゲート制御信号ＶＮａ，ＶＮｂは電源端子
３に印加されるモータ電源電圧ＶＭよりも高い電圧レベ
ルまでロジック電圧を変換する必要があるので、コント
ロール回路１１の電源端子２ｂはコントロールロジック
回路１５用の電源端子２ａと別にしている。
源端子３に接続されソースが第１の出力端子９に接続さ
れゲートが入力節点Ｎａに接続される第１のＭＯＳトラ
ンジスタ５と、ドレインが出力端子９に接続されソース
が接地端子４に接続されゲートが入力節点Ｎｂに接続さ
れる第２のＭＯＳトランジスタ６と、ドレインが電源端
子３に接続されソースが第２の出力端子１０に接続され
ゲートが入力節点Ｎｂに接続される第３のＭＯＳトラン
ジスタ７と、ドレインが出力端子１０に接続されソース
が接地端子４に接続され、ゲートが内部入力端子Ｎａに
接続される第４のＭＯＳトランジスタ８とを有してい
る。出力端子９及び１０間には、外部のモータＭが負荷
として負荷が接続される。モードコントロール回路１１
は図４に示されるコントロールロジック回路１５とレベ
ルシフト回路１６ａ，１６ｂから構成される。レベルシ
フト回路は出力バッファＨブリッジ回路１４ａがＮチャ
ンネルタイプの電界効果トランジスタ５〜８のみで構成
されるため、ゲート制御信号ＶＮａ，ＶＮｂは電源端子
３に印加されるモータ電源電圧ＶＭよりも高い電圧レベ
ルまでロジック電圧を変換する必要があるので、コント
ロール回路１１の電源端子２ｂはコントロールロジック
回路１５用の電源端子２ａと別にしている。
【０００４】モードコントロール回路１１は入力端子１
ａ，１ｂに信号Ｓ１ａ，Ｓ１ｂを入力して、バッファＨ
ブリッジ回路１４ａの入力節点Ｎａ，Ｎｂにゲート制御
信号ＶＮａ，ＶＮｂを供給して、図５（ａ）〜（ｃ）に
示すようにそれぞれ２重拡散型ＮチャンネルＭＯＳトラ
ンジスタ５ａ〜８ａに電流ＩＬ，ＩＲおよび切換時の貫
通電流Ｉが流れる正転，逆転，停止の３モードの制御を
行う。
ａ，１ｂに信号Ｓ１ａ，Ｓ１ｂを入力して、バッファＨ
ブリッジ回路１４ａの入力節点Ｎａ，Ｎｂにゲート制御
信号ＶＮａ，ＶＮｂを供給して、図５（ａ）〜（ｃ）に
示すようにそれぞれ２重拡散型ＮチャンネルＭＯＳトラ
ンジスタ５ａ〜８ａに電流ＩＬ，ＩＲおよび切換時の貫
通電流Ｉが流れる正転，逆転，停止の３モードの制御を
行う。
【０００５】図６は図３の回路の動作を説明するための
モード切換時の電圧・電流特性図である。内部の入力節
点Ｎａのゲート制御信号ＶＮａのレベルが“Ｈ”レベル
の時はトランジスタ５及び８が導通状態となるため出力
端子９の電位Ｖ９はほぼＶＭとなり、出力端子１０の電
位Ｖ１０はほぼ０Ｖになる。
モード切換時の電圧・電流特性図である。内部の入力節
点Ｎａのゲート制御信号ＶＮａのレベルが“Ｈ”レベル
の時はトランジスタ５及び８が導通状態となるため出力
端子９の電位Ｖ９はほぼＶＭとなり、出力端子１０の電
位Ｖ１０はほぼ０Ｖになる。
【０００６】逆に内部入力節点Ｎｂのゲート制御信号Ｖ
Ｎｂのレベルが“Ｈ”の時は反対にトランジスタ６及び
７が導通状態となるため、出力端子９の電位Ｖ９はほぼ
０Ｖとなり、出力端子１０の電位Ｖ１０はほぼＶＭにな
る。ここでコントロール回路１１によって二つのゲート
制御信号ＶＮａ，ＶＮｂは同時に“Ｈ”レベルにならな
いように制御される。
Ｎｂのレベルが“Ｈ”の時は反対にトランジスタ６及び
７が導通状態となるため、出力端子９の電位Ｖ９はほぼ
０Ｖとなり、出力端子１０の電位Ｖ１０はほぼＶＭにな
る。ここでコントロール回路１１によって二つのゲート
制御信号ＶＮａ，ＶＮｂは同時に“Ｈ”レベルにならな
いように制御される。
【０００７】しかし、このようにＮチャンネル型のＭＯ
Ｓトランジスタ５〜８のみで出力バッファＨブリッジ回
路１４ａを構成した場合に、電源側のトランジスタ５の
スイッチングスピードが接地側のトランジスタ６に比較
して遅いため、トランジスタ５及びトランジスタ６が切
換時の中間時間ＴＬでは同時に導通状態になり、電源端
子３から上下のトランジスタ５，６を通り接地端子４に
向って図５（ｃ）の点線に示すような貫通電流Ｉが流
れ、モータ電源電圧ＶＭを分割している二つのトランジ
スタ５，６でそれぞれ大電力が消費され、出力バッファ
Ｈブリッジ回路１４を破壊に至しめてしまう。
Ｓトランジスタ５〜８のみで出力バッファＨブリッジ回
路１４ａを構成した場合に、電源側のトランジスタ５の
スイッチングスピードが接地側のトランジスタ６に比較
して遅いため、トランジスタ５及びトランジスタ６が切
換時の中間時間ＴＬでは同時に導通状態になり、電源端
子３から上下のトランジスタ５，６を通り接地端子４に
向って図５（ｃ）の点線に示すような貫通電流Ｉが流
れ、モータ電源電圧ＶＭを分割している二つのトランジ
スタ５，６でそれぞれ大電力が消費され、出力バッファ
Ｈブリッジ回路１４を破壊に至しめてしまう。
【０００８】次にトランジスタ５及びトランジスタ６の
電流スイッチングスピードの差を、内部のゲート制御信
号ＶＮａ，ＶＮｂの波形を用いて説明する。ここで
“Ｈ”レベルとなるＶＧはモードコントロール回路１１
の電源端子２ｂから供給される電圧で、Ｈブリッジ回路
１４ａのモータ電源電圧ＶＭよりも通常は８Ｖ程度高い
電圧である。図６においてはゲート制御信号ＶＮａが
“Ｈ”から“Ｌ”レベルへ逆にゲート制御信号ＶＮｂは
“Ｌ”から“Ｈ”レベルに切換る波形を示している。
電流スイッチングスピードの差を、内部のゲート制御信
号ＶＮａ，ＶＮｂの波形を用いて説明する。ここで
“Ｈ”レベルとなるＶＧはモードコントロール回路１１
の電源端子２ｂから供給される電圧で、Ｈブリッジ回路
１４ａのモータ電源電圧ＶＭよりも通常は８Ｖ程度高い
電圧である。図６においてはゲート制御信号ＶＮａが
“Ｈ”から“Ｌ”レベルへ逆にゲート制御信号ＶＮｂは
“Ｌ”から“Ｈ”レベルに切換る波形を示している。
【０００９】オフしているトランジスタ６のそのゲート
電極に印加される電圧ＶＧ６である制御信号ＶＮｂがト
ランジスタ６のしきい値電圧Ｖｔｈよりも高くなれる時
点ｔ１から導通状態になるが、導通しているトランジス
タ５は、制御信号ＶＮａがしきい値電圧Ｖｔｈに下がる
時点ｔ２になるまでは非導通状態にならない。
電極に印加される電圧ＶＧ６である制御信号ＶＮｂがト
ランジスタ６のしきい値電圧Ｖｔｈよりも高くなれる時
点ｔ１から導通状態になるが、導通しているトランジス
タ５は、制御信号ＶＮａがしきい値電圧Ｖｔｈに下がる
時点ｔ２になるまでは非導通状態にならない。
【００１０】図６に示すようにゲート制御信号ＶＮａ，
ＶＮｂの波形が中間電圧（ＶＧ／２）に対して上・下に
対称の場合は、電流スイッチングスピードに差が生じ、
期間Ｔのトランジスタ５及び６の同時導通状態が生じ電
源・接地の貫通電流Ｉが発生する。そのピーク電流ＩＰ
の時点ではトランジスタ５，６のドレイン・ソース間電
圧もそれぞれモータ電源電圧ＶＭの半分が印加されてそ
れぞれ（ＩＰ・ＶＭ）・（１／２）のピーク電力を消費
することになる。
ＶＮｂの波形が中間電圧（ＶＧ／２）に対して上・下に
対称の場合は、電流スイッチングスピードに差が生じ、
期間Ｔのトランジスタ５及び６の同時導通状態が生じ電
源・接地の貫通電流Ｉが発生する。そのピーク電流ＩＰ
の時点ではトランジスタ５，６のドレイン・ソース間電
圧もそれぞれモータ電源電圧ＶＭの半分が印加されてそ
れぞれ（ＩＰ・ＶＭ）・（１／２）のピーク電力を消費
することになる。
【００１１】
【発明が解決しようとする課題】上述した従来のＭＯＳ
型半導体集積回路は、ＮチャネルＭＯＳトランジスタで
出力バッファＨブリッジ回路を構成する場合に、電源側
トランジスタと接地側トランジスタが同時に導通する時
間が生じ電源・接地貫通電流が流れ、消費電力が大きく
なりトランジスタを破壊するという欠点があった。
型半導体集積回路は、ＮチャネルＭＯＳトランジスタで
出力バッファＨブリッジ回路を構成する場合に、電源側
トランジスタと接地側トランジスタが同時に導通する時
間が生じ電源・接地貫通電流が流れ、消費電力が大きく
なりトランジスタを破壊するという欠点があった。
【００１２】又、貫通電流によりモータ電源端子３や接
地端子４に大きなスパイクノイズを発生させ、集積回路
の誤動作やそのための破壊を起すという欠点もあった。
地端子４に大きなスパイクノイズを発生させ、集積回路
の誤動作やそのための破壊を起すという欠点もあった。
【００１３】本発明の目的は、貫通電流とスパークノイ
ズを低減し、スイッチング時に誤動作や破壊しないＭＯ
Ｓ型半導体集積回路を提供することにある。
ズを低減し、スイッチング時に誤動作や破壊しないＭＯ
Ｓ型半導体集積回路を提供することにある。
【００１４】
【課題を解決するための手段】本発明のＭＯＳ型半導体
集積回路は、第１および第２の入力信号をコントロール
ロジック回路に入力し高電源端子に接続されたレベルシ
フト回路を介して第１および第２の内部入力節点にゲー
ト制御信号を供給するモードコントロール回路と、ドレ
インが電源端子に接続されソースが第１の出力端子に接
続されゲートが前記第１のゲート制御信号を入力する第
１のＭＯＳトランジスタと、ドレインが前記第１の出力
端子に接続されソースが接地端子に接続されゲートが前
記第２のゲート制御信号を入力する第２のＭＯＳトラン
ジスタと、ドレインが前記電源端子に接続されソースが
第２の出力端子に接続されゲートが前記第２のゲート制
御信号を入力する第３のＭＯＳトランジスタと、ドレイ
ンが前記第２の出力端子に接続されソースが前記接地端
子に接続されゲートが前記第１のゲート制御信号を入力
する第４のＭＯＳトランジスタを有する出力バッファＨ
ブリッジ回路とを含み、前記第１および第２の入力信号
によって、前記第１及び第２の出力端子間に流れる負荷
電流の正，逆および停止を制御するＭＯＳ型半導体集積
回路において、前記出力バッファＨブリッジ回路が、ド
レインが前記第１の内部入力節点に接続されソースが前
記接地端子に接続されゲートが前記第２の出力端子に接
続される正帰還用の第１のＭＯＳトランジスタと、ドレ
インが前記第２の内部入力節点に接続されソースが前記
接地端子に接続されゲートが前記第１の出力端子に接続
される正帰還用の第２のＭＯＳトランジスタとを付加し
て構成されている。
集積回路は、第１および第２の入力信号をコントロール
ロジック回路に入力し高電源端子に接続されたレベルシ
フト回路を介して第１および第２の内部入力節点にゲー
ト制御信号を供給するモードコントロール回路と、ドレ
インが電源端子に接続されソースが第１の出力端子に接
続されゲートが前記第１のゲート制御信号を入力する第
１のＭＯＳトランジスタと、ドレインが前記第１の出力
端子に接続されソースが接地端子に接続されゲートが前
記第２のゲート制御信号を入力する第２のＭＯＳトラン
ジスタと、ドレインが前記電源端子に接続されソースが
第２の出力端子に接続されゲートが前記第２のゲート制
御信号を入力する第３のＭＯＳトランジスタと、ドレイ
ンが前記第２の出力端子に接続されソースが前記接地端
子に接続されゲートが前記第１のゲート制御信号を入力
する第４のＭＯＳトランジスタを有する出力バッファＨ
ブリッジ回路とを含み、前記第１および第２の入力信号
によって、前記第１及び第２の出力端子間に流れる負荷
電流の正，逆および停止を制御するＭＯＳ型半導体集積
回路において、前記出力バッファＨブリッジ回路が、ド
レインが前記第１の内部入力節点に接続されソースが前
記接地端子に接続されゲートが前記第２の出力端子に接
続される正帰還用の第１のＭＯＳトランジスタと、ドレ
インが前記第２の内部入力節点に接続されソースが前記
接地端子に接続されゲートが前記第１の出力端子に接続
される正帰還用の第２のＭＯＳトランジスタとを付加し
て構成されている。
【００１５】また、本発明の正帰還用の第１及び第２の
ＭＯＳトランジスタのしきい値電圧は出力バッファＨブ
リッジ回路の第１〜第４のＭＯＳトランジスタのしきい
値電圧よりも低く構成されている。
ＭＯＳトランジスタのしきい値電圧は出力バッファＨブ
リッジ回路の第１〜第４のＭＯＳトランジスタのしきい
値電圧よりも低く構成されている。
【００１６】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例の回路図である。本実施例
と図３に示した従来のＭＯＳ型半導体集積回路との相違
点は、出力バッファＨブリッジ回路１４ａのそれぞれの
入力節点ＮａおよびＮｂと接地端子間に、相対する側の
出力端子１０，９にゲートを接続する正帰還用のＭＯＳ
トランジスタ１２，１３を付加したことにあり、その他
は同様である。
る。図１は本発明の一実施例の回路図である。本実施例
と図３に示した従来のＭＯＳ型半導体集積回路との相違
点は、出力バッファＨブリッジ回路１４ａのそれぞれの
入力節点ＮａおよびＮｂと接地端子間に、相対する側の
出力端子１０，９にゲートを接続する正帰還用のＭＯＳ
トランジスタ１２，１３を付加したことにあり、その他
は同様である。
【００１７】電源・接地間の貫通電流を低減させる効果
を高めるためには、この２つのＮチャンネル型のＭＯＳ
トランジスタ１２，１３のしきい値電圧は出力バッファ
Ｈブリッジ回路を構成するトランジスタ５〜８のしきい
値電圧よりも低くする事が望ましい。
を高めるためには、この２つのＮチャンネル型のＭＯＳ
トランジスタ１２，１３のしきい値電圧は出力バッファ
Ｈブリッジ回路を構成するトランジスタ５〜８のしきい
値電圧よりも低くする事が望ましい。
【００１８】正帰還用ＭＯＳトランジスタ１２は、ドレ
インが内部の入力節点Ｎａに接続されソースが接地端子
４に接続されゲートが出力端子１０に接続されている。
インが内部の入力節点Ｎａに接続されソースが接地端子
４に接続されゲートが出力端子１０に接続されている。
【００１９】又、相対するＭＯＳトランジスタ１３は、
ドレインが内部入力節点Ｎｂに接続されソースが接地端
子４に接続されゲートが出力端子９に接続されている。
ドレインが内部入力節点Ｎｂに接続されソースが接地端
子４に接続されゲートが出力端子９に接続されている。
【００２０】図２は図１の回路の動作を説明するために
示すモード切換時の電圧・電流特性図である。いま、ゲ
ート制御信号ＶＮａが“Ｈ”レベルで逆に信号ＶＮｂが
電位が“Ｌ”レベルのときは、ＭＯＳトランジスタ５お
よび相対するトランジスタ８が導通状態となっていて、
出力端子９の電位Ｖ９はほぼモータ電源電圧ＶＭであ
り、出力端子１０の電位Ｖ１０はほぼ０Ｖである。
示すモード切換時の電圧・電流特性図である。いま、ゲ
ート制御信号ＶＮａが“Ｈ”レベルで逆に信号ＶＮｂが
電位が“Ｌ”レベルのときは、ＭＯＳトランジスタ５お
よび相対するトランジスタ８が導通状態となっていて、
出力端子９の電位Ｖ９はほぼモータ電源電圧ＶＭであ
り、出力端子１０の電位Ｖ１０はほぼ０Ｖである。
【００２１】信号ＶＮａ“Ｈ”から“Ｌ”に、また信号
ＶＮｂを“Ｌ”から“Ｈ”に変化させると、ＭＯＳトラ
ンジスタ５及び８が非導通状態となり逆にＭＯＳトラン
ジスタ６及び７が導通状態になる。
ＶＮｂを“Ｌ”から“Ｈ”に変化させると、ＭＯＳトラ
ンジスタ５及び８が非導通状態となり逆にＭＯＳトラン
ジスタ６及び７が導通状態になる。
【００２２】その電流切換変化の過渡状態において図２
に示す様に電源側のトランジスタ５が非導通状態になる
時点ｔ２以前の時点ｔ１から接地側のトランジスタ６が
導通状態になる時間τが生じ、その間電源端子３から接
地端子４へ向って貫通電流が生じる。これを低減・防止
するためには電源側のトランジスタ５，７の充放電スイ
ッチング時間を早くしている。
に示す様に電源側のトランジスタ５が非導通状態になる
時点ｔ２以前の時点ｔ１から接地側のトランジスタ６が
導通状態になる時間τが生じ、その間電源端子３から接
地端子４へ向って貫通電流が生じる。これを低減・防止
するためには電源側のトランジスタ５，７の充放電スイ
ッチング時間を早くしている。
【００２３】一般に貫通電流防止には、特に遮断時のス
ピードが重要であり、ゲートの放電時間を早くする必要
がある。そのために正帰還用のＮチャネル型のＭＯＳト
ランジスタ１２と１３を追加している。
ピードが重要であり、ゲートの放電時間を早くする必要
がある。そのために正帰還用のＮチャネル型のＭＯＳト
ランジスタ１２と１３を追加している。
【００２４】これによりＭＯＳトランジスタ７が導通状
態になって出力端子電位Ｖ１０すなわちＭＯＳトランジ
スタ１２のゲート電位がそのしきい値電圧よりも高くな
ると、ＭＯＳトランジスタ１２が導通状態になり制御信
号ＶＮａを接地電位に強制的にクランプし、ゲートの放
電を早くする事ができる。ＭＯＳトランジスタ１３も同
様に働く。
態になって出力端子電位Ｖ１０すなわちＭＯＳトランジ
スタ１２のゲート電位がそのしきい値電圧よりも高くな
ると、ＭＯＳトランジスタ１２が導通状態になり制御信
号ＶＮａを接地電位に強制的にクランプし、ゲートの放
電を早くする事ができる。ＭＯＳトランジスタ１３も同
様に働く。
【００２５】その結果信号ＶＮａ，ＶＮｂは図２に示す
ように“Ｌ”から“Ｈ”の立上り時間に比べ“Ｈ”から
“Ｌ”への立下がりのスイッチング時間が短くなり、そ
れによって同時オン時間τが従来の時間Ｔに比べて大幅
に減少するので、貫通電流Ｉのピーク電流値ＩＰも大幅
に減少させる事ができる。
ように“Ｌ”から“Ｈ”の立上り時間に比べ“Ｈ”から
“Ｌ”への立下がりのスイッチング時間が短くなり、そ
れによって同時オン時間τが従来の時間Ｔに比べて大幅
に減少するので、貫通電流Ｉのピーク電流値ＩＰも大幅
に減少させる事ができる。
【００２６】具体的には図３に示した従来の回路が３Ａ
のピークの貫通電流を生じたのを、本実施例回路は０．
１Ａ以下にする事ができた。なお出力バッファＨブリッ
ジ回路を構成するＭＯＳトランジスタ５〜８に比較して
正帰還用のＭＯＳトランジスタ１２，１３のしきい値電
圧は低い方が同時オン時間τを小さく出来る。
のピークの貫通電流を生じたのを、本実施例回路は０．
１Ａ以下にする事ができた。なお出力バッファＨブリッ
ジ回路を構成するＭＯＳトランジスタ５〜８に比較して
正帰還用のＭＯＳトランジスタ１２，１３のしきい値電
圧は低い方が同時オン時間τを小さく出来る。
【００２７】その他の実施例として出力バッファＨブリ
ッジ回路１４のＭＯＳトランジスタ５〜８を２重拡散型
のＭＯＳトランジスタで構成すると、正帰還用のＭＯＳ
トランジスタ１２，１３のしきい値電圧との差が大きく
なり、貫通電流はさらに減少できる。
ッジ回路１４のＭＯＳトランジスタ５〜８を２重拡散型
のＭＯＳトランジスタで構成すると、正帰還用のＭＯＳ
トランジスタ１２，１３のしきい値電圧との差が大きく
なり、貫通電流はさらに減少できる。
【００２８】
【発明の効果】以上説明した様に本発明は、出力バッフ
ァＨブリッジ回路に、その出力端子から制御信号の入力
節点に正帰還がかかるＭＯＳトランジスタを付加したこ
とにより、出力バッファＨブリッジ回路の電流側・接地
側のトランジスタを流れる貫通電流の時間を短縮できる
ので、立上がり，立下り時間の大きな入力信号に対して
もブリッヂを構成するトランジスタの消費電力の増加に
よる破壊を防止できると共に、電源端子や接地端子に発
生するスパイクノイズを低減できる効果がある。
ァＨブリッジ回路に、その出力端子から制御信号の入力
節点に正帰還がかかるＭＯＳトランジスタを付加したこ
とにより、出力バッファＨブリッジ回路の電流側・接地
側のトランジスタを流れる貫通電流の時間を短縮できる
ので、立上がり，立下り時間の大きな入力信号に対して
もブリッヂを構成するトランジスタの消費電力の増加に
よる破壊を防止できると共に、電源端子や接地端子に発
生するスパイクノイズを低減できる効果がある。
【図１】本発明の一実施例の回路図である。
【図２】図１の回路の動作を説明するためのモード切換
時の電圧・電流特性図である。
時の電圧・電流特性図である。
【図３】従来のＭＯＳ型半導体集積回路の一例の回路図
である。
である。
【図４】図３のモードコントロール回路の回路図であ
る。
る。
【図５】（ａ）〜（ｃ）はそれぞれ出力バッファＨブリ
ッジ回路の正転，逆転および停止モードを説明する回路
図である。
ッジ回路の正転，逆転および停止モードを説明する回路
図である。
【図６】図３の回路の動作を説明するためのモード切換
時の電圧・電流特性図である。
時の電圧・電流特性図である。
１ａ，１ｂ 入力端子 ２ａ，２ｂ，３ 電源端子 ４ 接地端子 ５〜８ ＭＯＳトランジスタ ９，１０ 出力端子 １１ モードコントロール回路 １２，１３ 正帰還用ＭＯＳトランジスタ １４，１４ａ 出力バッファＨブリッジ回路 １５ コントロールロジック回路 １６ａ，１６ｂ レベルシフト回路 Ｍ モーター Ｎａ，Ｎｂ 入力節点 ＶＭ モータ電源電圧 ＶＮａ，ＶＮｂ ゲート制御信号 Ｖ１ａ，Ｖ１ｂ Ｉ 貫通電流 Ｉｐ 貫通電流ピーク値 Ｔ 貫通電流時間
Claims (2)
- 【請求項１】 第１および第２の入力信号をコントロー
ルロジック回路に入力し高電源端子に接続されたレベル
シフト回路を介して第１および第２の内部入力節点にゲ
ート制御信号を供給するモードコントロール回路と、ド
レインが電源端子に接続されソースが第１の出力端子に
接続されゲートが前記第１のゲート制御信号を入力する
第１のＭＯＳトランジスタと、ドレインが前記第１の出
力端子に接続されソースが接地端子に接続されゲートが
前記第２のゲート制御信号を入力する第２のＭＯＳトラ
ンジスタと、ドレインが前記電源端子に接続されソース
が第２の出力端子に接続されゲートが前記第２のゲート
制御信号を入力する第３のＭＯＳトランジスタと、ドレ
インが前記第２の出力端子に接続されソースが前記接地
端子に接続されゲートが前記第１のゲート制御信号を入
力する第４のＭＯＳトランジスタを有する出力バッファ
Ｈブリッジ回路とを含み、前記第１および第２の入力信
号によって、前記第１及び第２の出力端子間に流れる負
荷電流の正，逆および停止を制御するＭＯＳ型半導体集
積回路において、前記出力バッファＨブリッジ回路が、
ドレインが前記第１の内部入力節点に接続されソースが
前記接地端子に接続されゲートが前記第２の出力端子に
接続される正帰還用の第１のＭＯＳトランジスタと、ド
レインが前記第２の内部入力節点に接続されソースが前
記接地端子に接続されゲートが前記第１の出力端子に接
続される正帰還用の第２のＭＯＳトランジスタとを付加
したことを特徴とするＭＯＳ型半導体集積回路。 - 【請求項２】 正帰還用の第１及び第２のＭＯＳトラン
ジスタのしきい値電圧は出力バッファＨブリッジ回路の
第１〜第４のＭＯＳトランジスタのしきい値電圧よりも
低いことを特徴とした請求項１記載のＭＯＳ型半導体集
積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4064399A JP2858503B2 (ja) | 1992-03-23 | 1992-03-23 | Ｍｏｓ型半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4064399A JP2858503B2 (ja) | 1992-03-23 | 1992-03-23 | Ｍｏｓ型半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05268038A true JPH05268038A (ja) | 1993-10-15 |
| JP2858503B2 JP2858503B2 (ja) | 1999-02-17 |
Family
ID=13257206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4064399A Expired - Lifetime JP2858503B2 (ja) | 1992-03-23 | 1992-03-23 | Ｍｏｓ型半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2858503B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7265603B2 (en) | 2003-05-12 | 2007-09-04 | International Rectifier Corporation | MOSFET gate driver with a negative gate bias voltage |
-
1992
- 1992-03-23 JP JP4064399A patent/JP2858503B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7265603B2 (en) | 2003-05-12 | 2007-09-04 | International Rectifier Corporation | MOSFET gate driver with a negative gate bias voltage |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2858503B2 (ja) | 1999-02-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981104 |