JPS63114409A - フリツプフロツプ回路 - Google Patents
フリツプフロツプ回路Info
- Publication number
- JPS63114409A JPS63114409A JP61258274A JP25827486A JPS63114409A JP S63114409 A JPS63114409 A JP S63114409A JP 61258274 A JP61258274 A JP 61258274A JP 25827486 A JP25827486 A JP 25827486A JP S63114409 A JPS63114409 A JP S63114409A
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- JP
- Japan
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- mosfet
- gate
- voltage
- resistor
- turned
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000007704 transition Effects 0.000 abstract description 11
- 230000005669 field effect Effects 0.000 abstract 1
- 230000000903 blocking effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はブリップフロップ回路に係り、特に、ＭＯＳＦ
ＥＴと抵抗から構成され、駆動電力、消費電力が小さく
、遷移が確実に行われるフリップフロップ回路に関する
ものである６ 〔従来の技術〕 従来のフリップフロップは、「集積回路の解祈と設計」
（＠和４４年４月１日発行近代科学社出版）のｐ１３４
〜１３５に示される様にバイポーラトランジスタと抵抗
、又はＩ’ＩＯ３ＦＥＴと抵抗等で構成されており、現
代の電子回路のメモリ、ロジック、スイッチング素子の
駆動などに幅広く活用されている。
ＥＴと抵抗から構成され、駆動電力、消費電力が小さく
、遷移が確実に行われるフリップフロップ回路に関する
ものである６ 〔従来の技術〕 従来のフリップフロップは、「集積回路の解祈と設計」
（＠和４４年４月１日発行近代科学社出版）のｐ１３４
〜１３５に示される様にバイポーラトランジスタと抵抗
、又はＩ’ＩＯ３ＦＥＴと抵抗等で構成されており、現
代の電子回路のメモリ、ロジック、スイッチング素子の
駆動などに幅広く活用されている。
［発明が解決しようとする問題点〕
第３図はバイポーラトランジスタ、抵抗で構成された基
本的なフリップフロップである。フリップフロップは２
つの論理回路の相互接続で形成することができ、第３図
では、２０及び２１で示されるバイポーラトランジスタ
が相互接続されている。つまり相互接続されたトランジ
スタ２０゜２１は同時にオン又はオフ状態にはなれない
。仮にトランジスタ２０がオンであれば、出力端０１は
ｉｔ Ｌ”、出力端ｏ２は“Ｈ１１となる。この状態に
おいて、ＩＮ２にパルス信号を印加すると、トランジス
タ２２のコレクターエミッタ間の電圧は低くなり、トラ
ンジスタ２０はオフし、トランジスタ２１はオンする。
本的なフリップフロップである。フリップフロップは２
つの論理回路の相互接続で形成することができ、第３図
では、２０及び２１で示されるバイポーラトランジスタ
が相互接続されている。つまり相互接続されたトランジ
スタ２０゜２１は同時にオン又はオフ状態にはなれない
。仮にトランジスタ２０がオンであれば、出力端０１は
ｉｔ Ｌ”、出力端ｏ２は“Ｈ１１となる。この状態に
おいて、ＩＮ２にパルス信号を印加すると、トランジス
タ２２のコレクターエミッタ間の電圧は低くなり、トラ
ンジスタ２０はオフし、トランジスタ２１はオンする。
従って出力端０１は“Ｈ”、出力端ｏ２は゛Ｌ″となる
。この様に入力ＩＮｚ。
。この様に入力ＩＮｚ。
ＩＮｚに信号を印加することで出力端０１ 、 Ｏｘの
状態を反転できる。しかしながら次の様な問題もある。
状態を反転できる。しかしながら次の様な問題もある。
（１）常にトランジスタ２０又は２１に電流が流れてお
り、回路自体の電力消費が大きい。
り、回路自体の電力消費が大きい。
（２）バイポーラトランジスタを使うかぎり、駆動電力
が大きい。
が大きい。
（３）相互接続されたトランジスタ２０又は２１をオン
からオフに遷移するためには信号印加用のトランジスタ
ー９又は２２の駆動力を大きくする必要がある。
からオフに遷移するためには信号印加用のトランジスタ
ー９又は２２の駆動力を大きくする必要がある。
尚、第３図において、２３．２４は、電源Ｖｓ。
ｖ２と接続するための抵抗である。
本発明の目的は、駆動電力、消費電力が小さく、かつ遷
移を確実に行えるフリップフロップ回路を提供すること
にあるお 〔問題点を解決するための手段〕 上記目的は、ＭＯ３電界効果トランジスタ（以下ＭＯ５
ＦＥＴ）と抵抗で構成することにより達成される。
移を確実に行えるフリップフロップ回路を提供すること
にあるお 〔問題点を解決するための手段〕 上記目的は、ＭＯ３電界効果トランジスタ（以下ＭＯ５
ＦＥＴ）と抵抗で構成することにより達成される。
信号印加用の２個のＭＯＳＦＥＴのソースは共通とし相
互接続されるＭＯＳＦＥＴのしきい値電圧よりも十分大
きな電圧源に接続する。相互接続されるＭＯＳＦＥＴの
ゲートはそれぞれ信号印加用の２個のＭＯＳＦＥＴのド
レインに接続し、かつ抵抗を通してＭＯＳＦＥＴのドレ
インにそれぞれ相互接続する。ソースは共通とする。出
力端は相互接続されるＭＯＳＦＥＴのドレインである。
互接続されるＭＯＳＦＥＴのしきい値電圧よりも十分大
きな電圧源に接続する。相互接続されるＭＯＳＦＥＴの
ゲートはそれぞれ信号印加用の２個のＭＯＳＦＥＴのド
レインに接続し、かつ抵抗を通してＭＯＳＦＥＴのドレ
インにそれぞれ相互接続する。ソースは共通とする。出
力端は相互接続されるＭＯＳＦＥＴのドレインである。
これらの制御信号を与える２つのゲートには。
相反する信号、つまり一方にＯＮ信号が与えられている
時にもう一方にはＯＦＦ信号を与える。
時にもう一方にはＯＦＦ信号を与える。
ＯＮ信号が与えられたＭＯＳＦＥＴはＯＮする。従って
ＯＮしたＭＯＳＦＥＴのドレインに接続されたゲートに
は電源電圧が印加され、ＯＮする。ＯＦＦ信号が与えら
れたＭＯＳＦＥＴのドレインの電位、及びこのドレイン
に接続されているゲートの電位は抵抗と電源電圧が印加
されてＯＮしているＭＯＳＦＥＴを介してソースの電位
と等しくなる。従ってＯＦＦ信号が与えられているドレ
インに接続されたゲートを有するＭＯＳＦＥＴは、ソー
ス電位とゲート電位が等しくなる事でＯＦＦする。この
駆動回路が定常状態から反転された制御信号が印加され
た時を仮定する。
ＯＮしたＭＯＳＦＥＴのドレインに接続されたゲートに
は電源電圧が印加され、ＯＮする。ＯＦＦ信号が与えら
れたＭＯＳＦＥＴのドレインの電位、及びこのドレイン
に接続されているゲートの電位は抵抗と電源電圧が印加
されてＯＮしているＭＯＳＦＥＴを介してソースの電位
と等しくなる。従ってＯＦＦ信号が与えられているドレ
インに接続されたゲートを有するＭＯＳＦＥＴは、ソー
ス電位とゲート電位が等しくなる事でＯＦＦする。この
駆動回路が定常状態から反転された制御信号が印加され
た時を仮定する。
つまり遷移状態にあるとき電源とのソース間に接続され
ている２個の！’ｌ０５ＦＩｌｉＴが一時的にＯＮ状態
となる。この遷移状態にあるＭＯＳＦＥＴにはＯＮ抵抗
によって分圧された電圧が生じると共に大電流が流れる
ことも考えられる。交差して接続されているゲートには
この分圧された電圧が印加される。ゲートに高い電圧を
印加し、確実に回路を反転の状態にし得るためには分圧
比を大きくすればよい。
ている２個の！’ｌ０５ＦＩｌｉＴが一時的にＯＮ状態
となる。この遷移状態にあるＭＯＳＦＥＴにはＯＮ抵抗
によって分圧された電圧が生じると共に大電流が流れる
ことも考えられる。交差して接続されているゲートには
この分圧された電圧が印加される。ゲートに高い電圧を
印加し、確実に回路を反転の状態にし得るためには分圧
比を大きくすればよい。
従って抵抗はゲートにより高い電圧を印加するためと、
−時的に２個のＭＯＳＦＥＴがＯＮＬ、た時の過電流保
護も兼ねている。出力端を相互接続されるＭＯＳＦＥＴ
のドレインとする事により出力インピーダンスは相互接
続されるＭＯＳＦＥＴの出力インピーダンスとなる。つ
まり出力端を接続しているＭＯＳＦＥＴがオンの時は出
力インピーダンスを小さく、オフの時は大きくできる。
−時的に２個のＭＯＳＦＥＴがＯＮＬ、た時の過電流保
護も兼ねている。出力端を相互接続されるＭＯＳＦＥＴ
のドレインとする事により出力インピーダンスは相互接
続されるＭＯＳＦＥＴの出力インピーダンスとなる。つ
まり出力端を接続しているＭＯＳＦＥＴがオンの時は出
力インピーダンスを小さく、オフの時は大きくできる。
以下本発明をＭＯＳゲートを備えた半導体スイッチング
素子のゲート回路として用いたフリップフロップ回路の
実施例によって具体的に説明する。
素子のゲート回路として用いたフリップフロップ回路の
実施例によって具体的に説明する。
第１図は本発明の第一の実施例である。１はＭＯＳゲー
ト型主駆動部ここではＭＯＳゲートサイリスタ、２，７
．８は抵抗、３，４，５．６はＭＯＳＦＥＴ、９は逆バ
イアス阻止ダイオード、１０は直流電源である。ＡはＭ
ＯＳゲートサイリスタのアノード。
ト型主駆動部ここではＭＯＳゲートサイリスタ、２，７
．８は抵抗、３，４，５．６はＭＯＳＦＥＴ、９は逆バ
イアス阻止ダイオード、１０は直流電源である。ＡはＭ
ＯＳゲートサイリスタのアノード。
Ｋはカソードである。Ｇｌ 、Ｇｘは制御信号入力ゲー
トである。本発明の動作原理と特徴を第１図を用いて説
明する。
トである。本発明の動作原理と特徴を第１図を用いて説
明する。
ゲートＧ１に電源１０よりも高いゲート電圧が印加され
ているとＭＯＳＦＥＴ ３はＯＦＦ状態にある。
ているとＭＯＳＦＥＴ ３はＯＦＦ状態にある。
ゲートＧｚにはＯｖを印加されているとＭＯＳＦＥＴ
４はＯＮ状態にある。ＭＯＳＦＥＴ ５のゲートには電
源１０の電圧が印加されておりＭＯＳＦＥＴ ５はＯＮ
状態にある。従ってＭＯＳＦＥＴ ６のゲート及びＭＯ
Ｓゲートサイリスタ１のｎチャネルゲートＧｎの電位は
カソードにの電位と等しい。この時ＭＯ５ＦＥＴ ６は
ＯＦＦ状態、ＭＯＳゲートサイリスタは阻止状態にある
。この状態からゲートＧ１にｏｖ、ゲートＧ２に電源１
０よりも高いゲート電圧が印加された場合について説明
する。 ＭＯＳＦＥＴ４はＯＮ状態からＯＦＦ状態に、
ＭＯ３Ｆ！ＥＴ ３は○ＦＦ状態からＯＮ状態に推移（
３！ｌ移）しはじめる。ＭＯＳＦＥＴ ４が推移状態に
あるため、 ＭＯＳＦＥＴ５のゲートにはまだＭＯ３Ｆ
Ｅ！Ｔ ５をＯＮ状態にする向きの電圧が表われている
。従ってＭＯＳＦＥＴ３．５はＯＮ状態となり、電源１
０→ダイオード９→１４０ｓＦＥＴ ３→抵抗７→ＭＯ
３ＦＥＴ ５と電流が流れ始める。ＭＯＳゲートサイリ
スタ１のゲートＧｎとＭＯＳＦＥＴ ６のゲートには。
４はＯＮ状態にある。ＭＯＳＦＥＴ ５のゲートには電
源１０の電圧が印加されておりＭＯＳＦＥＴ ５はＯＮ
状態にある。従ってＭＯＳＦＥＴ ６のゲート及びＭＯ
Ｓゲートサイリスタ１のｎチャネルゲートＧｎの電位は
カソードにの電位と等しい。この時ＭＯ５ＦＥＴ ６は
ＯＦＦ状態、ＭＯＳゲートサイリスタは阻止状態にある
。この状態からゲートＧ１にｏｖ、ゲートＧ２に電源１
０よりも高いゲート電圧が印加された場合について説明
する。 ＭＯＳＦＥＴ４はＯＮ状態からＯＦＦ状態に、
ＭＯ３Ｆ！ＥＴ ３は○ＦＦ状態からＯＮ状態に推移（
３！ｌ移）しはじめる。ＭＯＳＦＥＴ ４が推移状態に
あるため、 ＭＯＳＦＥＴ５のゲートにはまだＭＯ３Ｆ
Ｅ！Ｔ ５をＯＮ状態にする向きの電圧が表われている
。従ってＭＯＳＦＥＴ３．５はＯＮ状態となり、電源１
０→ダイオード９→１４０ｓＦＥＴ ３→抵抗７→ＭＯ
３ＦＥＴ ５と電流が流れ始める。ＭＯＳゲートサイリ
スタ１のゲートＧｎとＭＯＳＦＥＴ ６のゲートには。
ダイオード９とＭＯＳＦＥＴ ３のＯＮ抵抗と、抵抗７
゜ＭＯＳＦＥＴ ５のＯＮ抵抗によって分圧された電圧
が印加される。ここでＭＯＳＦＥＴ ６のしきい値電圧
よりも高い電圧がＭＯＳＦＥＴ ６のゲートに印加され
たなら、ＭＯＳＦＥＴ ６は導通し始める。 ＭＯＳＦ
ＥＴ５のゲート電荷は抵抗８ 、 Ｎ０３ＦＥＴ６を介
して流れ出し、ＭＯＳＦＥＴ ５はＯＦＦ状態へと推移
しはじめる。従ってＭＯＳＦＥＴ５のＯＮ抵抗は大きく
なり、ＭＯＳＦＥＴ ６のゲートとＭＯＳゲートサイリ
スタのゲートＧｎに印加する分圧された電圧を大きくす
る事になる。つまりＭＯＳＦＥＴ５．６は互イニＯＦＦ
からＯＮ、ＯＮからＯＦＦする様に働きかける。ＭＯＳ
ＦＥＴ ６のゲートとＭＯＳゲートサイリスタのｎチャ
ネルゲートＧ、ｌに印加された電圧は、ＯＮ抵抗等によ
って決る分圧比に影響される。この分圧比をゲートに大
きな電圧を印加するように大きくとればよい。抵抗７゜
８を挿入する事は擬似的にＭＯＳＦＥＴ５．６のＯＮ抵
抗と見なせるため、分圧比を大きくとれる６本実施例に
よればＭＯＳゲートサイリスタを導通させるためのゲー
ト電圧を安定して供給でき、ＭＯＳゲートサイリスタが
阻止状態にあるときは相互接続されたＭＯＳＦＥＴ５．
６により低インピーダンスでゲートとカソード間は電位
に保たれる。従って急峻な電圧がカソードＡとカソード
に間に印加された場合でもｎチャネルゲートＧｎとチャ
ージアップを阻止でき、ｄ ｖ ／ ｄ を耐量を向上
すると共に安定した耐圧を得ることができる。又、定常
状態にある時は電流はほとんど流れず、推移状態におい
てもゲート信号の立ち上り、立ち下りを早くすること、
抵抗７，８を数百にΩと大きくとることにより、電流を
小さくすることができる。
゜ＭＯＳＦＥＴ ５のＯＮ抵抗によって分圧された電圧
が印加される。ここでＭＯＳＦＥＴ ６のしきい値電圧
よりも高い電圧がＭＯＳＦＥＴ ６のゲートに印加され
たなら、ＭＯＳＦＥＴ ６は導通し始める。 ＭＯＳＦ
ＥＴ５のゲート電荷は抵抗８ 、 Ｎ０３ＦＥＴ６を介
して流れ出し、ＭＯＳＦＥＴ ５はＯＦＦ状態へと推移
しはじめる。従ってＭＯＳＦＥＴ５のＯＮ抵抗は大きく
なり、ＭＯＳＦＥＴ ６のゲートとＭＯＳゲートサイリ
スタのゲートＧｎに印加する分圧された電圧を大きくす
る事になる。つまりＭＯＳＦＥＴ５．６は互イニＯＦＦ
からＯＮ、ＯＮからＯＦＦする様に働きかける。ＭＯＳ
ＦＥＴ ６のゲートとＭＯＳゲートサイリスタのｎチャ
ネルゲートＧ、ｌに印加された電圧は、ＯＮ抵抗等によ
って決る分圧比に影響される。この分圧比をゲートに大
きな電圧を印加するように大きくとればよい。抵抗７゜
８を挿入する事は擬似的にＭＯＳＦＥＴ５．６のＯＮ抵
抗と見なせるため、分圧比を大きくとれる６本実施例に
よればＭＯＳゲートサイリスタを導通させるためのゲー
ト電圧を安定して供給でき、ＭＯＳゲートサイリスタが
阻止状態にあるときは相互接続されたＭＯＳＦＥＴ５．
６により低インピーダンスでゲートとカソード間は電位
に保たれる。従って急峻な電圧がカソードＡとカソード
に間に印加された場合でもｎチャネルゲートＧｎとチャ
ージアップを阻止でき、ｄ ｖ ／ ｄ を耐量を向上
すると共に安定した耐圧を得ることができる。又、定常
状態にある時は電流はほとんど流れず、推移状態におい
てもゲート信号の立ち上り、立ち下りを早くすること、
抵抗７，８を数百にΩと大きくとることにより、電流を
小さくすることができる。
入力と主駆動部間はＭＯＳゲートを介しているため互い
に電流の流れ込みがない。つまり駆動電力が小さく、入
力間は電気的に絶縁されている。
に電流の流れ込みがない。つまり駆動電力が小さく、入
力間は電気的に絶縁されている。
第２図は本発明の第二の実施例である。主駆動部はｎチ
ャネルゲートＧｌｌ、ＰチャネルゲートＧＰによって導
通するＭＯＳゲートサイリスタ１ａである。１５．１６
は抵抗、１１，１２゜１３．１４はＭＯＳＦＥＴ、１７
は逆バイアス阻止ダイオード、１８は直流電源である。
ャネルゲートＧｌｌ、ＰチャネルゲートＧＰによって導
通するＭＯＳゲートサイリスタ１ａである。１５．１６
は抵抗、１１，１２゜１３．１４はＭＯＳＦＥＴ、１７
は逆バイアス阻止ダイオード、１８は直流電源である。
ａｉａ、 Ｇ２１１は制御信号入力ゲートである。
主駆動部ｎチャネルゲートＧｎに関する部分は第一の実
施例と同じである。ｐチャネルゲートＧｐに関する部分
は、第一の実施例のカソードＫをアノードＡに、ｎチャ
ネルＭＯ３ＦＥＴをｐチャネルＭＯ３ＦＥＴに、ｐチャ
ネルＭＯ５ＦＥＴをｎチャネルＦＥＴに変更したもので
ある。動作は第一の実施例と同様に説明できる。ここで
はＭＯＳゲートサイリスタ１ａのカソードにの電位とゲ
ート駆動回路の基準電位が固定されていない。つまりカ
ソードにの電位ｖｋがフローティング状態の時を仮定す
る。
施例と同じである。ｐチャネルゲートＧｐに関する部分
は、第一の実施例のカソードＫをアノードＡに、ｎチャ
ネルＭＯ３ＦＥＴをｐチャネルＭＯ３ＦＥＴに、ｐチャ
ネルＭＯ５ＦＥＴをｎチャネルＦＥＴに変更したもので
ある。動作は第一の実施例と同様に説明できる。ここで
はＭＯＳゲートサイリスタ１ａのカソードにの電位とゲ
ート駆動回路の基準電位が固定されていない。つまりカ
ソードにの電位ｖｋがフローティング状態の時を仮定す
る。
まずカソードにの電位ｖｋが駆動回路の基準電位より低
い時はＭＯＳＦＥＴ３．６がＯＮ、 ＭＯＳＦＥＴ４．
５がＯＦＦするように制御信号を印加する。ＭＯＳゲー
トサイリスタ１ａのｎチャネルゲートＧｒｌとカソード
にの間には電源１０の電圧とカソードにの電位ｖｋの和
の電圧差が生じ、ＭＯＳゲートサイリスタ１ａは導通す
る。逆にカソードにの電位Ｖｂが駆動回路の基準電位よ
り高い場合はｐチャネルゲートＧＰを用いる。ＭＯＳＦ
ＥＴ １１ 、１４をＯＮ、 ＭＯ３ＦＥＴＩ ２ 、
１３をＯＦＦにする様に制御信号をＧｚａ、Ｇ２ａに
印加する。ＰチャネルゲートＧＰとアノードＡの間には
電源１８とアノードＡの電位Ｖ＾の和の電圧差が生じ、
ＭＯＳゲートサイリスタ１ａは導通する。この様に第二
の実施例によればカソードにの電位と駆動回路の基準電
位の差によらずＭＯＳゲートサイリスタ１ａを導通させ
ることができる。
い時はＭＯＳＦＥＴ３．６がＯＮ、 ＭＯＳＦＥＴ４．
５がＯＦＦするように制御信号を印加する。ＭＯＳゲー
トサイリスタ１ａのｎチャネルゲートＧｒｌとカソード
にの間には電源１０の電圧とカソードにの電位ｖｋの和
の電圧差が生じ、ＭＯＳゲートサイリスタ１ａは導通す
る。逆にカソードにの電位Ｖｂが駆動回路の基準電位よ
り高い場合はｐチャネルゲートＧＰを用いる。ＭＯＳＦ
ＥＴ １１ 、１４をＯＮ、 ＭＯ３ＦＥＴＩ ２ 、
１３をＯＦＦにする様に制御信号をＧｚａ、Ｇ２ａに
印加する。ＰチャネルゲートＧＰとアノードＡの間には
電源１８とアノードＡの電位Ｖ＾の和の電圧差が生じ、
ＭＯＳゲートサイリスタ１ａは導通する。この様に第二
の実施例によればカソードにの電位と駆動回路の基準電
位の差によらずＭＯＳゲートサイリスタ１ａを導通させ
ることができる。
応用変形例として第１図、第２図の抵抗７，８゜１５．
１６の代りにディプリーション形ＭＯ５ＦＥ！Ｔを用い
る事も可能である。
１６の代りにディプリーション形ＭＯ５ＦＥ！Ｔを用い
る事も可能である。
また、他の応用変形例として第１図、第２図では主駆動
部としてＭＯＳゲートサイリスタを用いていたが、ＦＥ
Ｔ、ＩＧＴなどのようにＭＯＳゲート駆動駆動子素子れ
ば駆動電力も少ない。
部としてＭＯＳゲートサイリスタを用いていたが、ＦＥ
Ｔ、ＩＧＴなどのようにＭＯＳゲート駆動駆動子素子れ
ば駆動電力も少ない。
以上に述べた様にＭＯＳＦＥＴで構成し、相互接続され
る部分に抵抗を入れた本発明フリップフロップ回路では
１次の様な効果がある。
る部分に抵抗を入れた本発明フリップフロップ回路では
１次の様な効果がある。
（１）回路の消費電力が少ない。
（２）回路駆動電力が少ない。
（３）過電流保護作用がある。
（４）遷移が確実である。
（５）出力インピーダンスを小さくできる。
第１図は本発明の一実施例になるフリップフロップ回路
の一使用例を示す図、第２図は本発明の他の実施例にな
るブリップフロップ回路の一使用例を示す図、第３図は
従来のフリップフロップ回路を示す図である。 １、ｌａ−ＭＯＳゲート型主駆動部、２，７，８゜１５
．１６・・・抵抗、３，４，５，６，１１，１２゜１３
．１４・・・ＭＯＳＦＥＴ、 ９ 、 １７・・・ダ
イオード。 １０．１８・・・直流電圧源。
の一使用例を示す図、第２図は本発明の他の実施例にな
るブリップフロップ回路の一使用例を示す図、第３図は
従来のフリップフロップ回路を示す図である。 １、ｌａ−ＭＯＳゲート型主駆動部、２，７，８゜１５
．１６・・・抵抗、３，４，５，６，１１，１２゜１３
．１４・・・ＭＯＳＦＥＴ、 ９ 、 １７・・・ダ
イオード。 １０．１８・・・直流電圧源。
Claims (1)
- １、信号印加用の２個のＦＥＴトランジスタと相互接続
される２個のＦＥＴトランジスタを有し、信号印加用の
２個のＦＥＴトランジスタ及び相互接続される２個のＦ
ＥＴトランジスタのソースはそれぞれ共通接続され、相
互接続される各ＦＥＴトランジスタのゲートは相手方の
ＦＥＴトランジスタのドレインと抵抗を介して接続され
、相互接続されるＦＥＴトランジスタのドレインと抵抗
の接続点が出力端となつているフリップフロップ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61258274A JPS63114409A (ja) | 1986-10-31 | 1986-10-31 | フリツプフロツプ回路 |
| US07/086,823 US4837458A (en) | 1986-08-22 | 1987-08-19 | Flip-flop circuit |
| DE19873727948 DE3727948A1 (de) | 1986-08-22 | 1987-08-21 | Flip-flop-schaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61258274A JPS63114409A (ja) | 1986-10-31 | 1986-10-31 | フリツプフロツプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63114409A true JPS63114409A (ja) | 1988-05-19 |
Family
ID=17317966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61258274A Pending JPS63114409A (ja) | 1986-08-22 | 1986-10-31 | フリツプフロツプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63114409A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007509561A (ja) * | 2003-10-23 | 2007-04-12 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 周波数分周器 |
| JP2007528657A (ja) * | 2004-03-11 | 2007-10-11 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 分周器 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5119956A (ja) * | 1974-08-12 | 1976-02-17 | Nippon Telegraph & Telephone | |
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| JPS58159363A (ja) * | 1982-03-17 | 1983-09-21 | Nec Corp | 半導体集積回路の入出力保護装置 |
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-
1986
- 1986-10-31 JP JP61258274A patent/JPS63114409A/ja active Pending
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