JP2007509561A - 周波数分周器 - Google Patents

Abstract

この周波数分周器は、クロック信号を受ける第１クロック入力部

を持つ第１フリップフロップ（Ｍ１、Ｍ２、Ｍ３、Ｍ４）を有する。前記フリップフロップは更に、第１セット入力部（Ｑ４）及び第１非反転出力部（Ｑ１）を有する。前記周波数分周器は更に、第１クロック入力部

に入力される前記クロック信号とほぼ逆位相の第２クロック信号を受ける第２クロック入力部（Ｃｌ）、第１非反転出力部（Ｑ１）に結合される第２セット入力部、第２非反転出力部（Ｑ２）及び第２反転出力部

を持つ第２フリップフロップ（Ｍ１‘、Ｍ２’、Ｍ３‘、Ｍ４’）を有し、第２反転出力部

は第１セット入力部（Ｑ４）に結合されている。

Description

本発明は、周波数分周器に関する。

周波数分周器はよく知られていて、ＰＬＬ、プリスケーラ、デジタル受信機のようなアプリケーションで広く用いられる装置である。通常、周波数分周器は、所望の周波数分周を得るために従来技術の態様において結合されたフリップフロップを必要とする。

半導体技術の実際のトレンドは、回路のスピードを改善するためにトランジスタサイズを小さくし、チップの消散電力を低減するために集積回路に対する供給電圧を下げていっている。

米国特許第６，４２４，１９４号は、従来のＣＭＯＳプロセス技術で製作された電流制御ＣＭＯＳ（Ｃ^３ＭＯＳ）ロジックを用いる超高速回路を記述している。インバータ／バッファ、レベルシフタ、ＮＡＮＤ、ＮＯＲ、ＸＯＲゲート、ラッチ、フリップフロップ等を含む論理素子の全ファミリは、Ｃ^３ＭＯＳ技術を使って実現されている。各回路アプリケーションに対する消費電力とスピードとの適切なバランスは、Ｃ^３ＭＯＳロジックを低消費電力の従来のＣＭＯＳロジックと組み合わせることにより達成される。組み合わされたＣ^３ＭＯＳ／ＣＭＯＳロジックは、ファイバ光通信システムで用いられる高速トランシーバのような回路のより大きな集積化を許容する。上述の特許で提示された回路は、依然少なくとも２つのスタックトランジスタを使用していることが観察され、これらは相対的に低い電圧（１．２、０．９又は０．７Ｖ）を供給するアプリケーションにあまり適切ではない。トランジスタをスタックすることにより、上部のトランジスタのスレッショルド電圧はバックバイアス効果のため増大する。結果として、上部のトランジスタは、動作の最大スピード及び最大利得を持たない。

したがって、本発明の目的は、動作の高スピード及び低電圧の供給電圧に適した周波数分周器を提供することである。

本発明は、独立請求項に規定されている。従属請求項は、有利な実施例を述べている。

本発明によると、周波数分周器は、クロック信号を受ける第１クロック入力部、第１データ入力部及び第１出力部を持つ第１フリップフロップを有する。周波数分周器は更に、第１クロック入力部に入力されるクロック信号とはほぼ逆位相の第２クロック信号を受ける第２クロック入力部、第１出力部に結合された第２データ入力部を持つ第２フリップフロップを有する。第２フリップフロップは更に、第２出力部及び第３出力部を有し、これらの第２及び第３出力部は互いに逆相である信号を供給する。第３出力部は、第１データ入力部に結合される。クロック信号の周期は、周波数分周器の反転段を通ることによる遅延と同じオーダの大きさである。
従来の周波数分周器が図２に示されていて、第１及び第２のフリップフロップを有し、各フリップフロップは図１に示されるように実施される。図１では、トランジスタＭ１及びＭ２がＲ−Ｓフリップフロップとして実施され、このＲ−Ｓフリップフロップは互いに逆相であるＣｌ及び

の２つの要素を持つクロック信号により制御される。入力信号Ｄは、制御されるインバータＭ５、Ｍ６を介して当該フリップフロップの入力部に入力される。この種のフリップフロップが２つ、周波数分周器を供給するために図２のように結合されている。入力信号Ｑ４を第１フリップフロップＭ１−Ｍ４へ供給するために、制御されるインバータＭ５、Ｍ６を介して、第２フリップフロップＱ２の出力部からのフィードバック接続があることが観察される。インバータＭ５、Ｍ６は、幾何学的配置及び実施のために用いられる技術に依存する時間遅延を伴って信号を遅延させる。分周される必要がある周波数を持つ信号は、インバータＭ５、Ｍ６を通ることによる遅延と同じレンジの周期を持つとき、当該信号は制御されるインバータの入力部からその出力部まで行くことができない。よって、前記入力部における制御されるインバータＭ５、Ｍ６が分周されうる最大周波数を制限してしまう。本発明は、第２フリップフロップからのフィードバック信号の位相を反転させることがインバータＭ５、Ｍ６の排除を許し、周波数分周器で分周される入力信号の最大周波数の増大に貢献するという認識に基づいている。

実施例では、制御可能なスイッチは、第１データ入力部及び第３出力部に結合される。制御可能なスイッチは、第１フリップフロップを駆動するクロック信号により制御される。インバータを通ることによる遅延がクリティカルでないが制御される入力インバータからの相対的に高い周波数の信号のための周波数分周器を得たいと依然所望するときは、一つのトランジスタを取り去って、第１フリップフロップのクロック信号とほぼ位相が合ったクロック信号を印加する。よって、動作の最大周波数は、従来の周波数分周器の場合と比較して増大する。なぜならスイッチを通ることによる遅延は、制御されるインバータを実行する二つのトランジスタを通ることによる遅延より小さいからである。

オプションとしては、制御可能なスイッチは、抵抗手段を介して第３出力部に結合される。前記抵抗手段は、第１フリップフロップの入力インピーダンスによる負荷及び第１フリップフロップの入力部に供給される電流を低減する。直接的な結果として、消費される電力は低減される。

本発明のこれら及び他の特徴が、図を参照して以下の本発明の例示的な実施例の説明から明らかになるだろう。

図３は、本発明の実施例による周波数分周器を示す。

この周波数分周器は、クロック信号を受ける第１クロック入力部

を持つ第１フリップフロップ（Ｍ１、Ｍ２、Ｍ３、Ｍ４）を有する。前記フリップフロップは更に、第１セット入力部Ｑ４及び第１非反転出力部Ｑ１を有する。前記周波数分周器は更に、第１クロック入力部

に入力される前記クロック信号とほぼ逆位相の第２クロック信号を受ける第２クロック入力部Ｃｌ、第１非反転出力部Ｑ１に結合される第２セット入力部、第２非反転出力部Ｑ２及び第２反転出力部

を持つ第２フリップフロップ（Ｍ１‘、Ｍ２’、Ｍ３‘、Ｍ４’）を有し、第２反転出力部

は第１セット入力部Ｑ４に結合されている。クロック信号の周期は、周波数分周器のインバータ段を通ることによる遅延と同じオーダーの大きさである。

現行のＣＭＯＳ技術では、周波数分周のために用いられる回路は、ＣＭＬ（Current Mode Logic）で、特にＳＣＬ（Source Coupled Logic）で実行される。例えば１０ＧＨｚのような相対的に高い周波数を持つ信号を分周することが必要なとき、現行のＣＭＯＳロジック回路は適当ではない。なぜならば電力消散を制限するために相対的に低い供給電圧を持つ必要があるからである。これらの状況では、ＣＭＬ又はＳＣＬ回路のための必要な電流源が、ＭＯＳトランジスタの相対的に大きなドレイン−基板容量となることをこうむる。図３に示される周波数分周器は、使用されるフリップフロップの入力部からインバータを排除している。インバータは１８０度入力信号を位相シフトさせるので、従来の周波数分周器と同じ分周機能を得るために入力信号を反転させることは必要である。よって、第１フリップフロップの入力部は、実質的に反転位相の信号、すなわち第２出力部Ｑ２により供給される信号に対して１８０度位相がずれた信号を供給する第２フリップフロップの反転出力部

に結合される。

クロック信号Ｃｌの周波数がフリップフロップを実行するインバータを通ることによる遅延幅とは大幅に異なるとき、制御可能なスイッチＭ７は第１データ入力部Ｑ４及び第３出力部Ｑａ２に結合される。このスイッチは、第１フリップフロップ（Ｍ１、Ｍ２、Ｍ３、Ｍ４）を駆動するクロック信号により制御される。動作の最大周波数は、前記スイッチを通ることによる遅延が、制御されたインバータを実行する二つのトランジスタを通ることによる遅延より小さいので、従来の分周器の状態と比較して増大する。制御可能なスイッチＭ７は、抵抗Ｒを介して第３出力部Ｑａ２と結合されてもよい。抵抗Ｒは、第１フリップフロップの入力インピーダンスによる負荷及び第１フリップフロップの入力部に供給される電流を低減する。直接的な結果として、消費される電力は低減される。

図１乃至４のトランジスタＭ１、Ｍ４とＭ２、Ｍ３とのペアが事実上制御されたインバータであることが、ここに注記される。

本発明の保護の範囲がここで説明された実施例に限定されないことに留意されたい。請求項に記載の参照符号によっても本発明の保護の範囲は限定されない。「有する」という用語は、請求項で述べられたもの以外のものを排除しない。各素子は、複数であることを排除しない。本発明で述べられた手段は、ハードウェアの形式又はプログラミングされた所期のプロセッサの形式で実行されてよい。本発明は、各新規な特徴又はこれら特徴の組み合わせにある。

従来のＲ−Ｓフリップフロップを示す。 従来のフリップフロップを用いる周波数分周器を示す。 本発明の実施例による周波数分周器を示す。 本発明の更なる実施例による周波数分周器を示す。

Claims (4)

1. クロック信号を受ける第１クロック入力部を持つ第１フリップフロップであって、第１セット入力部及び第１非反転出力部を更に有する当該第１フリップフロップと、第１クロック入力部に入力された前記クロック信号とほぼ逆相である第２クロック信号を受ける第２クロック入力部、第１非反転出力部に結合された第２セット入力部、第２非反転出力部及び第２反転出力部を持つ第２フリップフロップとを有し、第２反転出力部は第１セット入力部に結合される、周波数分周器。
2. 前記クロック信号の周期は、当該周波数分周器の反転段を通ることによる遅延と同じオーダーの大きさである、請求項１に記載の周波数分周器。
3. 制御可能なスイッチが、第１データ入力部及び第３出力部に結合され、第１フリップフロップを駆動するクロック信号により制御される、請求項１に記載の周波数分周器。
4. 前記制御可能なスイッチが、抵抗手段を介して第３出力部に結合される、請求項１に記載の周波数分周器。

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