JPWO2005008777A1 - 多電源半導体装置 - Google Patents

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Abstract

複数のブロック３１、３２により構成され、各ブロック３１、３２が独立したクロック回路４１、４２を有し、可変電源１０１により動作する多電源半導体装置において、クロック生成回路１０から複数のブロック３２に供給されるクロック信号に、可変電源１０１の電圧値に基づいて遅延量が変化する可変遅延回路２０を設ける。このことにより、可変電源１０１の電源電圧を変化させた場合でも、ブロック間のクロックスキューが低減される。

Description

本発明は、複数の電源電圧で動作する多電源半導体装置に関し、特に、複数のブロックにより構成され、一部または全てのブロックが独立したクロック回路を有する多電源半導体装置に関する。
近年、半導体装置を搭載する携帯電話機等の電子機器では、小型化、低消費電力化が進められている。そのため、半導体装置に対しても消費電力を低減することが要求されている。
消費電力を低減するためには電源電圧を下げることが有効である。また、電源電圧を下げればリーク電流を下げることにもなるため消費電力が低減される。しかし、電源電圧を一律に下げると扱うことのできるクロック周波数が低くなってしまい、動作速度が遅くなってしまう。そのため、半導体装置を構成する複数のブロックのうち、動作速度が遅くても良いブロックの電源電圧は低くし、速い動作速度が必要なブロックの電源電圧は高くするというように、複数の電圧で動作し、各ブロック毎に供給する電源電圧を変更可能な多電源半導体装置が用いられるようになっている。
また、待機時において、電源電圧を供給することが必要なブロックのみに電源電圧を供給するようにすれば待機時のリーク電流を必要最小限に抑えることが可能となり、結果として消費電力を低減することができる。
ここで、以下の説明では、多電源半導体装置とは、複数の電源系統により供給される電圧値の異なる複数の電源により動作する半導体装置だけでなく、複数の電源系統により供給される電圧値の同じ複数の電源により動作する半導体装置や、電源電圧が変化する１つの電源系統により動作する半導体装置をも含むものとする。
複数のブロックにより構成された従来の半導体装置では、一部または全てのブロックに独立したクロック回路が備えられていて、複数のブロックに共通して設けられたクロック生成回路からのクロック信号に基づいて、各ブロック毎に内部で使用するクロック信号を駆動している。しかし、各ブロック内でそれぞれクロック信号を駆動すると、各ブロック内でクロック信号を駆動する際にタイミングのずれが発生してクロックスキューが発生する場合がある。このようなブロック間のクロックスキューが発生すると各ブロック間での信号タイミングがずれてしまうという問題が発生する。そのため、複数のブロックにより構成された半導体装置では、各ブロックに入力される共通のクロック信号のタイミングを遅延回路によって調整して、各ブロック間のクロックスキューを調整することが行われていた。
このように遅延回路によりブロック間クロックスキューを抑制するようにした従来の多電源半導体装置の構成を図１に示す。この従来の多電源半導体装置は、図１に示すように、２つのブロック３１、３２と、クロック（ＣＬＫ）生成回路１０と、遅延回路１２０とを備えている。ここでは、説明を簡単にするために多電源半導体装置が２つのブロック３１、３２により構成されている場合を用いて説明するが、実際にはもっと多数のブロックにより構成されている場合もある。
クロック生成回路１０は、クロック信号を生成して、ブロック３１、ブロック３２に供給している。ただし、クロック生成回路１０からブロック３２に供給されるクロック信号には、途中に遅延回路１２０が挿入されており、クロック生成回路１０により生成されたクロック信号から一定時間だけ遅延された信号がクロック信号としてブロック３２に供給されている。
また、ブロック３１は、クロック回路４１と、フリップフロップ（Ｆ／Ｆ）回路５１、５２とを備えていて、ブロック３２は、クロック回路４２と、フリップフロップ回路６２、６３とを備えている。
ブロック３１のクロック回路４１は、クロック生成回路１０からのクロック信号に基づいて、ブロック３１内の各回路に供給するためのクロック信号ＣＬＫ１を駆動している。ブロック３２のクロック回路４２は、遅延回路１２０により一定時間遅延された後のクロック信号に基づいて、ブロック３２内の各回路に供給するためのクロック信号ＣＬＫ２を駆動している。
このような多電源半導体装置では、供給される電源電圧が一定の範囲内で変化する可変電源を電源として用いる場合でも、全ての動作点で動作保証を行う必要がある。つまり、全ての電源電圧においてクロックスキューが信号伝搬遅延より小さくなるように、すなわち信号伝搬遅延がクロックスキューより大きくなるようにブロック回路（クロック回路、演算回路）を設計する必要がある。
可変電源１０１の電圧値によりブロック３１、３２間のクロック回路４１、４２の遅延量が変化しなければ、一定の遅延量の遅延回路１２０を用いることによりブロック３１、３２間のクロックスキューを抑制することは可能である。
例えば、図１に示した従来の多電源半導体装置では、クロック回路４１により出力されるクロック信号ＣＬＫ１と、クロック回路４２により出力されるクロック信号ＣＬＫ２との位相が一致するように遅延回路１２０の遅延量を設定すれば、ブロック３１、３２間のクロックスキューを抑制することが可能となる。
しかし、各ブロック３１、３２のクロック回路４１、４２の遅延量の電源電圧依存性が同じでない場合には、可変電源１０１の電源電圧の変化により、クロック回路遅延がそれぞれ変化し、ブロック間クロックスキューが著しく増加するという問題がある。
特に、しきい値（Ｖｔ）の異なるＭＯＳトランジスタを同じ半導体装置上に形成するマルチＶｔと呼ばれる手法や、ゲート絶縁膜厚（Ｔｏｘ）の異なるＭＯＳトランジスタを同じ半導体装置上に形成するマルチＴｏｘと呼ばれる手法を用いた場合には、各ブロック３１、３２のクロック回路４１、４２の遅延量の電源電圧依存性が大きく異なることになり、このような問題がより顕著になる。
例えば、図１に示したクロック回路４１、４２の遅延量の電源電圧依存性が図２に示すような特性であったとする。可変電源１０１が電圧Ａの場合には、遅延回路１２０によりブロック間クロックスキューが無いように設定されていても、可変電源１０１の電源電圧が変化して電圧Ｂとなると遅延差が発生し、ブロック間クロックスキューが大きくなってしまうことになる。
このような従来の多電源半導体装置におけるクロック回路４１、４２の動作を図３のタイミングチャートに示す。図３のタイミングチャートを参照すると、可変電源１０１が電圧Ａの場合ではほとんど発生していなかったクロックスキューが、可変電源１０１が電圧Ｂに変化したことにより大きくなってしまうことがわかる。
さらに、上記で説明したように多電源半導体装置には、変化しない電源と可変電源を電源として使用するものもある。このように変化しない電源が入力されたブロックと可変電源が入力されたブロックとが存在する多電源半導体装置を図４に示す。この図４では、ブロック４１には、変化しない電源１０２が入力され、ブロック４２には可変電源１０１が入力されている。入力される電源電圧が異なると出力される信号レベルも異なるため、この電圧差を調整するためにブロック３１、３２間の信号にはレベルシフタ７１〜７３が設けられている。この図４に示すような多電源半導体装置では、図５に示すように、可変電源１０１の電圧値が変化するとブロック３２内のクロック回路４２の電源電圧も変化することになるため、異なる電源を供給されるブロック３１との間でクロックスキューが著しく増加してしまう。
クロックスキューを低減するための方法としては従来から様々な方法が提案されている。例えば、複数のＩＣチップからなる半導体集積回路システムにおいて、クロックスキューを低減する方法が、例えば、特開平１１−３９８６８号公報に開示されている。この半導体集積回路システムでは、ＩＣチップを１つのマスターチップと他のスレーブチップとに分け、マスターチップにおいて電源電圧等の状態の変化を検知し、この検知結果を各スレーブチップに伝達して、各スレーブチップでは、伝達された検知結果の情報に基づいてクロックの位相を調整するようにしている。
この従来の半導体集積回路システムは、複数のＩＣチップにより構成されているものであるため、１つのチップ上に複数のブロックが形成された多電源半導体装置とは異なる構成であるが、このような方法を多電源半導体装置に適用した場合、電源電圧の変化を検出するための回路およびこの回路から各ブロックへの配線が必要となる。特に多電源半導体装置では、電源系統が複数存在するための各電源系統毎に電源電圧の変化を検出するための回路が必要となり、構成されるブロック数、使用される電源電圧の系統数が増えれば増えるほど回路構成、配線数が増加して集積度の高い半導体装置において採用することは現実的ではない。
このように、上述した従来の多電源半導体装置では、ある電源電圧の時にクロックスキューが抑制されるように遅延回路により遅延量の調整を行っているので、各ブロックにそれぞれ設けられているクロック回路の遅延量の電源電圧依存性が一様でない場合には、電源電圧が変化するとブロック間のクロックスキューが増加してしまうという問題点があった。
本発明の目的は、各ブロックにそれぞれ設けられているクロック回路の遅延量の電源電圧依存性が一様でない場合に、電源電圧が変化した場合でも、複雑な構成を用いることなく、ブロック間のクロックスキューを低減することができる多電源半導体装置を提供することである。
上記目的を達成するために、本発明の多電源半導体装置は、複数のブロックにより構成され、一部または全てのブロックが独立したクロック回路を有し、複数の電源電圧で動作する多電源半導体装置において、
クロック生成回路から前記複数のブロックにそれぞれ供給されるクロック信号の一部または全てに、電源電圧に基づいて遅延量が変化する可変遅延回路が設けられていることを特徴とする。
本発明によれば、クロック生成回路と各ブロックとの間に可変遅延回路を設けて、電源電圧変化に伴う遅延量の変動を補償することにより、電源電圧が変化した場合のブロック間クロックスキューの発生を抑制することができる。
また、前記可変遅延回路は、電源電圧の低下に伴い遅延量が増加するようにしてもよい。
電源電圧の低下に伴いあるブロック内のクロック回路の遅延量が他のブロック内のクロック回路の遅延量よりも少なくなる場合、そのブロックに供給されるクロック信号の遅延量を増加するようにすれば、電源電圧低下に伴うクロックスキューの増加を抑制することが可能となる。
さらに、本発明の他の多電源半導体装置は、複数のブロックにより構成され、一部または全てのブロックが独立したクロック回路を有し、複数の電源電圧で動作する多電源半導体装置において、
前記電源電圧の電圧レベルを検出し、検出した該電圧レベルを電圧レベル検出信号として出力する電圧レベル検出回路と、
クロック生成回路から前記複数のブロックにそれぞれ供給されるクロック信号の一部または全てに、前記電圧レベル検出信号に基づいて遅延量を変化させる可変遅延回路とが設けられていることを特徴とする。
本発明によれば、電圧レベル検出回路により電源電圧の電圧レベルを検出し、検出された電圧レベルに基づいて可変遅延回路の遅延量を変化させるようにしたものである。
さらに、本発明の他の多電源半導体装置は、複数のブロックにより構成され、一部または全てのブロックが独立したクロック回路を有し、複数の電源電圧で動作する多電源半導体装置において、
クロック生成回路から前記複数のブロックにそれぞれ供給されるクロック信号の一部または全てに、前記各ブロック内のクロック信号の位相の同期をとるための位相同期回路が設けられていることを特徴とする。
本発明によれば、位相同期回路により各ブロック内のクロック信号の位相の同期をとるようにしているので、電源電圧が変化して各ブロック内のクロック回路の遅延量が変化した場合でも、各ブロック内のクロック信号の位相がずれることがない。そのため、電源電圧が変化した場合でも、ブロック間クロックスキューの増加を抑制することができる。
また、前記位相同期回路の一部または全てに、電源電圧が異なるブロック間で信号レベルの調整を行うレベルシフタの遅延変動を補償するため前記電源電圧に基づいて遅延量が変化する可変遅延回路を設けるようにしてもよい。
本発明によれば、レベルシフタの遅延変動が問題となる場合に、このレベルシフタの遅延変動を補償することにより、電源電圧の変動に伴うクロックスキューの増加を抑制することができる。
さらに、本発明の他の多電源半導体装置は、前記電源電圧の変化を検出する電圧変化検出回路と、
前記電圧変化検出回路が電圧変化中であると判定している期間は、前記クロック生成回路により生成されたクロック信号が前記各ブロック回路に供給されないように遮断する遮断手段とをさらに有するようにしてもよい。
本発明によれば、電源電圧が変化している際には、クロック生成回路からのクロック信号が各ブロックに供給されないようにすることにより、電圧変化中の誤動作を防ぎブロック動作の安定化を図ることができる。
さらに、所定のクロック周波数において正常に動作可能な範囲において、前記電源電圧を最も低くするような制御を行う電源制御信号を生成して出力する電圧下限検出回路と、
前記電源制御信号に基づいて前記電源電圧の制御を行う電源制御回路とをさらに有するようにしてもよい。
本発明によれば、正常に動作が行われる範囲で電源電圧を低くすることができるため、消費電力を抑制して高い電力効率を実現することが可能となる。
また、本発明の他の多電源半導体装置は、複数のブロックにより構成され、一部または全てのブロックが独立したクロック回路を有し、複数の電源電圧で動作する多電源半導体装置において、
現在の動作モードを示す動作モード信号に基づいて前記電源電圧の制御を行う電源制御回路と、
クロック生成回路から前記複数のブロックにそれぞれ供給されるクロック信号の一部または全てに、前記動作モード信号に基づいて遅延量を変化させる可変遅延回路が設けられていることを特徴とする。
また、前記動作モード信号により示される動作モードが変化したことを検出すると、内部に有するタイマにより設定される一定期間だけクロック制御信号を所定の値とするモード変化検出回路と、
前記クロック制御信号が前記所定の値である間、前記クロック生成回路により生成されたクロック信号が前記各ブロック回路に供給されないように遮断する遮断手段とをさらに有するようにしてもよい。
図１は、従来の多電源半導体装置の構成を示すブロック図である。 図２は、クロック回路４１、４２の遅延量の電源電圧依存性を示す図である。 図３は、従来の多電源半導体装置におけるクロック回路４１、４２の動作を示すタイミングチャートである。 図４は、従来の他の多電源半導体装置の構成を示すブロック図である。 図５は、従来の他の多電源半導体装置におけるクロック回路４１、４２の動作を示すタイミングチャートである。 図６は、本発明の第１の実施形態の多電源半導体装置の構成を示すブロック図である。 図７は、図６中の可変遅延回路２０の具体的な構成の一例を示す図である。 図８は、可変遅延回路２０を構成する各インバータの一例を示す回路図である。 図９は、可変遅延回路２０を構成する各インバータの他の例を示す回路図である。 図１０は、図６中の可変遅延回路の電源電圧−クロック回路遅延特性を示す図である。 図１１は、本発明の第１の実施形態の多電源半導体装置における各クロック回路４１、４２の動作を示すタイミングチャートである。 図１２は、本発明の第２の実施形態の多電源半導体装置の構成を示すブロック図である。 図１３は、本発明の第３の実施形態の多電源半導体装置の構成を示すブロック図である。 図１４は、図１３中の電圧変化検出回路９０の構成を示すブロック図である。 図１５は、図１３中の電圧変化検出回路の動作を示すタイミングチャートである。 図１６は、本発明の第４の実施形態の多電源半導体装置の構成を示すブロック図である。 図１７は、図１６中の電圧レベル検出回路９６の一例を示す図である。 図１８は、図１６中の可変遅延回路２２の構成の一例を示す図である。 図１９は、図１６中の可変遅延回路２２の構成の他の例を示す図である。 図２０は、図１６中の電圧レベル検出回路９６の他の例を示す図である。 図２１は、図１６中の可変遅延回路２２の構成の他の例を示す図である。 図２２は、本発明の第５の実施形態の多電源半導体装置の構成を示すブロック図である。 図２３は、本発明の第５の実施形態の多電源半導体装置の動作を説明するためのタイミングチャートである。 図２４は、本発明の第６の実施形態の多電源半導体装置の構成を示すブロック図である。 図２５は、図２４中の電圧下限検出回路１１０の構成を示すブロック図である。 図２６は、本発明の第５の実施形態の多電源半導体装置の動作を説明するためのタイミングチャートである。 図２７は、本発明の第７の実施形態の多電源半導体装置の構成を示すブロック図である。 図２８は、図２７中の位相同期回路１３１、１３２の具体例を示す図である。 図２９は、図２７中の位相同期回路１３１、１３２の他の具体例を示す図である。 図３０は、本発明の第７の実施形態の多電源半導体装置の動作を説明するためのタイミングチャートである。 図３１は、本発明の第８の実施形態の多電源半導体装置の構成を示すブロック図である。 図３２は、本発明の第８の実施形態の多電源半導体装置の動作を説明するためのタイミングチャートである。 図３３は、本発明の第９の実施形態の多電源半導体装置の構成を示すブロック図である。 図３４は、本発明の第８の実施形態の多電源半導体装置において、動作モードがモードＡからモードＢに切り替わる際の動作を説明するためのタイミングチャートである。 図３５は、本発明の第８の実施形態の多電源半導体装置において、動作モードがモードＢからモードＡに切り替わる際の動作を説明するためのタイミングチャートである。 図３６は、本発明の第９の実施形態の多電源半導体装置の他の構成を示すブロック図である。 図３７は、本発明の第９の実施形態の多電源半導体装置のさらに他の構成を示すブロック図である。 図３８は、図３７に示した本発明の第９の実施形態の多電源半導体装置の動作を説明するためのタイミングチャートである。 図３９は、本発明の第１０の実施形態の多電源半導体装置の構成を示すブロック図である。 図４０は、クロック回路の遅延量の電源電圧依存性を示す図である。 図４１は、図３９中の可変遅延回路２４の具体例を示す図である。 図４２は、図３９中の可変遅延回路２４の他の具体例を示す図である。 図４３は、本発明の第１０の実施形態の多電源半導体装置の動作を説明するためのタイミングチャートである。 図４４は、本発明の第１０の実施形態の多電源半導体装置の他の構成を示すブロック図である。 図４５は、図４４中の可変遅延回路２５の具体例を示す図である。 図４６は、図４４中の可変遅延回路２５の他の具体例を示す図である。 図４７は、本発明の第１１の実施形態の多電源半導体装置の他の構成を示すブロック図である。 図４８は、本発明の第１２の実施形態の多電源半導体装置の他の構成を示すブロック図である。 図４９は、本発明の第１３の実施形態の多電源半導体装置の他の構成を示すブロック図である。 図５０は、本発明の第１４の実施形態の多電源半導体装置の他の構成を示すブロック図である。
次に、本発明の目的、特徴および利点を明確にすべく、以下添付した図面を参照しながら、本発明の実施の形態につき詳細に説明する。
（第１の実施形態）
図６は本発明の第１の実施形態の多電源半導体装置の構成を示すブロック図である。図６において、図１中の構成要素と同一の構成要素には同一の符号を付し、説明を省略するものとする。
本実施形態の多電源半導体装置は、クロック（ＣＬＫ）生成回路１０と、ブロック３１、３２と、可変遅延回路２０とを備えている。本実施形態の多電源半導体装置は、図１に示した従来の多電源半導体装置に対して、遅延回路１２０が可変遅延回路２０に置き替えられた構成となっている。
本実施形態の多電源半導体装置には、電源電圧が変化する可変電源１０１が入力されていて、この可変電源１０１はブロック３１、３２とともに可変遅延回路２０に供給される。また、多電源半導体装置に供給される電源が可変電源１０１の１系統だけの場合には、クロック生成回路１０には可変電源１０１が供給される。クロック生成回路（ドライバまたはＰＬＬ等）１０からクロック信号が生成され、そのクロック出力は、ブロック３１とブロック３２に供給される。ブロック３１、３２には、それぞれクロック回路４１、４２が設けられている。また、このブロック３１とブロック３２との間には信号接続を有する。
可変遅延回路２０は、電源電圧に基づいて遅延量が変化する遅延回路であり、本実施形態では可変電源１０１が電源電圧として供給されているため、可変電源１０１の電圧値に応じて遅延量が変化する。
本実施形態においても、説明を簡単にするために多電源半導体装置が２つのブロック３１、３２により構成されている場合を用いて説明するが、実際にはもっと多数のブロックにより構成されている場合もある。
ここで、ブロック３１は、高しきい値のトランジスタにより構成され、ブロック３２は、低しきい値のトランジスタにより構成されているものとして説明する。そのため、可変電源１０１の電圧が下がると、クロック回路４１の遅延量は大幅に増加するが、クロック回路４２の遅延量はあまり増加しないものとする。
可変遅延回路２０は、可変電源１０１の電圧が下がると遅延量が増加するように設定されている。そのため、可変電源１０１の電圧が降下して、クロック回路４１の遅延量がクロック回路４２の遅延量よりも大きくなった場合でも、可変遅延回路２０の遅延量が増加することにより、クロック信号ＣＬＫ１、ＣＬＫ２の位相調整が実施される。そのため、各ブロック３１、３２のＦ／Ｆ５１、５２、６１、６２に入力されるクロック信号ＣＬＫ１、ＣＬＫ２の位相が合うことになる。そして、この位相調整が行われたクロック信号ＣＬＫ１、ＣＬＫ２に基づきブロック３１、３２が動作するため、信号の送受信が滞りなく行われる。この際、可変遅延回路２０の遅延精度は、信号接続部のホールドマージンを満たせれば良い。ホールドマージンとは、誤動作を防止するためにクロックの変化後に信号が状態を維持していなければならないマージンをいう。
次に、図６に示した可変遅延回路２０の具体的な構成の一例を図７に示す。図７を参照すると、図６の可変遅延回路２０は、高しきい値トランジスタにより構成された複数のインバータが直列に接続された多段インバータにより実現されている。しきい値の高いトランジスタにより構成されたインバータでは、電源電圧の低下に対して、通常回路に比べて、著しく遅延が増加する。そのため、上述したような構成とすることにより、電源電圧に応じて遅延量が変化する可変遅延回路を実現することができる。
可変遅延回路２０を構成する各インバータとしては、図８に示すような一般的なインバータを用いることができる。このインバータは、電源電圧とグランド電位との間にＰチャネルＭＯＳトランジスタ８１とＮチャネルＭＯＳトランジスタ８２とが接続された一般的なインバータであり、当業者にとって良く知られた構造であるため、その動作については省略する。
さらに、可変遅延回路２０を構成する各インバータは、ゲート長の大きなトランジスタにより構成されたインバータを用いるようにしてもよい。ゲート長が大きいとトランジスタのしきい値が上昇し、電源電圧の低下に対して、通常回路に比べて、著しく遅延量が増加する。そのため、上述したような電源電圧に応じて遅延量が変化する可変遅延回路を実現することができる。
さらに、可変遅延回路２０を構成する各インバータとして、図９に示すようなインバータを用いることも可能である。図９に示したインバータは、縦積み段数の大きい多段インバータである。トランジスタを縦積みすることにより基板効果が働き、トランジスタの閾値が上昇し、電源電圧の低下に対して、通常回路に比べて、著しく遅延が増加する。そのため、上述したような電源電圧に応じて遅延量が変化する可変遅延回路を実現することができる。
このようにして構成された可変遅延回路２０の電源電圧−遅延量特性を図１０に示す。この図１０を参照すると、電源電圧が下がることにより可変遅延回路２０の遅延量が増加していることがわかる。例えば、可変電源１０１が電圧Ａから電圧Ｂまで変化した場合、図１０中の遅延量変化分だけ遅延量が増加する。そして、この遅延量変化分によりブロック３２のクロック回路４２から出力されるクロック信号ＣＬＫ２が遅延するため、図２に示したクロック回路４１とクロック回路４２との遅延差が打ち消されることとなる。
次に、可変電源１０１が電圧Ａから電圧Ｂに変化した場合における、本実施形態の多電源半導体装置の動作を図１１のタイミングチャートを参照して説明する。
この図１１では、可変電源１０１、およびブロック３１、３２の各フリップフロップ回路５１、５２、６１、６２に入力されるクロック信号ＣＬＫ１、２が示されている。可変電源１０１が電圧Ａの場合には、クロック信号ＣＬＫ１、ＣＬＫ２間の位相は同期がとれている。ここで、可変電源１０１が電圧Ａから電圧がＢに切り換わる際、電源電圧が徐々に低下して電圧Ａから電圧Ｂに変化する。すると、クロック信号ＣＬＫ１、ＣＬＫ２の振幅と位相も徐々に変化する。
一方、可変遅延回路２０の電圧特性は図１１に示すような特性となっているため、可変電源１０１が電圧Ａから電圧Ｂに変化すると、遅延量が増加する。
このように、可変遅延回路２０は、クロック回路４１、４２間の遅延差を常に補償するように遅延量が変化するため、可変電源１０１の電圧値が変化してもブロック３１、３２間のクロックスキューの発生を抑制することが可能となる。従って、複数の電源電圧で動作する多電源半導体装置の動作を、ある電源電圧において過大なホールドマージンとすることなく、常に適当なホールドマージンで動作を保証できる。
尚、本実施形態では、多電源半導体装置を構成する２つのブロック３１、３２のうちの、一方のブロック３２のみに可変遅延回路２０を設けたものであったが、クロック生成回路１０から複数のブロックにそれぞれ供給されるクロック信号の一部または全てに、可変遅延回路を設けるようにしてもよい。
（第２の実施形態）
次に、本発明の第２の実施形態の多電源半導体装置について説明する。図１２は本発明の第２の実施形態の多電源半導体装置の構成を示すブロック図である。図１２において、図６中の構成要素と同一の構成要素には同一の符号を付し、説明を省略するものとする。
上記で説明した本発明の第１の実施形態の多電源半導体装置では可変遅延回路を１つのブロックに設けた場合を用いて説明したが、本発明の第２の実施形態では、図１２に示すように可変遅延回路を複数または全てのブロックに設けるようにしている。
ここで例えば、クロック回路４１が高しきい値のトランジスタにより構成され、クロック回路４２が低しきい値のトランジスタにより構成されている場合、可変遅延回路２０は上述したように高しきい値のトランジスタにより構成し、可変遅延回路２１は低しきい値のトランジスタにより構成する。
低しきい値のトランジスタによりクロック回路を構成した場合であっても、電源電圧の低下にともなって遅延量は多少増加する。そのため、上記のような構成とすることにより、高しきい値のトランジスタの電源電圧依存性と、低しきい値トランジスタの電源電圧依存性とが打ち消され、１つのブロックに対して可変遅延回路を設けた場合よりもより高い精度でクロックスキューの低減を図ることが可能となる。
また、多電源半導体装置が３以上のブロックにより構成されている場合には、同様にして全てまたは一部のブロックに対して可変遅延回路も設けるようにすることができる。
（第３の実施形態）
次に、本発明の第３の実施形態の多電源半導体装置について説明する。上記第１および第２の実施形態では、可変遅延回路２０を設けることにより可変電源１０１の電圧変化時のクロックスキューを低減してブロック動作の安定化を図っていた。しかし、可変電源１０１の電圧変化中に、可変遅延回路２０、クロック回路４１、４２の遅延量の変化がずれてしまうと誤動作が発生する可能性もある。本実施形態の多電源半導体装置は、電源電圧変化中にはクロック生成回路１０から供給されるクロック信号を停止するようにして、ブロック動作の安定化を図るようにしたものである。
本実施形態の多電源半導体装置は、図１３に示すように、図６に示した第１の実施形態の多電源半導体装置に対して、電圧変化検出回路９０と、アンド回路９１、９２とが新たに設けられている。
電圧変化検出回路９０は、可変電源１０１の電圧値の変化を検出するとロウレベル（以下Ｌと表す。）の電圧変化検出信号を出力し、可変電源１０１の電圧値が変化していない一定の場合には電圧変化検出信号をハイレベル（以下Ｈと表す。）のままとする。
アンド回路９１は、電圧変化検出回路９０からの電圧変化検出信号がＨの場合には、クロック生成回路１０からのクロック信号をブロック３１のクロック回路４１に供給し、電圧変化検出信号がＬの場合には、クロック生成回路１０からのクロック信号を遮断する。
また、アンド回路９２は、電圧変化検出回路９０からの電圧変化検出信号がＨの場合には、クロック生成回路１０からのクロック信号をブロック３２のクロック回路４２に供給し、電圧変化検出信号がＬの場合には、クロック生成回路１０からのクロック信号を遮断する。
つまり、アンド回路９１、９２は、電圧変化検出回路９０が電圧変化中であると判定している期間は、クロック生成回路１０により生成されたクロック信号がブロック回路３１、３２に供給されないように遮断する遮断手段として機能する。
また、電圧変化検出回路９０は、図１４に示すように、Ａ／Ｄ変換回路９３、フリップフロップ回路９４と、比較器９５とから構成される。
Ａ／Ｄ変換回路９３は、可変電源１０１の電圧値をデジタル情報に変化している。フリップフロップ回路９４は、このデジタル情報をクロック信号の１周期分保持する。そのため、フリップフロップ回路９４には、１クロック前のデジタル情報が保持されていることになる。
比較器９５は、フリップフロップ回路９４に保持されているデジタル情報と、Ａ／Ｄ変換回路９３から出力されたデジタル情報を比較して、Ａ／Ｄ変換回路９３から出力されたデジタル情報とフリップフロップ回路９４に保持されているデジタル情報とが一致しない場合には、可変電源１０１が変化していると判定して、電圧変化検出信号をＨとする。
本実施形態の多電源半導体装置による動作を図１５に示す。図１５を参照すると、可変電源１０１が電圧Ａから降下し始めると、電圧変化検出回路９０はこの電圧変化を検出して、電圧変化検出信号をＬとする（時刻ｔ１）。
すると、アンド回路９１、９２では、クロック生成回路１０からのクロック信号を遮断して、ブロック３１、３２に供給されないようにする。
そして、可変電源１０１が電圧Ｂとなり安定すると、電圧変化検出回路９０は電圧変化検出信号をＨとする（時刻ｔ２）。そのため、アンド回路９１、９２は、クロック生成回路１０からのクロック信号をブロック３１、３２に供給するようになる。
本実施形態の多電源半導体装置によれば、可変電源１０１が変化している最中には、クロック生成回路１０からのクロック信号がブロック３１、３２に供給されないようにすることにより各ブロック３１、３２で誤動作が発生するのを防ぎ、ブロック動作の安定を図ることができる。
尚、本実施形態では、電圧変化検出回路９０が多電源半導体装置内に設けられている場合について説明したが、電圧変化検出回路９０を多電源半導体装置の外部に設け、電圧変化検出信号のみを多電源半導体装置に入力するようにしてもよい。
（第４の実施形態）
次に、本発明の第４の実施形態の多電源半導体装置について説明する。上記第１の実施形態等では、可変電源１０１を可変遅延回路２０に入力することにより、可変遅延回路２０の遅延量をアナログ的に制御するものであったが、本発明の第４の実施形態の多電源半導体装置では、可変電源１０１の電圧レベルを検出する電圧レベル検出回路９６を設けて、可変遅延回路をディジタル的に制御するようにしたものである。
本発明の第４の実施形態の多電源半導体装置の構成を図１６に示す。図１６において、図６中の構成要素と同一の構成要素には同一の符号を付し、説明を省略するものとする。
本実施形態の多電源半導体装置は、図６に示した第１の実施形態の多電源半導体装置に対して、電圧レベル検出回路９６を新たに設け、可変遅延回路２０を可変遅延回路２２に置き換えた構成となっている。
電圧レベル検出回路９６は、可変電源１０１の電圧レベルを検出して、検出したその電圧レベルをデジタル情報である電圧レベル検出信号１０３として出力する。そして、本実施形態における可変遅延回路２２は、電圧レベル検出信号１０３に基づいて遅延量を変化させる。
電圧レベル検出回路９６の最も簡単な構成としては、図１７に示すように、可変電源１０１と基準電圧Ｖｒｅｆを入力とする差動アンプにより実現することができる。この場合には、電圧レベル検出信号１０３は、ＨまたはＬの１ビットのデジタル情報となる。
そして、この１ビットの電圧レベル検出信号１０３を入力して遅延量を変化させる可変遅延回路２２の具体例を図１８および図１９に示す。
図１８には、遅延ゲート９７とセレクタ９８とから構成される可変遅延回路２２が示されている。
遅延ゲート９７は、クロック生成回路１０からのクロック信号を一定時間遅延させている。セレクタ９８は、遅延ゲート９７を介したクロック信号またはクロック生成回路１０から入力されたクロック信号を、電圧レベル検出信号１０３の論理に基づいて選択してブロック３２に出力する。
図１９には、２つの遅延ゲート９７１、９７２と、２つのセレクタ９８１、９８２とから構成された可変遅延回路２２が示されている。
また、図１９に示した構成は、図１８に示した遅延ゲート９７とセレクタ９８を２組み接続したものであり、１つの遅延ゲートでは遅延量が不足する場合に用いることができる。
また、電圧レベル検出信号１０３を複数ビットとする場合の電圧レベル検出回路９６の構成を図２０に示す。この図２０では、可変電源１０１を入力してＡ／Ｄ変換するＡ／Ｄ変換回路により電圧レベル検出回路９６が実現される。ここでは、説明を簡単にするために、電圧レベル検出信号１０３が２ビットの場合を用いて説明するが、電圧レベル検出信号１０３のビット数は３ビット以上の場合も同様に実現可能である。
２ビットの電圧レベル検出信号１０３を入力して遅延量を変化させる可変遅延回路２２の具体例を図２１に示す。
図２１には、遅延ゲート９９と、セレクタ１００とから構成される可変遅延回路２２が示されている。
遅延ゲート９９は、Ｄ１、Ｄ２、Ｄ３という遅延量が異なる３つの遅延回路が並列に接続されている。そして、セレクタ１００は、電圧レベル検出信号１０３の値に基づいて、クロック生成回路１０からのクロック信号、遅延回路Ｄ１、遅延回路Ｄ２、遅延回路Ｄ３を通過後のクロック信号のうちの１つを選択して、ブロック３２に出力する。
上記で説明した遅延ゲート９７、９７１、９７２、９９は、多段インバータにより実現することができる。
尚、本実施形態では、電圧レベル検出回路９６が多電源半導体装置内に設けられている場合について説明したが、電圧レベル検出回路９６を多電源半導体装置の外部に設け、電圧レベル検出信号のみを多電源半導体装置に入力するようにしてもよい。
（第５の実施形態）
次に、本発明の第５の実施形態の多電源半導体装置について説明する。
本実施形態の多電源半導体装置の構成を図２２に示す。図２２において、図６、図１３、図１６中の構成要素と同一の構成要素には同一の符号を付し、説明を省略するものとする。
本実施形態の多電源半導体装置は、第３の実施形態と第４の実施形態を組み合わせたものであり、電圧レベル検出回路９６を設けて可変遅延回路２２のディジタル制御を行うとともに、電圧変化検出回路９０を設けて、電源電圧変化時のクロック供給を停止させ、ブロックの安定動作を図るようにしたものである。
次に、本実施形態の多電源半導体装置の動作を図２３のタイミングチャートを参照して説明する。
図２３を参照すると、可変電源１０１が電圧Ａから降下し始めると、電圧変化検出回路９０はこの電圧変化を検出して、電圧変化検出信号をＬとする（時刻ｔ１）。
すると、アンド回路９１、９２では、クロック生成回路１０からのクロック信号を遮断して、ブロック３１、３２に供給されないようにする。この間電圧レベル検出回路９６から出力される電圧レベル検出信号１０３により示される電圧値も電圧Ａから電圧Ｂに変更される。そのため、可変遅延回路２２は遅延量を電圧レベル検出信号１０３に基づいて変更する。
そして、可変電源１０１が電圧Ｂとなり安定すると、電圧変化検出回路９０は電圧変化検出信号をＨとする（時刻ｔ２）。そのため、アンド回路９１、９２は、クロック生成回路１０からのクロック信号をブロック３１、３２に供給するようになる。この時にはすでに可変遅延回路２２の遅延量は電圧Ｂに対応した遅延量に変更されているため、クロック回路４１、４２から出力されるクロック信号ＣＬＫ１、ＣＬＫ２の位相は同期がとれたものとなっている。
尚、本実施形態では、電圧変化検出回路９０と電圧レベル検出回路９６とが多電源半導体装置内に設けられている場合について説明したが、電圧変化検出回路９０および電圧レベル検出回路９６の両方または一方を多電源半導体装置の外部に設け、電圧変化信号および電圧レベル検出信号１０３の両方または一方のみを多電源半導体装置に入力するようにしてもよい。
（第６の実施形態）
次に、本発明の第６の実施形態の多電源半導体装置について説明する。
本発明の第６の実施形態の多電源半導体装置を図２４に示す。図２４において、図６中の構成要素と同一の構成要素には同一の符号を付し、説明を省略するものとする。本実施形態の多電源半導体装置は、図６に示した第１の実施形態の多電源半導体装置に対して、電圧下限検出回路１１０を新たに設けたものである。また、図２４では、図６では示されていなかった電源制御回路１１１が示されている。
本実施形態の多電源半導体装置では、可変電源１０１とクロック生成回路１０の基準クロック（ＣＬＫ）を入力した電圧下限検出回路１１０を設けて、外部の電源制御回路１１１に電源制御信号１０４を供給して、可変電源１０１の電圧値を所定の基準ＣＬＫでの動作を保証する下限電圧とすることにより、消費電力を低く抑えて高い電力効率を実現することが可能となる。
Ｆ／Ｆ間の遅延が最大のパスをクリティカルパスといい、その遅延をクリティカルパスの遅延という。正常動作が行われるためには、クロック信号の周期をＴとすると、クリティカルパスの遅延＜周期Ｔであることが必要となる。逆に、上記の要件が満たされる範囲であれば、可変電源１０１の電圧を低下させても誤動作は発生しない。そのため、本実施形態の多電源半導体装置では、クリティカルパスの遅延＜周期Ｔの関係が満たされる下限まで可変電源１０１の電圧値を低下させることにより、消費電力の削減を行うようにする。
電圧下限検出回路１１０は、所定のクロック周波数において正常に動作可能な範囲において、可変電圧１０１の電圧値を最も低くするような制御を行うための電源制御信号１４０を生成して電源制御回路１１１に出力している。具体的には、電圧下限検出回路１１０は、クロック生成回路１０により生成されたクロック信号の周期が、クリティカルパスの遅延時間よりも長いことが保証される範囲で、可変電源１０１の電圧値が低くなるような電源制御信号１４０を生成して、電源制御回路１１１に出力している。
電源制御回路１１１は、電圧下限検出回路１１０からの電源制御信号１４０に基づいて可変電源１０１の制御を行っている。
図２４中の電圧下限検出回路１１０の構成を図２５に示す。
この電圧下限検出回路１１０は、遅延回路１１２〜１１４と、インバータ１１５と、フリップフロップ回路１１６、１１７とから構成されている。また、電源制御信号１４０は、可変電源１０１の電圧値を減少する指示を行うｄｏｗｎ信号と、可変電源１０１の電圧値を増加させる指示を行うｕｐ信号とから構成されている。
遅延回路１１２は、クロック生成回路１０からのクロック信号ＣＬＫをクリティカルパスの遅延分だけ遅延させて出力する。遅延回路１１３、１１４は、それぞれ遅延時間α１、α２だけクロック信号を遅延させて出力する。
電圧下限検出回路１１０を上記のような構成とすることにより、ｄｏｗｎ信号とｕｐ信号は下記のように制御される。
（１）ｄｏｗｎ信号
ａ）クリティカルパスの遅延＋α１＋α２＜周期Ｔ
電圧値を減少する旨の指示を行う“１”
ｂ）クリティカルパスの遅延＋α１＋α２≧周期Ｔ
電圧値の変更を行わない旨の指示を行う“０”
（２）ｕｐ信号
ａ）クリティカルパスの遅延＋α１＞周期Ｔ
電圧値を増加させる旨の指示を行う“１”
ｂ）クリティカルパスの遅延＋α１≦周期Ｔ
電圧値の変更を行わない旨の指示を行う“０”
ここで、α１は遅延マージンであり、α２はあそびである。よって、電圧下限検出回路１１０は、クリティカルパスの遅延＋α１＜周期Ｔ＜クリティカルパスの遅延＋α１＋α２となるように、ｕｐ信号とｄｏｗｎ信号とからなる電源制御信号１４０を電源制御回路１１１に出力する。
本実施形態における電圧下限検出回路１１の動作を図２６のタイミングチャートに示す。
（第７の実施形態）
次に、本発明の第７の実施形態の多電源半導体装置について説明する。上記第１から第６の実施形態では、可変遅延回路を用いてクロックスキューの抑制を図るようにしていたが、本発明の第７の実施形態の多電源半導体装置では、可変遅延回路の代わりに、ブロック３１、３２内のクロック信号の位相の同期をとるための位相同期回路を設けてブロック間のクロックスキューを抑制するようにしている。
本実施形態の多電源半導体装置は、図２７に示されるように、図６に示した第１の実施形態等の多電源半導体装置に対して、可変遅延回路２０の代わりに位相同期回路１３１、１３２が設けられたものである。
位相同期回路１３１は、クロック生成回路１０からのクロック信号をＣＬＫ入力とし、クロック回路４１により生成されたクロック信号ＣＬＫ１を参照ＣＬＫとし、生成したクロック信号をＣＬＫ出力としてクロック回路４１に供給している。そして、位相同期回路１３１は、ＣＬＫ入力と参照ＣＬＫの位相が同期するように、ＣＬＫ出力の位相を調整している。
位相同期回路１３２も同様にして、クロック生成回路１０からのクロック信号と、クロック回路４１により生成されたクロック信号ＣＬＫ２の位相が同期するように、クロック回路４２に出力するクロック信号の位相の調整を行っている。
位相同期回路１３１、１３２は、図２８に示すようにＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ：位相同期ループ）回路により実現することもできるし、図２９に示すようにＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ：遅延同期ループ）回路により実現することも可能である。
本実施形態のように位相同期回路１３１、１３２を設けて、ブロック３１、３２内で用いられるクロック信号ＣＬＫ１、ＣＬＫ２の位相をクロック信号生成回路１０により生成されたクロック信号の位相と同期をとるようにすれば、可変電源１０１の電圧値が電圧Ａから電圧Ｂに変化した場合でも、図３０に示すように、クロック信号ＣＬＫ１、ＣＬＫ２間の位相は同期がとられることとなる。そのため、本実施形態の多電源半導体装置によれば、可変遅延回路を設けた場合と同様に、ブロック３１、３２間のクロックスキューを低減することが可能となる。
（第８の実施形態）
次に、本発明の第８の実施形態の多電源半導体装置について説明する。本実施形態の多電源半導体装置は、図２７に示した第７の実施形態の多電源半導体装置に対して、電圧変化検出回路９０を設けて電源電圧の変化期間中のクロック出力を停止するようにしたものである。
ただし、本実施形態の多電源半導体装置では、図３１に示すように、クロック回路４１、４２の代わりにアンド回路１１、１２およびバッファ回路１３、１４がブロック３１、３２にそれぞれ設けられている構成となっている。
アンド回路１１は、電圧変化検出回路９０からの電圧変化検出信号がＨの場合には、位相同期回路１３１からのクロック信号をブロック３１のためのクロック信号ＣＬＫ１として供給し、電圧変化検出信号がＬの場合には、位相同期回路１３１からのクロック信号を遮断してブロック３１内の各回路にクロック信号が供給されないようにしている。
バッファ回路１３は、位相同期回路１３１からのクロック信号を受けてクロック信号ＣＬＫ１’とし、位相同期回路１３１の参照ＣＬＫとして出力している。
ここで、アンド回路１１とバッファ回路１３とは、同じ種類のトランジスタにより構成されていて電源電圧の変動による遅延量の差がほぼ無いように設定されている。そのため、電圧変化検出信号がＨの場合には、可変電源１０１の電圧値に関わらずクロック信号ＣＬＫ１、ＣＬＫ１’の位相はほぼ同期がとられている。
なお、アンド回路１２、バッファ回路１４の動作については、アンド回路１１、バッファ回路１３と同様であるためその説明は省略する。
本実施形態の多電源半導体装置によれば、図３２に示されるように、上記で説明した第３の実施形態と同様に、可変電源１０１が変化している最中には、クロック生成回路１０からのクロック信号がブロック３１、３２に供給されないようにすることにより各ブロック３１、３２で誤動作が発生するのを防ぎ、ブロック動作の安定を図ることができる。
尚、本実施形態では、電圧変化検出回路９０が多電源半導体装置内に設けられている場合について説明したが、電圧変化検出回路９０を多電源半導体装置の外部に設け、電圧変化信号のみを多電源半導体装置に入力するようにしてもよい。
（第９の実施形態）
次に、本発明の第９の実施形態の多電源半導体装置について説明する。上記第１から第８の実施形態の多電源半導体装置では、クロック生成回路は一定の周波数のクロック信号を生成するものであった。本発明の第９の実施形態の多電源半導体装置では、現在の動作モードを示す動作モード信号が入力されていて、クロック生成回路はこの動作モード信号に基づいてクロック信号の周波数を変化させ、また可変電源の電圧値も動作モードに応じて変化する。
本実施形態の多電源半導体装置の構成を図３３に示す。本実施形態の多電源半導体装置は、図３３に示されるように、図６に示した第１の実施形態の多電源半導体装置に対して、クロック生成回路１０がクロック生成回路１５に置き換えられ、また可変電源１０１の制御を行う電源制御回路１４１が図示されている。また、クロック生成回路１５、電源制御回路１４１には、多電源半導体装置の現在の動作モードを示す動作モード信号１０５が入力されている。
クロック生成回路１５は、入力された動作モード信号１０５に応じて出力するクロック信号の周波数を制御する。電源制御回路１４１は、入力された動作モード信号１０５に応じて出力する可変電源１０１の電圧値を制御する。
本実施形態の多電源半導体装置の動作を図３４、図３５のタイミングチャートを参照して説明する。
図３４は、動作モードがモードＡからモードＢに変化した場合の動作を示したものである。動作モード信号１０５がモードＡからモードＢに変化した場合、クロック生成回路１５は出力するクロック信号の周波数を低下させ、電源制御回路１４１は、可変電源１０１の電圧を低下させる。この際に、クロック生成回路１５は、可変電源１０１が電圧Ａから電圧Ｂに低下する前にクロック周波数を低下させる。
図３５は、動作モードがモードＢからモードＡに変化した場合の動作を示したものである。動作モード信号１０５がモードＢからモードＡに変化した場合、クロック生成回路１５は出力するクロック信号の周波数を増加させ、電源制御回路１４１は、可変電源１０１の電圧を増加させる。この際に、クロック生成回路１５は、可変電源１０１が電圧Ｂから電圧Ａに上昇した後にクロック周波数を増加させる。
本実施形態の多電源半導体装置のように、動作モードに応じてクロック信号の周波数、可変電源１０１の電圧値を切り替えるような場合においても、可変遅延回路２０が設けられていることにより、図３４、図３５に示すように電圧変動、周波数変動によるクロック信号の位相ずれを抑制してブロック３１、３２間のクロックスキューを抑制することが可能となる。
なお、本実施形態において、図１３に示した第３の実施形態のように、電圧変化検出回路９０を設けるか、電圧変化検出信号を外部から入力することにより、周波数切り換えタイミングを制御するようにしてもよい。この場合には、電源電圧遷移後に周波数切り換えが行われるようにすることにより、安定した動作を行うようにすることが可能となる。
また、図３６に示すように、可変電源１０１の電圧に応じて遅延量が変化する可変遅延回路２０の代わりに動作モード信号１０５に応じて遅延量が変化する可変遅延回路２３を用いて、動作モード信号１０５により遅延量を直接制御するようにすることも可能である。動作モードが決まれば、その動作モードにおける可変電源１０１の電圧値も一意に決まる。そのため、動作モード信号１０５を可変遅延回路２３に直接入力することにより、遅延量の制御を行うことが可能となる。
さらに、図３７に示すように、動作モード信号１０５を入力とするモード変化検出回路１５１およびアンド回路９１、９２を設けて、電源電圧変化期間にクロック供給を停止するようにしてもよい。
モード変化検出回路１５１は、内部にタイマを有していて、動作モード信号１０５により示される動作モードが変化したことを検出すると、タイマにより設定される一定期間だけクロック（ＣＬＫ）制御信号１０６をＬとする。アンド回路９１、９２は、モード変化検出回路１５１からのクロック制御信号１０６がＨの場合には、クロック生成回路１０からのクロック信号をブロック３１、３２のクロック回路４１、４２に供給し、クロック制御信号１０６Ｌになるとクロック生成回路１０からのクロック信号がブロック回路３１、３２に供給されないように遮断する遮断手段として機能する。尚、遮断手段であるアンド回路９１、９２は、クロック制御信号１０６がＬの間、クロック生成回路１０からのクロック信号を遮断するものとして説明したが、モード変化検出回路１５１は、動作モードが変化したことを検出すると、クロック制御信号を所定の値とし、遮断手段は、クロック制御信号１０６が所定の値である間はクロック生成回路１０からのクロック信号を遮断するようにすれば、遮断手段はアンド回路９１、９２に限られるものではない。
このモード変化検出回路１５２が設けられた多電源半導体装置の動作を図３８のタイミングチャートを参照して説明する。
動作モード信号１０５がモードＡからモードＢに切り替わると、モード変化検出回路１１５は、クロック制御信号１０６をＬとする（時刻ｔ３）。そのため、アンド回路９１、９２は、クロック生成回路１０からのクロック信号を遮断する。そして、電源制御回路１４１は、可変電源１０１を電圧Ａから電圧Ｂに変化させ、クロック生成回路１０は出力するクロック信号の周波数を変化させる。
そして、一定時間の経過後、モード変化検出回路１５１は、クロック制御信号１０６をＨとする（時刻ｔ４）。その際には、既に可変電源１０１の電圧値は電圧Ｂとなり、クロック信号の周波数の切り替わり、可変遅延回路２３の遅延量の変化も終了している。そのため、アンド回路９１、９２がブロック３１、３２へのクロック信号の供給を開始した際には、ブロック３１、３２には、周波数、電圧、位相の安定したクロック信号が供給されることとなる。
このように、本実施形態では、動作モードに応じて可変遅延回路を制御しているので、いずれの動作モードにおいても容易に低スキューを実現可能となる。尚、動作モードに、チップ毎のばらつき情報、動作条件（温度、電源変動等）、等を加味することも可能である。
（第１０の実施形態）
次に、本発明の第１０の実施形態の多電源半導体装置について説明する。上記で説明した第１から第９の実施形態の多電源半導体装置では、ブロック３１、３２とも可変電源１０１が供給されている場合であったが、本発明の第１０の実施形態では、図３９に示すように、ブロック３１には電圧値の変化しない電源１０２が入力され、ブロック３２には可変電源１０１が入力されている場合を用いて説明する。
本実施形態の多電源半導体装置は、図３９に示されるように、ブロック３２には可変電源１０１が接続され、クロック生成回路１０とブロック３１との間に可変遅延回路２４が設けられている。また、ブロック３２の境界には、電源電圧が異なるブロック間で信号レベルの調整を行うレベルシフタ７１〜７３が設けられている。可変遅延回路２４は、電源電圧が低くなると遅延量が増加する遅延回路である。
電源電圧が変化するとクロック回路４１、４２の遅延量は変化する。しかし、クロック回路４１に入力されている電源１の電圧は変化しないため、クロック回路４１の遅延量は一定である。ただし、クロック回路４２には、可変電源１０１が入力されているため、可変電源１０１の電圧値の変化に伴い遅延量が変化する。例えば、図４０に示すように、可変電源１０１が電圧Ａから電圧Ｂに変化すると、遅延差ＡＢだけクロック回路４２の遅延量が大きくなる。
そのため、電圧が下がると遅延量が増加する可変遅延回路２４をクロック生成回路１０とクロック回路４１との間に設けることにより、クロック回路４２の遅延量増加分を補償して、ブロック３１、３２間のクロックスキューが低減される。また、本実施形態のように、可変電源１０１の電源電圧に従い遅延回路２４の遅延量を制御することで、レベルシフタ７１〜７３を設けたことによるレベルシフト遅延変動を含む位相調整が実現される。
図４１に可変遅延回路２４の具体例を示す。この図４１に示された可変遅延回路２４は、インバータのＧＮＤ端子にｎチャネルＭＯＳトランジスタを追加し、ｎチャネルＭＯＳトランジスタのゲート端子に可変電源１０１を接続した多段インバータにより構成される。この可変遅延回路２４では、可変電源１０１が低下するとインバータ制御電流が制限され、遅延量が大きくなる。
また、図４２に可変遅延回路２４の他の具体例を示す。この図４２に示された可変遅延回路２４は、ｐチャネルＭＯＳトランジスタを介して容量を各段に接続した多段インバータにより構成される。この可変遅延回路２４では、可変電源１０１が低下すると各インバータにとっては出力端子に接続された容量が大きく見えるようになり、遅延量が大きくなる。
以下、本実施形態の多電源半導体装置の動作について図４３のタイミングチャートを参照して説明する。
最初の状態では、電源１０２は電圧Ａ、可変電源１０１は電圧Ａとなっているが、その後可変電源１０１が電圧Ａから電圧Ｂに変化し始めたものとする。可変電源１０１の電圧値が低下するとブロック３２内のクロック信号ＣＬＫ２の振幅が小さくなり、位相が遅れる。しかし、クロック生成回路１０とブロック３１との間には、可変遅延回路２４が設けられていることにより、クロック信号ＣＬＫ１の位相調整が図られる。
本実施形態においても、図３３等に示した第９の実施形態と同様に、動作モード信号１０５をクロック生成回路１０に入力して、ブロック３２のクロック周波数を変えるようにしてもよい。例えば、クロック周波数を半分にして、立上りエッジを合わせるようにしてもよい。
また、図４４に示すように、可変遅延回路２４、２５をクロック生成回路１０とブロック３１、３２の間にそれぞれ設けるようにしてもよい。ここで、可変遅延回路２５は、電源電圧が下がると遅延量が減少するような遅延回路とする。
図４５に可変遅延回路２５の具体例を示す。この図４５に示された可変遅延回路２５は、インバータの電源端子にｐチャネルＭＯＳトランジスタを２ヶ追加し、一方のｐチャネルＭＯＳトランジスタのゲート端子をＧＮＤに接続し、もう一方のゲート端子を可変電源入力１０１に接続した多段インバータにより構成される。このような構成の可変遅延回路２５では、可変電源１０１の電圧が低下するとインバータ制御電流が増加して、遅延量が小さくなる。
また、図４６に可変遅延回路２５の他の具体例を示す。この図４６に示された可変遅延回路２５は、ｐチャネルＭＯＳトランジスタを介して容量を各段に接続した多段インバータにより構成される。このような構成の可変遅延回路２５では、可変電源１０１の電圧が低下すると各インバータに対して容量が小さく見え、遅延量が小さくなる。図４１、３７に示した可変遅延回路２４と反対の電圧依存特性を持たせることにより可変遅延回路の効率的な適用が図れる。
（第１１の実施形態）
次に、本発明の第１１の実施形態の多電源半導体装置について説明する。上記第１０の実施形態では、ブロック３１に変化しない電源１０２が入力され、ブロック３２に可変電源１０１が入力されていない場合に、可変遅延回路を用いてクロックスキューの抑制を行うようにしたものであった。本実施形態では、このような構成の場合に、図２７に示した位相同期回路１３１、１３２を用いて位相の調整を行いブロック３１、３２間のクロックスキューの低減を図るようにしたものである。
本実施形態の多電源半導体装置の構成を図４７に示す。本実施形態の多電源半導体装置は、図３９に示した第１０の実施形態の多電源半導体装置に対して、可変遅延回路２４の代わりに、位相同期回路１３１、１３２および可変遅延回路２６を設けたものである。また、ブロック３２と他の回路との入出力には、電源電圧が異なるブロック間で信号レベルの調整を行うレベルシフタ７１〜７４が設けられている。
可変遅延回路２６は、レベルシフタ７１〜７４の遅延変動が問題となる場合に、この遅延変動の補償用に設けたものである。このように、本実施形態形態では、位相同期回路１３１、１３２により電源変動による遅延量の変動を補償することにより、１つ以上のブロックの電源系が異なる動作モードにおいても低スキューを実現することができる
（第１２の実施形態）
次に、本発明の第１２の実施形態の多電源半導体装置について説明する。本実施形態の多電源半導体装置は、可変電源１０１が供給されるブロックが２つ以上の場合である。本実施形態の多電源半導体装置は、図４８に示すように、ブロック３１、３２に可変電源入力１０１が接続され、クロック生成回路１０とブロック３１との間に可変遅延回路２７が設けられ、クロック生成回路１０とブロック３２との間に可変遅延回路２８が設けられている。また、可変電源入力１０１が供給されるブロック３１、３２とそれ以外の回路との境界にレベルシフタ７１、７５が設けられている。
（第１３の実施形態）
次に、本発明の第１３の実施形態の多電源半導体装置について説明する。本実施形態の多電源半導体装置は、可変電源１０１が供給されるブロックが２つ以上で、これらのブロックと、変化しない電源１０２が供給されるブロックとが信号接続されている場合である。本実施形態の多電源半導体装置は、図４９に示すように、ブロック３１、３２に可変電源１０１が接続され、ブロック３３に電源１０２が接続されている。そして、クロック生成回路１０とブロック３１、３２、３３との間に、それぞれ可変遅延回路２７、２８、２９が設けられている。また、可変電源１０１が供給されているブロック３１、３２とブロック３３等のそれ以外の回路との境界にレベルシフタ７１、７５、７６が設けられている。
（第１４の実施形態）
次に、本発明の第１４の実施形態の多電源半導体装置について説明する。上記第１から第１３の実施形態では、多電源半導体装置が複数のブロックにより構成されている場合に、ブロック間のクロックスキューを低減するものであったが、本実施形態の多電源半導体装置は、他の半導体装置との間におけるクロックスキューを低減するものである。
本実施形態の多電源半導体装置は、図５０に示されるように、クロック生成回路１０と、可変遅延回路２０と、クロック回路４１と、フリップフロップ回路５１、５２とを備えている。そして、他の半導体装置との間で、レベルシフタ７２、７３を介して信号の入出力を行っている。また、この多電源半導体装置には、可変電源１０１が供給されている。
このような構成の多電源半導体装置の場合でも、可変遅延回路２０が可変電源１０１の電圧値の応じて遅延量を変化させることにより、他の半導体装置との間でクロックスキューの低減を図ることが可能となる。
なお、本発明が上記各実施形態に限定されず、本発明の技術思想の範囲内において、各実施形態は適宜変更され得ることは明らかである。例えば、上記第１から第１４の実施形態では、説明を簡単にするために多電源半導体装置を構成するブロック数を２とし、可変電源、変化しない電源が１系統の場合について説明したが、本発明はこのような場合に限定されるものではなく、ブロック数が３以上の場合、および可変電源、変化しない電源が２系統以上存在するような構成の場合についても同様に適用することができるものである。
さらに、上記各実施形態では、ブロック３１、３２等以外の回路については特に供給される電源について示されていない場合があるが、多電源半導体装置に供給される電源が１系統の可変電源１０１のみである場合には、クロック生成回路１０等には可変電源１０１が供給されることとなる。

Claims (9)

  1. 複数のブロックにより構成され、一部または全てのブロックが独立したクロック回路を有し、複数の電源電圧で動作する多電源半導体装置において、
    クロック生成回路から前記複数のブロックにそれぞれ供給されるクロック信号の一部または全てに、電源電圧に基づいて遅延量が変化する可変遅延回路が設けられていることを特徴とする多電源半導体装置。
  2. 前記可変遅延回路は、電源電圧の低下に伴い遅延量が増加する請求項１記載の多電源半導体装置。
  3. 複数のブロックにより構成され、一部または全てのブロックが独立したクロック回路を有し、複数の電源電圧で動作する多電源半導体装置において、
    前記電源電圧の電圧レベルを検出し、検出した該電圧レベルを電圧レベル検出信号として出力する電圧レベル検出回路と、
    クロック生成回路から前記複数のブロックにそれぞれ供給されるクロック信号の一部または全てに、前記電圧レベル検出信号に基づいて遅延量を変化させる可変遅延回路とが設けられていることを特徴とする多電源半導体装置。
  4. 複数のブロックにより構成され、一部または全てのブロックが独立したクロック回路を有し、複数の電源電圧で動作する多電源半導体装置において、
    クロック生成回路から前記複数のブロックにそれぞれ供給されるクロック信号の一部または全てに、前記各ブロック内のクロック信号の位相の同期をとるための位相同期回路が設けられていることを特徴とする多電源半導体装置。
  5. 前記位相同期回路の一部または全てに、電源電圧が異なるブロック間で信号レベルの調整を行うレベルシフタの遅延変動を補償するため前記電源電圧に基づいて遅延量が変化する可変遅延回路が設けられている請求項４記載の多電源半導体装置。
  6. 前記電源電圧の変化を検出する電圧変化検出回路と、
    前記電圧変化検出回路が電圧変化中であると判定している期間は、前記クロック生成回路により生成されたクロック信号が前記各ブロック回路に供給されないように遮断する遮断手段とをさらに有する請求項１から５のいずれか１項記載の多電源半導体装置。
  7. 所定のクロック周波数において正常に動作可能な範囲において、前記電源電圧を最も低くするような制御を行う電源制御信号を生成して出力する電圧下限検出回路と、
    前記電源制御信号に基づいて前記電源電圧の制御を行う電源制御回路とをさらに有する請求項１から５のいずれか１項記載の多電源半導体装置。
  8. 複数のブロックにより構成され、一部または全てのブロックが独立したクロック回路を有し、複数の電源電圧で動作する多電源半導体装置において、
    現在の動作モードを示す動作モード信号に基づいて前記電源電圧の制御を行う電源制御回路と、
    クロック生成回路から前記複数のブロックにそれぞれ供給されるクロック信号の一部または全てに、前記動作モード信号に基づいて遅延量を変化させる可変遅延回路が設けられていることを特徴とする多電源半導体装置。
  9. 前記動作モード信号により示される動作モードが変化したことを検出すると、内部に有するタイマにより設定される一定期間だけクロック制御信号を所定の値とするモード変化検出回路と、
    前記クロック制御信号が前記所定の値である間、前記クロック生成回路により生成されたクロック信号が前記各ブロック回路に供給されないように遮断する遮断手段とをさらに有する請求項８記載の多電源半導体装置。
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