JP2007124661A - クロック発生回路 - Google Patents
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- 230000003321 amplification Effects 0.000 claims abstract description 33
- 238000003199 nucleic acid amplification method Methods 0.000 claims abstract description 33
- 230000004044 response Effects 0.000 claims abstract description 16
- 239000004065 semiconductor Substances 0.000 claims abstract description 14
- 238000000034 method Methods 0.000 claims abstract description 10
- 239000003990 capacitor Substances 0.000 claims description 4
- 230000001360 synchronised effect Effects 0.000 claims description 3
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 28
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 17
- 238000010586 diagram Methods 0.000 description 15
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 12
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 12
- 230000007423 decrease Effects 0.000 description 5
- 102100040856 Dual specificity protein kinase CLK3 Human genes 0.000 description 4
- 102100040858 Dual specificity protein kinase CLK4 Human genes 0.000 description 4
- 101000749304 Homo sapiens Dual specificity protein kinase CLK3 Proteins 0.000 description 4
- 101000749298 Homo sapiens Dual specificity protein kinase CLK4 Proteins 0.000 description 4
- 101150053510 ITR1 gene Proteins 0.000 description 4
- 101150117564 ITR2 gene Proteins 0.000 description 4
- 101150069942 ATR2 gene Proteins 0.000 description 3
- 101100459266 Arabidopsis thaliana MYC3 gene Proteins 0.000 description 3
- 101100138677 Arabidopsis thaliana NPF8.1 gene Proteins 0.000 description 3
- 101100031674 Arabidopsis thaliana NPF8.3 gene Proteins 0.000 description 3
- 101000772461 Arabidopsis thaliana Thioredoxin reductase 1, mitochondrial Proteins 0.000 description 3
- 101000772460 Arabidopsis thaliana Thioredoxin reductase 2 Proteins 0.000 description 3
- 101000981773 Arabidopsis thaliana Transcription factor MYB34 Proteins 0.000 description 3
- 101000651887 Homo sapiens Neutral and basic amino acid transport protein rBAT Proteins 0.000 description 3
- 101000821905 Homo sapiens Solute carrier family 15 member 4 Proteins 0.000 description 3
- 101000591392 Leishmania infantum Probable flavin mononucleotide-dependent alkene reductase Proteins 0.000 description 3
- 101100194350 Mus musculus Rere gene Proteins 0.000 description 3
- 102000017921 NTSR1 Human genes 0.000 description 3
- 102000017938 NTSR2 Human genes 0.000 description 3
- 102100027341 Neutral and basic amino acid transport protein rBAT Human genes 0.000 description 3
- 101150059273 PTR1 gene Proteins 0.000 description 3
- 108091006595 SLC15A3 Proteins 0.000 description 3
- 101100262635 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) UBR1 gene Proteins 0.000 description 3
- 101100235787 Schizosaccharomyces pombe (strain 972 / ATCC 24843) pim1 gene Proteins 0.000 description 3
- 102100021485 Solute carrier family 15 member 3 Human genes 0.000 description 3
- 102100021484 Solute carrier family 15 member 4 Human genes 0.000 description 3
- 102100032889 Sortilin Human genes 0.000 description 3
- 101150114015 ptr-2 gene Proteins 0.000 description 3
- 108010014657 sortilin Proteins 0.000 description 3
- 101150059215 AEP1 gene Proteins 0.000 description 2
- 101150007585 ATR3 gene Proteins 0.000 description 2
- 101100219316 Arabidopsis thaliana CYP83B1 gene Proteins 0.000 description 2
- 101100079445 Arabidopsis thaliana NCA1 gene Proteins 0.000 description 2
- 101100164970 Stachybotrys chlorohalonata (strain IBT 40285) ATR4 gene Proteins 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 2
- -1 CLKB1 Proteins 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
- G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
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- Physics & Mathematics (AREA)
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Abstract
【解決手段】共有される電荷ポンプと複数個の増幅部とを備えるデューティサイクル補正回路を備える半導体装置及び方法である。複数個の増幅部は、クロック信号を発生させ、共有された電荷ポンプは、補正クロック信号に応答して制御信号VCの電圧レベルを調節し、それぞれの増幅部に制御信号VCを供給する。
【選択図】図6
Description
610 クロック発生部
620 デューティサイクル補正部
625a、625b 増幅部
630 電荷ポンプ
710 出力部
720 入力ドライバ
810 負荷部
820 制御部
ATR1、ATR2、ATR3、ATR4 増幅トランジスタ
C キャパシタ
CLK1/CLKB1、CLK2/CLKB2 差動クロック信号
CCLK1、CCLK2 補正クロック信号
CCLKB1、CCLKB2 反転補正クロック信号
IS1 第1電流源
IS2 第2電流源
ISD1、ISD2 駆動電流源
ITR1、ITR2 入力トランジスタ
ITRB1、ITRB2 反転入力トランジスタ
NC 制御ノード
NCA1 ノード
NO 出力ノード
NOA 増幅出力ノード
NOAB 反転増幅出力ノード
NOB 反転出力ノード
VC 制御信号
VCB 反転制御電圧
VCC 電源電圧
VSS 接地電圧
Claims (30)
- クロック発生回路に用いられるデューティサイクル補正回路において、
一対の第1差動クロック信号を伝送され、一対の第1補正クロック信号を出力する第1増幅部と、
一対の第2差動クロック信号を伝送され、一対の第2補正クロック信号を出力する第2増幅部と、
前記第1及び第2補正クロック信号対を伝送され、前記第1及び第2補正クロック信号対に基づいて第2制御信号を出力する第2電荷ポンプとを備え、
前記第1及び第2増幅部は、前記第1及び第2差動クロック信号対のそれぞれのデューティサイクルを調節することを特徴とするデューティサイクル補正回路。 - 前記第1及び第2補正クロック信号対のそれぞれのデューティサイクルの補正は、第2制御信号に基づいて行われることを特徴とする請求項1に記載のデューティサイクル補正回路。
- 前記第2制御信号は第1及び第2電圧制御信号からなり、
前記第2電荷ポンプは、
前記第1電圧制御信号を出力する第1出力ノード及び前記第2電圧制御信号を出力する第2出力ノードを備える出力部と、
前記第1及び第2補正クロック信号対を入力され、前記補正クロック信号に基づいて前記第1及び第2出力ノードでそれぞれ第1及び第2電圧制御信号を出力させる入力ドライバと、
前記第1及び第2出力ノードに関連して備えられる容量型装置とを備えることを特徴とする請求項1に記載のデューティサイクル補正回路。 - 前記容量型装置は、前記第1電圧制御信号と前記第2電圧制御信号との電圧差を一定に維持させることを特徴とする請求項3に記載のデューティサイクル補正回路。
- 前記容量型装置は、前記第1出力ノードと前記第2出力ノードとの間に連結されるキャパシタからなることを特徴とする請求項4に記載のデューティサイクル補正回路。
- 前記入力ドライバは、
前記第1補正クロック信号及び前記第2補正クロック信号をそれぞれ印加され、前記第1出力ノードで前記第1電圧制御信号を出力する第1及び第2入力トランジスタからなる第1トランジスタ対と、
前記第1反転補正クロック信号及び前記第2反転補正クロック信号をそれぞれ印加され、前記第2出力ノードで前記第2電圧制御信号を出力する第1及び第2反転入力トランジスタからなる第2トランジスタ対とを備えることを特徴とする請求項3に記載のデューティサイクル補正回路。 - 第2電荷ポンプは、
前記第1出力ノードに連結される第1電流源と、
前記第2出力ノードに連結される第2電流源とをさらに備えることを特徴とするデューティサイクル補正回路。 - 前記第2電荷ポンプは、前記入力ドライバに連結される第1駆動電流源をさらに備えることを特徴とする請求項3に記載のデューティサイクル補正回路。
- 前記入力ドライバは、
前記第1補正クロック信号及び前記第2補正クロック信号をそれぞれ印加され、一端である前記第1出力ノードで前記第1電圧制御信号を出力する第1及び第2入力トランジスタからなる第1トランジスタ対と、
前記第1反転補正クロック信号及び前記第2反転補正クロック信号をそれぞれ印加され、一端である前記第2出力ノードで前記第2電圧制御信号を出力する第1及び第2反転入力トランジスタからなる第2トランジスタ対とを備え、
前記第1駆動電流源は、前記第1駆動電流源によって駆動される前記第1及び第2トランジスタ対の他の一端である制御ノードに連結されることを特徴とする請求項8に記載のデューティサイクル補正回路。 - 前記第2電荷ポンプは、入力ドライバに連結される第2駆動電流源をさらに備えることを特徴とする請求項8に記載のデューティサイクル補正回路。
- 前記入力ドライバは、
ゲート端子を介して前記第1補正クロック信号を入力される第1入力トランジスタと、
ゲート端子を介して前記第2補正クロック信号を入力される第2入力トランジスタと、
ゲート端子を介して前記第1反転補正クロック信号を入力される第1反転入力トランジスタと、
ゲート端子を介して前記第2反転補正クロック信号を入力される第2反転入力トランジスタとを備え、
前記第1及び第2入力トランジスタは、第1電圧制御信号を一端である前記第1出力ノードで出力し、
前記第1及び第2反転入力トランジスタは、第2電圧制御信号を一端である前記第2出力ノードで出力し、
前記第1駆動電流源は、前記第1入力トランジスタ及び前記第1反転入力トランジスタの他の一端である第3ノードに連結され、
前記第2駆動電流源は、前記第2入力トランジスタ及び前記第2反転入力トランジスタの他の一端である第4ノードに連結されることを特徴とする請求項10に記載のデューティサイクル補正回路。 - 前記第2制御信号は、
第1及び第2電圧制御信号からなり、
前記第1及び第2増幅部のうち少なくともいずれか一つの増幅部は、
ゲート端子を介して前記第1反転差動クロック信号を入力される第1増幅トランジスタと、
ゲート端子を介して前記第1差動クロック信号を入力される第2増幅トランジスタと、
ゲート端子を介して前記第2電圧制御信号を入力される第3増幅トランジスタと、
ゲート端子を介して前記第1電圧制御信号を入力される第4増幅トランジスタとを備え、
前記第1及び第3増幅トランジスタは、一端である第1出力ノードで前記第1補正クロック信号を出力させ、
前記第2及び第4増幅トランジスタは、一端である第2出力ノードで前記第1反転補正クロック信号を出力させることを特徴とする請求項1に記載のデューティサイクル補正回路。 - 前記増幅部は、
前記第1及び第2増幅トランジスタの他の一端と連結され、前記第1及び第2増幅トランジスタを駆動させる第1駆動電流源と、
前記第3及び第4増幅トランジスタの他の一端と連結され、前記第3及び第4増幅トランジスタを駆動させる第2駆動電流源とをさらに備えることを特徴とする請求項12に記載のデューティサイクル補正回路。 - 請求項1に記載のデューティサイクル補正回路を備える半導体回路であり、
第1及び第2差動クロック信号対を発生させるクロック発生部をさらに備えることを特徴とするデューティサイクル補正回路。 - 請求項1に記載のデューティサイクル補正回路を備える位相同期ループにおいて、
外部クロック信号といずれか一つの補正クロック信号を入力され、第1制御信号を出力する位相検出器と、
前記第1制御信号を入力され、前記第1制御信号に基づいて制御電圧を出力する第1電荷ポンプ及びループフィルタと、
前記制御電圧を入力され、第1及び第2差動クロック信号対を出力する電圧制御発振器とを備えることを特徴とする位相同期ループ。 - 請求項1に記載のデューティサイクル補正回路を備える遅延同期ループにおいて、
外部クロック信号といずれか一つの補正クロック信号を入力され、第1制御信号を出力する位相検出器と、
前記第1制御信号を入力され、前記第1制御信号に基づいて第1制御電圧を出力する第1電荷ポンプ及びループフィルタと、
前記第1制御電圧を入力され、第1及び第2差動クロック信号対を出力する遅延ラインとを備えることを特徴とする遅延同期ループ。 - 前記外部クロック信号は、
前記第1及び第2補正クロック信号のうちいずれか一つと同期した信号であることを特徴とする請求項15に記載の位相同期ループ。 - 前記外部クロック信号は、
前記第1及び第2補正クロック信号のうちいずれか一つと同期した信号であることを特徴とする請求項16に記載の遅延同期ループ。 - 請求項1に記載のデューティサイクル補正回路を備えるメモリ装置において、
メモリセルアレイと、
前記メモリセルアレイから/にデータ信号を入/出力される入/出力部と、
前記デューティサイクル補正回路を備えるクロック発生部とを備え、
前記クロック発生部は、外部クロック信号を入力され、前記入/出力部に第1及び第2補正クロック信号対を出力することを特徴とするメモリ装置。 - 前記メモリ装置は、
前記メモリセルアレイと連結され、アドレス信号を入力されるアドレスデコータと、
前記入/出力部と連結され、コマンド信号を入力されるコマンドデコータとをさらに備えることを特徴とする請求項19に記載のメモリ装置。 - クロック発生部を使用して構成されうるデューティサイクル補正回路において、
第1シングルエンドクロック信号を入力され、第1補正クロック信号を出力する第1増幅部と、
第2シングルエンドクロック信号を入力され、第2補正クロック信号を出力する第2増幅部と、
前記第1及び第2補正クロック信号を入力され、前記第1及び第2補正クロック信号に基づいて第1電圧制御信号を出力する第2電荷ポンプとを備え、
前記第1及び第2増幅部は、
前記第1電圧制御信号に応答して、前記第1及び第2シングルエンド信号のデューティサイクルを調節することを特徴とするデューティサイクル補正回路。 - 第2電荷ポンプは、
第1及び第2補正クロック信号を入力され、前記第1及び第2補正クロック信号に基づいて第1出力ノードで第1電圧値を出力することを特徴とする入力ドライバと、
前記第1出力ノードで前記第1電圧及び基準電圧を入力され、第1電圧制御信号を出力する出力部とを備えることを特徴とする請求項21に記載のデューティサイクル補正回路。 - 前記入力ドライバは、
第1及び第2補正クロック信号を入力され、前記第1出力ノードで第1電圧値を出力する第1入力トランジスタ対と、
第1及び第2反転補正クロック信号をそれぞれ入力され、前記第1出力ノードで第2電圧値を出力する第2入力トランジスタ対と備えることを特徴とする請求項22に記載のデューティサイクル補正回路。 - 前記第2電荷ポンプは、
第2出力ノードに連結された第1電流源と、
第3出力ノードに連結された第2電流源とをさらに備え、
前記第1入力トランジスタ及び前記第1反転入力トランジスタは、前記第2出力ノードに連結され、
前記第2入力トランジスタ及び前記第2反転入力トランジスタは、前記第3出力ノードに連結されることを特徴とする請求項22に記載のデューティサイクル補正回路。 - 前記第1及び第2増幅部のうち少なくとも一つの増幅部は、
第1電圧制御信号を入力される第1及び第4トランジスタと、
第1シングルエンド信号を共通に入力され、補正クロック信号を出力する第2及び第3トランジスタとを備えることを特徴とする請求項21に記載のデューティサイクル補正回路。 - 前記デューティサイクル補正回路において、
シングルエンド信号のデューティサイクルが、第1電圧制御信号に応答して調節される結果、補正クロック信号が標準化されることを特徴とする請求項25に記載のデューティサイクル補正回路。 - 前記デューティサイクル補正回路は、
第3シングルエンド信号を入力され、第3補正クロック信号を出力する第3増幅部と、
第4シングルエンド信号を入力され、第4補正クロック信号を出力する第4増幅部とをさらに備え、
電荷ポンプは、前記第1〜第4補正クロック信号を入力され、
第1電圧制御信号は、前記第1〜第4補正クロック信号に基づき、
前記第1〜第4増幅部は、前記第1電圧制御信号に応答して前記第1〜第4シングルエンド信号のデューティサイクルを調節することを特徴とする請求項21に記載のデューティサイクル補正回路。 - 前記第1〜第4補正クロック信号は、前記第1電圧制御信号に基づくことを特徴とする請求項27に記載のデューティサイクル補正回路。
- クロック信号を発生させる方法において、
第1及び第2差動クロック信号対を発生させる段階と、
一対の第1補正クロック信号を生成するために、第1増幅部に前記第1差動クロック信号対を入力する段階と、
一対の第2補正クロック信号を生成するために、第2増幅部に前記第2差動クロック信号対を入力する段階と、
前記第1及び第2補正クロック信号対に基づいて第2電圧制御信号を生成するために、第2電荷ポンプに前記第1及び第2補正クロック信号対を入力する段階と、
前記第1及び第2差動クロック信号対のデューティサイクルを調節するために、前記第1及び第2増幅部のうち少なくともいずれか一つに前記第2電圧制御信号をそれぞれ入力する段階とを含むことを特徴とするクロック信号の発生方法。 - 前記クロック信号の発生方法において、前記第2電圧制御信号を基準として、前記第1及び第2補正クロック信号のデューティサイクルを補正する段階をさらに含むことを特徴とする請求項29に記載のクロック信号の発生方法。
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020050101490A KR100712537B1 (ko) | 2005-10-26 | 2005-10-26 | 클럭 발생 회로 |
KR10-2005-0101490 | 2005-10-26 | ||
US11/496,447 | 2006-08-01 | ||
US11/496,447 US7567106B2 (en) | 2005-10-26 | 2006-08-01 | Duty cycle correction circuit, clock generation circuits, semiconductor devices using the same, and method for generating clock signal |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007124661A true JP2007124661A (ja) | 2007-05-17 |
JP5000265B2 JP5000265B2 (ja) | 2012-08-15 |
Family
ID=38089623
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006291564A Active JP5000265B2 (ja) | 2005-10-26 | 2006-10-26 | クロック発生回路 |
Country Status (2)
Country | Link |
---|---|
JP (1) | JP5000265B2 (ja) |
DE (1) | DE102006051284B4 (ja) |
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Also Published As
Publication number | Publication date |
---|---|
DE102006051284B4 (de) | 2011-06-16 |
DE102006051284A1 (de) | 2007-06-21 |
JP5000265B2 (ja) | 2012-08-15 |
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