JP2007124661A - クロック発生回路 - Google Patents

Abstract

【課題】クロック発生回路を提供する。
【解決手段】共有される電荷ポンプと複数個の増幅部とを備えるデューティサイクル補正回路を備える半導体装置及び方法である。複数個の増幅部は、クロック信号を発生させ、共有された電荷ポンプは、補正クロック信号に応答して制御信号ＶＣの電圧レベルを調節し、それぞれの増幅部に制御信号ＶＣを供給する。
【選択図】図６

Description

本発明は、クロック発生回路及びクロック信号を発生させる方法に係り、特に、デューティサイクル補正回路、クロック発生回路、及びクロック信号の発生方法に関する。

クロック発生回路を備える半導体装置は、位相同期ループ(ＰＬＬ： Phase Lock Loop)回路または遅延同期ループ(ＤＬＬ：Delay Lock Loop)回路を備える。従来のＰＬＬは、比較的に高周波のクロック信号を発生させる電圧制御発振器(ＶＣＯ： Voltage Controlled Oscillator)と、少なくとも一対以上の増幅部とこれに対応する電荷ポンプ対とからなるデューティサイクル補正部(ＤＣＣ：Duty cycle Correction Circuit)とを備える。一方、従来のＤＬＬは、電圧制御遅延ライン(ＶＣＤＬ：Voltage Controlled Delay Line)と、少なくとも一対以上の増幅部とこれに対応する電荷ポンプ対とからなるデューティサイクル補正部とを備える。

図１を参照すれば、従来のＰＬＬ１００は、位相検出器１１０、電荷ポンプ１２０、ループフィルタ１３０、電圧制御発振器１４０、デューティサイクル補正部１５０、及び分周器１６０を備える。

位相検出器１１０は、外部クロック信号ＩＮＳとフィードバッククロック信号ＦＥＥＤＳとの位相差に応答して制御信号を発生させ、電荷ポンプ１２０に発生した制御信号を伝達する。制御信号は、論理ハイ信号と論理ロー信号(図示せず)とからなる。外部クロック信号ＩＮＳの位相がフィードバッククロック信号ＦＥＥＤＳより先行する時、位相検出器１１０は活性化され、活性化された論理ハイ信号を発生させる。一方、フィードバッククロック信号ＦＥＥＤＳの位相が外部クロック信号ＩＮＳより先行する時、位相検出器１１０は、活性化された論理ロー信号を発生させる。電荷ポンプ１２０及びループフィルタ１３０は、活性化された論理ハイ信号に応答して制御信号ＶＣのレベルを増加させ、活性化された論理ロー信号に応答して制御電圧ＶＤのレベルを減少させる。制御信号ＶＣは、電圧制御発振器１４０に入力される。

電圧制御発振器１４０は、デューティサイクル補正部１５０に伝送されるクロック信号ＣＬＫ、ＣＬＫＢを発生させる。クロック信号ＣＬＫ、ＣＬＫＢの位相差は、約１８０°である。デューティサイクル補正部は、クロック信号ＣＬＫ、ＣＬＫＢのそれぞれに存在するデューティサイクルエラーを除去し、正常デューティサイクル(５０％：５０％)を維持する補正クロック信号ＣＣＬＫＢ、ＣＣＬＫを発生させる。補正クロック信号ＣＣＬＫ、ＣＣＬＫＢ間の位相差は、約１８０°である。

分周器１６０は、補正クロック信号ＣＣＬＫ、ＣＣＬＫＢのうちいずれか一つの信号を伝送され(図１には、ＣＣＬＫ信号を入力されると例示している)、周波数が外部クロック信号ＩＮＳと同じ分周されたフィードバッククロック信号ＦＥＥＤＳを出力する。外部クロック信号ＩＮＳより高周波である補正クロック信号ＣＣＬＫ、ＣＣＬＫＢを得るために、分周器１６０は、ＰＬＬ１００に備えられる。一方、ＰＬＬ１００が分周器１６０を備えていないと、補正クロック信号ＣＣＬＫ、ＣＣＬＫＢの周波数は、外部クロック信号ＩＮＳの周波数と同じ値を有する。

図２を参照すれば、従来のＤＬＬ２００は、図１のＰＬＬの電圧制御発振器１４０の代りに、電圧制御遅延ライン２４０を備える。そして、位相検出器２１０、電荷ポンプ２２０、ループフィルタ２３０、及びデューティサイクル補正部２５０を備える。

遅延ライン２４０は、電荷ポンプ２２０及びループフィルタ２３０(ループフィルタは、一般的にローパスフィルタから構成される）の出力に応答して、外部クロック信号ＩＮＳを一定時間遅延させたクロック信号ＣＬＫ、ＣＬＫＢを発生させる。そして、デューティサイクル補正部２５０は、クロック信号ＣＬＫ、ＣＬＫＢのそれぞれに存在するデューティサイクルエラーを除去して、正常デューティサイクルを有する補正クロック信号ＣＣＬＫ、ＣＣＬＫＢを発生させる。

図３を参照すれば、従来のデューティサイクル補正部１５０、２５０がさらに詳細に説明される。デューティサイクル補正部１５０、２５０には、約１８０°の位相差を有する互いに異なる差動クロック信号ＣＬＫ、ＣＬＫＢまたはシングルエンド信号が伝送される。これについては、図４及び図５でさらに詳細に説明される。互いに異なるクロック信号の場合、クロック信号ＣＬＫ、ＣＬＫＢのデューティサイクルエラーは、デューティサイクル補正部の電荷ポンプ３２０から発生する制御信号ＶＣ、ＶＣＢに応答して補正される。電荷ポンプ３２０は、補正クロック信号ＣＣＬＫ、ＣＣＬＫＢに応答して発生する制御信号ＶＣ、ＶＣＢの電圧値を調節する。増幅部３１０は、補正クロック信号ＣＣＬＫ、ＣＣＬＫＢを正常デューティサイクル(５０％：５０％)に維持するために、制御信号ＶＣ及び反転制御信号ＶＣＢの電圧値によって入力されるクロック信号ＣＬＫ、ＣＬＫＢのデューティサイクルを調節する。

図１２Ａを参照すれば、中間クロック信号ＣＬＫ、ＣＬＫＢがデューティサイクルエラーを有さなければ、補正クロック信号ＣＣＬＫ、ＣＣＬＫＢもまたデューティサイクルエラーを有さない。したがって、モードクロック周期において、制御信号ＶＣの平均電圧レベルは、一定に維持される。

図１３Ａを参照すれば、クロック信号ＣＬＫ、ＣＬＫＢがデューティサイクルエラーを有する場合、補正クロック信号ＣＣＬＫ、ＣＣＬＫＢもまたデューティサイクルエラーを有する。したがって、デューティサイクル補正部１５０、２５０の電荷ポンプ３２０は、増幅部３１０がクロック信号ＣＬＫ、ＣＬＫＢのデューティサイクルエラーを補正するように制御するために、制御信号ＶＣの電圧レベルを調節するように動作する。図示されたように、デューティサイクル補正部の動作によって、補正クロック信号ＣＣＬＫ、ＣＣＬＫＢが正常デューティサイクルを有するように補正されるまで、一クロック周期における制御電圧の平均電圧値は、区間ごとに違う。

図４を参照すれば、電圧制御発振器４１０は、２対のクロック信号ＣＬＫ１／ＣＬＫＢ１、ＣＬＫ２／ＣＬＫＢ２を出力する。この場合、デューティサイクル補正部４００は、ブロック４２０ａ及びブロック４２０ｂに示すように、それぞれ互いに異なる２対のクロック信号のデューティサイクルエラーを補正するために、二つの増幅部４２５ａ、４２５ｂに一対一で対応する二つの電荷ポンプ４３０ａ、４３０ｂを備える。

図５を参照すれば、電圧制御発振器５１０は、４個のシングルエンド信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４を出力する。この場合、デューティサイクル補正部５００は、ブロック５２０ａ、５２０ｂ、５２０ｃ、５２０ｄに示すように、４個のシングルエンド信号それぞれのデューティサイクルエラーを補正するために、一対一で対応する４個の増幅部５２５ａ、５２５ｂ、５２５ｃ、５２５ｄにそれぞれ配置された４個の電荷ポンプ５３０ａ、５３０ｂ、５３０ｃ、５３０ｄを備える。クロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４のデューティサイクルエラーは、補正信号ＣＣＬＫ１、ＣＣＬＫ２、ＣＣＬＫ３、ＣＣＬＫ４に応答して制御信号の電圧値を調節する、電荷ポンプ５３０ａ、５３０ｂ、５３０ｃ、５３０ｄから発生する制御信号ＶＣ１、ＶＣ２、ＶＣ３、ＶＣ４に応答して補正される。したがって、増幅器５２５ａ、５２５ｂ、５２５ｃ、５２５ｄは、それぞれのＶＣ１、ＶＣ２、ＶＣ３、ＶＣ４によってＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４信号のデューティサイクルを調節する。

図４の場合のように、図５がＰＬＬにおける電圧制御発振器５１０とデューティサイクル補正部５００とを説明する間に、当業者は、電圧制御発振器の代りに電圧制御遅延ラインが使われたＤＬＬに、電圧制御遅延ラインとデューティサイクル補正部との間の類似した配置を理解できるであろう。

従来のクロック発生回路について前述したように、デューティサイクル補正のための電荷ポンプは、クロック信号を伝送される増幅部と関連して整列され、補正クロック信号を発生させる。従来の半導体装置のデューティサイクル補正に複数個の電荷ポンプが要求されることは、高い電力消費と広いチップ面積が必要となるという問題がある。

本発明の目的は、さらにコンパクトになり、且つ電力消費の減少した改善されたクロック発生回路を提供することである。

本発明の一形態は、前記問題点または短所に関し、以下の説明で少なくとも一つ以上の長所を提供する。したがって、本発明は、クロック発生器を利用する半導体装置において、低い電力消費とチップサイズの減少において利点がある。

本発明は、補正クロック信号を発生させる複数個の増幅部と、補正制御信号に応答して制御信号ＶＣの電圧レベルを調節し、制御信号ＶＣを提供する共有される電荷ポンプとを備えるクロック発生回路、及びクロック信号の発生方法を提供する。

本発明の一実施形態によれば、デューティサイクル補正部は、クロック発生回路に利用可能である。本発明の一実施形態によるデューティサイクル補正回路は、一対の第１差動クロック信号を伝送され、一対の第１補正クロック信号を出力する第１増幅部、一対の第２差動クロック信号を伝送され、一対の第２補正クロック信号を出力する第２増幅部、第１及び２補正クロック信号対を伝送され、第１及び第２補正クロック信号対に基づいて第２制御信号を出力する第２電荷ポンプを備える。そして、第１及び第２増幅部は、互いに異なる第１及び第２差動クロック信号対のそれぞれのデューティサイクルを調節する。

本発明の他の実施形態によるクロック信号の発生方法は、互いに異なる第１及び第２差動クロック信号対を発生させる段階、第１補正クロック信号一対を生成するために、第１増幅部に第１差動クロック信号対を入力する段階、第２補正クロック信号一対を生成するために、第２増幅部に第２差動クロック信号対を入力する段階、第１及び第２補正信号対を基準として第２電圧制御信号を生成するために、第２電荷ポンプに第２及び第２補正クロック信号対を入力する段階、及び互いに異なる第１及び第２差動クロック信号対のデューティサイクルを調節するために、第１及び第２増幅部のうち少なくともいずれか一つに第２電圧制御信号をそれぞれ入力する段階を含む。

本発明によるクロック発生回路は、消費電力を減少させ、かつ回路の面積を減らしつつも、発生したクロック信号間のデューティサイクルエラーを補正することができる。

本発明、及びその動作上の利点並びに本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び図面に記載された内容を参照しなければならない。以下、添付した図面を参照して本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に付された同一参照符号は、同一部材を示す。

図６を参照すれば、本発明の一実施形態による半導体装置は、クロック発生部６１０及びデューティサイクル補正部６２０を備える。ＰＬＬを採用する半導体装置６００において、クロック発生部６１０は、電圧制御発振器によって駆動される。他の実施形態によるＤＬＬを採用する半導体装置において、クロック発生部６１０は、電圧制御遅延ラインによって駆動される。

図６に示すように、本発明の一実施形態によるデューティサイクル補正部６２０は、それぞれの差動クロック信号ＣＬＫ１／ＣＬＫＢ１、ＣＬＫ２／ＣＬＫＢ２のデューティサイクルエラーを補正するために、共有された電荷ポンプ６３０(図４に示す従来のデューティサイクル補正部の独立的な電荷ポンプの代り)を利用する。したがって、従来の技術に比べてチップ面積だけでなく、デューティサイクル補正部の電荷ポンプによって引き起こされる電力消費も減少することが可能である。デューティサイクル補正部の共有された電荷ポンプは、ＣＣＬＫ１／ＣＣＬＫＢ１、ＣＣＬＫ２／ＣＣＬＫＢ２信号のデューティサイクルの平均値に応答して、制御信号ＶＣ及び反転制御電圧ＶＣＢの電圧値を制御する。共有された電荷ポンプ６３０によって増幅部６２５ａに出力される制御電圧及び反転制御電圧ＶＣ／ＶＣＢの値は、増幅部６２５ｂに出力される制御電圧及び反転制御電圧ＶＣ／ＶＣＢの値と等しい値でも異なる値でも良い。

図７を参照すれば、本発明の一実施形態において、共有された電荷ポンプ６３０は、出力部７１０、入力ドライバ７２０、及び駆動電流源ＩＳＤを備える。出力部７１０は、電源電圧ＶＣＣと出力ノードとの間に連結される第１電流源ＩＳ１及び第２電流源ＩＳ２と、出力ノードＮＯと反転出力ノードＮＯＢとの間に連結されるキャパシタＣとを備える。ここで、キャパシタＣは、ローパスフィルタとして作用する。入力ドライバ７２０は、出力ノードＮＯと制御ノードＮＣとの間に並列連結され、補正クロック信号ＣＣＬＫ１、ＣＣＬＫ２をそれぞれ受信する複数個の入力トランジスタＩＴＲ１、ＩＴＲ２と、反転出力ノードＮＯＢと制御ノードＮＣとの間に並列連結され、補正クロック信号の反転信号ＣＣＬＫＢ１、ＣＣＬＫＢ２をそれぞれ受信する複数個の反転入力トランジスタＩＴＲＢ１、ＩＴＲＢ２とを備える。駆動電流源ＩＳＤは、制御ノードＮＣと接地電圧ＶＳＳとの間に連結される。

図９を参照すれば、本発明の他の実施形態による半導体装置において、共有された電荷ポンプ９３０は、出力部９１０及び入力ドライバ９２０を備える。図７に示す電荷ポンプと異なる図９の入力ドライバ９２０は、二つの駆動電流源ＩＳＤ１、ＩＳＤ２を備える。第１駆動電流源ＩＳＤ１は、第１制御ノードＮＣ１と接地電圧ＶＳＳとの間に連結され、第２駆動電流源ＩＳＤ２は、第２制御ノードＮＣ２と接地電圧ＶＳＳとの間に連結される。

図８を参照すれば、本発明の一実施形態による半導体装置において、増幅部６２５ａ(または増幅部６２５ｂ）は、負荷部８１０及び制御部８２０を備える。ここで、クロック信号及び反転クロック信号ＣＬＫ１／ＣＬＫＢ１は、それぞれ第２増幅トランジスタ及び第１増幅トランジスタＡＴＲ２、ＡＴＲ１のゲート端子に印加される。第２増幅トランジスタ及び第１増幅トランジスタＡＴＲ２、ＡＴＲ１は、ノードＮＣＡ１に連結されている。一方、共有された電荷ポンプによって出力された制御電圧及び反転制御電圧ＶＣ、ＶＣＢは、それぞれ第４及び第３増幅トランジスタＡＴＲ４、ＡＴＲ３のゲート端子に印加される。第１補正クロック信号及び第１反転補正クロック信号ＣＣＬＫ１、ＣＣＬＫＢ１は、それぞれ反転増幅出力ノードＮＯＡＢ及び増幅出力ノードＮＯＡで出力される。

図１２Ｂ及び図１３Ｂを参照すれば、前述した本発明の一実施形態によって制御信号を発生させる方法が説明される。

図１２Ｂを参照すれば、クロック信号ＣＬＫ１、ＣＬＫＢ１及びＣＬＫ２、ＣＬＫＢ２がデューティサイクルエラーを発生しない場合、補正クロック信号ＣＣＬＫ１、ＣＣＬＫＢ１及びＣＣＬＫ２、ＣＣＬＫＢ２もデューティサイクルエラーを発生しない。

図１２ＢのＡ区間において、第１補正クロック信号ＣＣＬＫ１は、出力ノードＮＯと関連し、第１補正クロック信号ＣＣＬＫＢ１は、反転出力ノードＮＯＢと関連する。したがって、出力ノードＮＯでの電圧降下は、反転出力ノードＮＯＢでの電圧降下と同じ値を有する。したがって、制御電圧ＶＣのレベルは、一定定数に維持される。

図１２ＢのＢ区間において、出力ノードＮＯと関連した二つの補正クロック信号ＣＣＬＫ１、ＣＣＬＫ２は、論理ハイレベルを有する。したがって、第１入力トランジスタＩＴＲ１が活性化されてターンオンされることで、出力ノードＮＯで追加的な電圧降下が発生する。一方、反転出力ノードＮＯＢに連結された反転入力トランジスタＩＴＲＢ１、ＩＴＲＢ２は、ターンオフされるので、反転出力ノードＮＯＢの電圧は増加する。したがって、制御信号ＶＣのレベルは、図示されているように減少する。

図１２ＢのＣ区間において、出力ノードＮＯと関連した第２補正クロック信号ＣＣＬＫ２と反転出力ノードＮＯＢと関連した反転第２補正クロック信号ＣＣＬＫＢ２とは、いずれも論理ハイレベルを有する。したがって、出力ノードＮＯでの電圧降下は、反転出力ノードＮＯＢでの電圧降下と同一である。したがって、制御信号ＶＣは、一定に維持される。

図１２ＢのＤ区間において、反転出力ノードＮＯＢと関連した反転補正クロック信号ＣＣＬＫＢ１、ＣＣＬＫＢ２のみ論理ハイレベルを有する。したがって、追加的に活性化されてターンオンされる第２反転入力トランジスタＩＴＲＢ２によって、反転出力ノードＮＯＢに追加的な電圧降下が発生する。一方、出力ノードＮＯに連結された全入力トランジスタＩＴＲ１、ＩＴＲ２がターンオフされるので、出力ノードＮＯの電圧レベルは減少する。したがって、制御信号ＶＣは、示されているように増加する。

図１２Ｂに示すように、クロック信号ＣＬＫ１、ＣＬＫ２においてデューティサイクルエラーがないので、補正クロック信号ＣＣＬＫ１、ＣＣＬＫ２、ＣＣＬＫＢ１、ＣＣＬＫＢ２の一周期の間に制御信号ＶＣの平均電圧値は同一に維持される。図１２Ｂに示すように、一実施形態による本発明の制御信号ＶＣのリップルも、図１２Ａに示す従来のデューティサイクル補正部から発生した制御信号ＶＣに比べて減少する。

図１３Ｂに示すように、第１及び第２クロック信号ＣＬＫ１／ＣＬＫＢ１、ＣＬＫ２／ＣＬＫＢ２がデューティサイクルエラーを有する時、第１及び第２補正クロック信号ＣＣＬＫ１／ＣＣＬＫＢ１、ＣＣＬＫ２／ＣＣＬＫＢ２もデューティサイクルエラーを有する。

図１３ＢのＡ区間において、出力ノードＮＯと関連した第１補正クロック信号ＣＣＬＫ１と反転出力ノードＮＯに関連した第２反転補正クロック信号ＣＣＬＫＢ２とは、いずれも論理ハイレベルを有する。したがって、出力ノードＮＯでの電圧降下は、反転出力ノードＮＯＢでの電圧降下と同一である。したがって、制御電圧ＶＣは、一定に維持される。

図１３ＢのＢ区間において、出力ノードＮＯと関連した第１及び第２補正クロック信号ＣＣＬＫ１、ＣＣＬＫ２が論理ハイレベルを有する。したがって、第２入力トランジスタＩＴＲ２が追加的に活性化されてターンオンされるので、出力ノードＮＯで追加的な電圧降下が発生する。一方、反転出力ノードＮＯＢに連結された全トランジスタＩＴＲＢ１、ＩＴＲＢ２がターンオフされるので、反転出力ノードＮＯＢの電圧は増加する。したがって、制御電圧ＶＣの電圧レベルは、図示されているように減少する。

図１３ＢのＣ区間において、出力ノードＮＯと関連した第２補正クロック信号ＣＣＬＫ２と反転出力ノードＮＯＢと関連した第１反転クロック信号ＣＣＬＫＢ１とは、論理ハイレベルを有する。したがって、出力ノードＮＯの電圧降下は、反転出力ノードＮＯＢの電圧降下と同一である。したがって、制御電圧ＶＣは、一定に維持される。

図１３ＢのＣ区間において、反転出力ノードＮＯＢと関連した第１及び第２反転クロック信号ＣＣＬＫＢ１、ＣＣＬＫＢ２は、論理ハイレベルを有する。したがって、第２反転入力トランジスタＩＴＲＢ２が追加的に活性化されてターンオンされるので、反転出力ノードＮＯＢに追加的な電圧降下が発生する。一方、出力ノードＮＯと連結した全トランジスタがターンオフされる。したがって、制御電圧ＶＣレベルは、図示されていうように増加する。本発明の一実施形態において、Ｄ区間で制御電圧ＶＣが増加する時間は長い一方、Ｂ区間で減少する時間は短い。

図１３Ｂに示すように、補正クロック信号においてデューティサイクルエラーがあるため、クロック信号の一周期の間に制御電圧ＶＣの平均値は一定でない。それは、図１３Ｂに示すように、一クロック周期から次の周期までの平均制御電圧レベルは、補正クロック信号に存在するデューティサイクルエラーが除去されるまで、少しずつ増加する。

本発明の一実施形態によってデューティサイクルエラーを補正する間に、補正クロック信号ＣＣＬＫのローレベル区間より補正クロック信号のハイレベル区間が長くなるまで補正クロック信号をハイレベルにするために、制御信号ＶＣの電圧レベルは、順次に増加する。

図１０を参照すれば、本発明の他の実施形態による半導体装置１０００は、クロック発生部１０１０を備える。図１０の発明において、示されたクロック発生部１０１０は、ＰＬＬに採用されてもよい。一つの使用例において、電圧制御発振器に含まれるクロック発生部１０１０は、ＰＬＬに用いられる。他の使用例において、電圧制御遅延ラインに含まれるクロック発生部１０１０は、ＤＬＬに用いられる。

図１０に示すように、本発明の他の実施形態によるデューティ補正回路１０２０は、それぞれのシングルエンドクロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４のデューティサイクルエラーを補正するために、共有された電荷ポンプ１０３０(図５の従来のデューティサイクル補正部におけるそれぞれの独立的な電荷ポンプの代り)を備える。したがって、従来の配置構成に比べて、本発明の他の実施形態によるデューティサイクル補正部の電荷ポンプによって、半導体チップの面積を減少させ、かつ電力消費を減少させることが可能になる。デューティサイクル補正部の共有された電荷ポンプ１０３０は、補正クロック信号ＣＣＬＫ１、ＣＣＬＫ２、ＣＣＬＫ３、ＣＣＬＫ４の平均デューティサイクル値に応答して制御電圧ＶＣの値を調節する。制御電圧ＶＣは、共有された電荷ポンプ１０３０によって増幅部１０２５ａ、１０３５ｂ、１０２５ｃ、１０２５ｄに出力される。

図１１Ａを参照すれば、本発明の実施形態による増幅部１０２５ａ(１０２５ｂ、１０２５ｃ、１０２５ｄも同様である）は、中間クロック信号ＣＬＫ１を印加され、第１補正クロック信号ＣＣＬＫ１を出力するトランジスタＳＡＴＲ２、ＳＡＴＲ３を備える。トランジスタＳＡＴＲ１、ＳＡＴＲ４は、それぞれ共有された電荷ポンプによって出力された制御電圧ＶＣを印加される。

図１１Ｂを参照すれば、本発明の実施形態による共有された電荷ポンプ１０３０は、出力部１１０と、４対のトランジスタＰＴＲ１／ＮＴＲ１、ＰＴＲ２／ＮＴＲ２、ＰＴＲ３／ＮＴＲ３、ＰＴＲ４／ＮＴＲ４を備える入力ドライバとを備える。４対のトランジスタＰＴＲ１／ＮＴＲ１、ＰＴＲ２／ＮＴＲ２、ＰＴＲ３／ＮＴＲ３、ＰＴＲ４／ＮＴＲ４は、第１電流源ＩＳ１が連結された第１ノードＮ１と、第２電流源ＩＳ２が連結された第２ノードＮ２との間に連結される。トランジスタ対ＰＴＲ１／ＮＴＲ１、ＰＴＲ２／ＮＴＲ２、ＰＴＲ３／ＮＴＲ３、ＰＴＲ４／ＮＴＲ４は、補正クロック信号ＣＣＬＫ１、ＣＣＬＫ２、ＣＣＬＫ３、ＣＣＬＫ４を印加されるように構成され、共有された出力信号を出力ノードＮＯＳで出力する。出力部１１０は、増幅器１１１５を備える。増幅器１１１５は、基準電圧ＶＲＥＦと、入力ドライバから出力ノードＮＯＳを通じて出力される信号とを入力される。そして、制御信号ＶＣを出力する。

動作が行われる間に、クロック信号ＣＬＫ１のデューティサイクルエラーは、正常デューティサイクル(５０％：５０％)を維持する補正クロック信号ＣＣＬＫ１を出力するために、制御電圧ＶＣの電圧値に応答して調節される。例えば、第１クロック信号ＣＬＫ１のハイレベル区間が第１クロック信号ＣＬＫ１のローレベル区間より長ければ、制御電圧ＶＣは、比較的に高いレベルとなる(図１１Ｂに示す電荷ポンプ１０３０のタイミング図を通じてさらに理解できるであろう)。したがって、トランジスタＳＡＴＲ４の駆動容量は、トランジスタＳＡＴＲ１の駆動容量よりはるかに高くなる。したがって、補正クロック信号ＣＣＬＫ１のハイレベル区間は、以前の区間より短くなり、補正クロック信号ＣＣＬＫ１のローレベル区間は、以前の区間より長くなる。

図１４を参照すれば、本発明の他の実施形態によるＰＬＬが提供される。前記ＰＬＬは、図６〜図９に示す増幅部１４５５ａ（図６の６２５ａ）、１４５５ｂ（図６の６２５ｂ）及び共有された第２電荷ポンプ１４６０を備えるデューティサイクル補正部１４５０を備える。図１４に示す発明において、ＰＬＬ１４００は、位相検出器１４１０、第１電荷ポンプ１４２０、ループフィルタ１４３０、電圧制御発振器１４４０、及びデューティサイクル補正部１４５０、及び分周器１４７０を備える。電圧制御発振器１４４０は、２対の互いに異なるクロック信号ＣＬＫ１／ＣＬＫＢ１、ＣＬＫ２／ＣＬＫＢ２をデューティサイクル補正部１４５０に出力する。

本発明の他の実施形態において、電圧制御発振器１４５０は、デューティサイクル補正部１４５０を駆動させる複数個のシングルエンド信号を出力させる。他の実施形態によるＰＬＬ１４００において、外部クロック信号ＩＮＳは、ＣＣＬＫ２のような補正クロック信号に同期化する。

図１５を参照すれば、本発明の他の実施形態によるＤＬＬ１５００が提供される。ＤＬＬ１５００は、増幅部１５５５ａ、１５５５ｂ及び図６〜図９に示す共有された第２電荷ポンプ１５６０（図６の６３０）を備えるデューティサイクル補正部１５５０を含む。図１５のＤＬＬ１５００は、位相検出器１５１０、第１電荷ポンプ１５２０、ループフィルタ１５３０、遅延ライン１５４０、及びデューティサイクル補正部１５５０を備える。電圧制御遅延ライン１５４０は、２対の互いに異なるクロック信号ＣＬＫ１／ＣＬＫＢ１、ＣＬＫ２／ＣＬＫＢ２をデューティサイクル補正部１５５０に出力する。ＤＬＬ１５００は、外部クロック信号ＩＮＳを一定時間ほど遅延させ、一定定数の位相差(９０°の位相差)を有する複数個のクロック信号を出力させる電圧遅延ライン１５４０を備える。

本発明の他の実施形態において、デューティサイクル補正部１５５０は、複数個のシングルエンドクロック信号を出力するように構成されてもよいが、その場合に、デューティサイクル補正部１５５０は、それに相応して動作する(図１０、図１１Ａ、及び図１１Ｂ参照)。本発明の他の実施形態によるＤＬＬ１５００は、外部クロック信号ＩＮＳをＣＣＬＫ２のような補正クロック信号に同期化させる。

図１６を参照すれば、本発明の他の実施形態によるメモリ装置１６００が提供される。メモリ装置１６００は、入／出力部１６１０、メモリセルアレイ１６２０、アドレスデコータ１６３０、コマンドデコータ１６４０、及びクロック発生部１６５０を備える。クロック発生部１６５０は、共有された電荷ポンプを有するデューティサイクル補正部を備えるＰＬＬ(図１４に図示)またはＤＬＬ(図１５に図示)を構成する。

以上のように、図面と明細書とで最良の実施形態が開示された。ここで、特定の用語が使用されたが、これは、単に本発明を説明するための目的で使用されたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使用されたものではない。したがって、当業者ならば、これから多様な変形及び均等な他の実施形態が可能であるということが理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想により決定されなければならない。

本発明は、半導体装置関連の技術分野に好適に用いられる。

従来のＰＬＬを示すブロック図である。 従来のＤＬＬを示すブロック図である。 図１のＰＬＬまたは図２のＤＬＬで用いられるデューティサイクル補正部を示すブロック図である。 従来の互いに異なるクロック信号とデューティ補正回路との内部連結関係を示す図面である。 従来のデューティサイクル補正部とシングルエンド信号との内部連結関係を示す図面である。 本発明の一実施形態によるクロック発生回路を示す図面である。 図６に示す電荷ポンプの一実施形態を示す図面である。 図６に示す増幅部の一実施形態を示す図面である。 図６に示す電荷ポンプの他の実施形態を示す図面である。 本発明の他の実施形態によるクロック発生回路を示すブロック図である。 図１０に示す増幅部を示す図面である。 図１０に示す電荷ポンプを示す図面である。 従来のクロック発生回路において、 補正クロック信号の正常デューティサイクルを説明するタイミング図である。 本発明の一実施形態によるクロック発生回路において、補正クロック信号の正常デューティサイクルを説明するタイミング図である。 従来のクロック発生回路において、補正クロック信号の異常デューティサイクルを説明するタイミング図である。 本発明の一実施形態によるクロック発生回路において、補正クロック信号の異常デューティサイクルを説明するタイミング図である。 本発明の他の実施形態によるＰＬＬを示す図面である。 本発明の他の実施形態によるＤＬＬを示す図面である。 本発明のさらに他の実施形態によるメモリ装置の代表的な実行装置を示す図面である。

符号の説明

６００ 半導体装置
６１０ クロック発生部
６２０ デューティサイクル補正部
６２５ａ、６２５ｂ 増幅部
６３０ 電荷ポンプ
７１０ 出力部
７２０ 入力ドライバ
８１０ 負荷部
８２０ 制御部
ＡＴＲ１、ＡＴＲ２、ＡＴＲ３、ＡＴＲ４ 増幅トランジスタ
Ｃ キャパシタ
ＣＬＫ１／ＣＬＫＢ１、ＣＬＫ２／ＣＬＫＢ２ 差動クロック信号
ＣＣＬＫ１、ＣＣＬＫ２ 補正クロック信号
ＣＣＬＫＢ１、ＣＣＬＫＢ２ 反転補正クロック信号
ＩＳ１ 第１電流源
ＩＳ２ 第２電流源
ＩＳＤ１、ＩＳＤ２ 駆動電流源
ＩＴＲ１、ＩＴＲ２ 入力トランジスタ
ＩＴＲＢ１、ＩＴＲＢ２ 反転入力トランジスタ
ＮＣ 制御ノード
ＮＣＡ１ ノード
ＮＯ 出力ノード
ＮＯＡ 増幅出力ノード
ＮＯＡＢ 反転増幅出力ノード
ＮＯＢ 反転出力ノード
ＶＣ 制御信号
ＶＣＢ 反転制御電圧
ＶＣＣ 電源電圧
ＶＳＳ 接地電圧

Claims (30)

1. クロック発生回路に用いられるデューティサイクル補正回路において、
   一対の第１差動クロック信号を伝送され、一対の第１補正クロック信号を出力する第１増幅部と、
   一対の第２差動クロック信号を伝送され、一対の第２補正クロック信号を出力する第２増幅部と、
   前記第１及び第２補正クロック信号対を伝送され、前記第１及び第２補正クロック信号対に基づいて第２制御信号を出力する第２電荷ポンプとを備え、
   前記第１及び第２増幅部は、前記第１及び第２差動クロック信号対のそれぞれのデューティサイクルを調節することを特徴とするデューティサイクル補正回路。
2. 前記第１及び第２補正クロック信号対のそれぞれのデューティサイクルの補正は、第２制御信号に基づいて行われることを特徴とする請求項１に記載のデューティサイクル補正回路。
3. 前記第２制御信号は第１及び第２電圧制御信号からなり、
   前記第２電荷ポンプは、
   前記第１電圧制御信号を出力する第１出力ノード及び前記第２電圧制御信号を出力する第２出力ノードを備える出力部と、
   前記第１及び第２補正クロック信号対を入力され、前記補正クロック信号に基づいて前記第１及び第２出力ノードでそれぞれ第１及び第２電圧制御信号を出力させる入力ドライバと、
   前記第１及び第２出力ノードに関連して備えられる容量型装置とを備えることを特徴とする請求項１に記載のデューティサイクル補正回路。
4. 前記容量型装置は、前記第１電圧制御信号と前記第２電圧制御信号との電圧差を一定に維持させることを特徴とする請求項３に記載のデューティサイクル補正回路。
5. 前記容量型装置は、前記第１出力ノードと前記第２出力ノードとの間に連結されるキャパシタからなることを特徴とする請求項４に記載のデューティサイクル補正回路。
6. 前記入力ドライバは、
   前記第１補正クロック信号及び前記第２補正クロック信号をそれぞれ印加され、前記第１出力ノードで前記第１電圧制御信号を出力する第１及び第２入力トランジスタからなる第１トランジスタ対と、
   前記第１反転補正クロック信号及び前記第２反転補正クロック信号をそれぞれ印加され、前記第２出力ノードで前記第２電圧制御信号を出力する第１及び第２反転入力トランジスタからなる第２トランジスタ対とを備えることを特徴とする請求項３に記載のデューティサイクル補正回路。
7. 第２電荷ポンプは、
   前記第１出力ノードに連結される第１電流源と、
   前記第２出力ノードに連結される第２電流源とをさらに備えることを特徴とするデューティサイクル補正回路。
8. 前記第２電荷ポンプは、前記入力ドライバに連結される第１駆動電流源をさらに備えることを特徴とする請求項３に記載のデューティサイクル補正回路。
9. 前記入力ドライバは、
   前記第１補正クロック信号及び前記第２補正クロック信号をそれぞれ印加され、一端である前記第１出力ノードで前記第１電圧制御信号を出力する第１及び第２入力トランジスタからなる第１トランジスタ対と、
   前記第１反転補正クロック信号及び前記第２反転補正クロック信号をそれぞれ印加され、一端である前記第２出力ノードで前記第２電圧制御信号を出力する第１及び第２反転入力トランジスタからなる第２トランジスタ対とを備え、
   前記第１駆動電流源は、前記第１駆動電流源によって駆動される前記第１及び第２トランジスタ対の他の一端である制御ノードに連結されることを特徴とする請求項８に記載のデューティサイクル補正回路。
10. 前記第２電荷ポンプは、入力ドライバに連結される第２駆動電流源をさらに備えることを特徴とする請求項８に記載のデューティサイクル補正回路。
11. 前記入力ドライバは、
    ゲート端子を介して前記第１補正クロック信号を入力される第１入力トランジスタと、
    ゲート端子を介して前記第２補正クロック信号を入力される第２入力トランジスタと、
    ゲート端子を介して前記第１反転補正クロック信号を入力される第１反転入力トランジスタと、
    ゲート端子を介して前記第２反転補正クロック信号を入力される第２反転入力トランジスタとを備え、
    前記第１及び第２入力トランジスタは、第１電圧制御信号を一端である前記第１出力ノードで出力し、
    前記第１及び第２反転入力トランジスタは、第２電圧制御信号を一端である前記第２出力ノードで出力し、
    前記第１駆動電流源は、前記第１入力トランジスタ及び前記第１反転入力トランジスタの他の一端である第３ノードに連結され、
    前記第２駆動電流源は、前記第２入力トランジスタ及び前記第２反転入力トランジスタの他の一端である第４ノードに連結されることを特徴とする請求項１０に記載のデューティサイクル補正回路。
12. 前記第２制御信号は、
    第１及び第２電圧制御信号からなり、
    前記第１及び第２増幅部のうち少なくともいずれか一つの増幅部は、
    ゲート端子を介して前記第１反転差動クロック信号を入力される第１増幅トランジスタと、
    ゲート端子を介して前記第１差動クロック信号を入力される第２増幅トランジスタと、
    ゲート端子を介して前記第２電圧制御信号を入力される第３増幅トランジスタと、
    ゲート端子を介して前記第１電圧制御信号を入力される第４増幅トランジスタとを備え、
    前記第１及び第３増幅トランジスタは、一端である第１出力ノードで前記第１補正クロック信号を出力させ、
    前記第２及び第４増幅トランジスタは、一端である第２出力ノードで前記第１反転補正クロック信号を出力させることを特徴とする請求項１に記載のデューティサイクル補正回路。
13. 前記増幅部は、
    前記第１及び第２増幅トランジスタの他の一端と連結され、前記第１及び第２増幅トランジスタを駆動させる第１駆動電流源と、
    前記第３及び第４増幅トランジスタの他の一端と連結され、前記第３及び第４増幅トランジスタを駆動させる第２駆動電流源とをさらに備えることを特徴とする請求項１２に記載のデューティサイクル補正回路。
14. 請求項１に記載のデューティサイクル補正回路を備える半導体回路であり、
    第１及び第２差動クロック信号対を発生させるクロック発生部をさらに備えることを特徴とするデューティサイクル補正回路。
15. 請求項１に記載のデューティサイクル補正回路を備える位相同期ループにおいて、
    外部クロック信号といずれか一つの補正クロック信号を入力され、第１制御信号を出力する位相検出器と、
    前記第１制御信号を入力され、前記第１制御信号に基づいて制御電圧を出力する第１電荷ポンプ及びループフィルタと、
    前記制御電圧を入力され、第１及び第２差動クロック信号対を出力する電圧制御発振器とを備えることを特徴とする位相同期ループ。
16. 請求項１に記載のデューティサイクル補正回路を備える遅延同期ループにおいて、
    外部クロック信号といずれか一つの補正クロック信号を入力され、第１制御信号を出力する位相検出器と、
    前記第１制御信号を入力され、前記第１制御信号に基づいて第１制御電圧を出力する第１電荷ポンプ及びループフィルタと、
    前記第１制御電圧を入力され、第１及び第２差動クロック信号対を出力する遅延ラインとを備えることを特徴とする遅延同期ループ。
17. 前記外部クロック信号は、
    前記第１及び第２補正クロック信号のうちいずれか一つと同期した信号であることを特徴とする請求項１５に記載の位相同期ループ。
18. 前記外部クロック信号は、
    前記第１及び第２補正クロック信号のうちいずれか一つと同期した信号であることを特徴とする請求項１６に記載の遅延同期ループ。
19. 請求項１に記載のデューティサイクル補正回路を備えるメモリ装置において、
    メモリセルアレイと、
    前記メモリセルアレイから／にデータ信号を入／出力される入／出力部と、
    前記デューティサイクル補正回路を備えるクロック発生部とを備え、
    前記クロック発生部は、外部クロック信号を入力され、前記入／出力部に第１及び第２補正クロック信号対を出力することを特徴とするメモリ装置。
20. 前記メモリ装置は、
    前記メモリセルアレイと連結され、アドレス信号を入力されるアドレスデコータと、
    前記入／出力部と連結され、コマンド信号を入力されるコマンドデコータとをさらに備えることを特徴とする請求項１９に記載のメモリ装置。
21. クロック発生部を使用して構成されうるデューティサイクル補正回路において、
    第１シングルエンドクロック信号を入力され、第１補正クロック信号を出力する第１増幅部と、
    第２シングルエンドクロック信号を入力され、第２補正クロック信号を出力する第２増幅部と、
    前記第１及び第２補正クロック信号を入力され、前記第１及び第２補正クロック信号に基づいて第１電圧制御信号を出力する第２電荷ポンプとを備え、
    前記第１及び第２増幅部は、
    前記第１電圧制御信号に応答して、前記第１及び第２シングルエンド信号のデューティサイクルを調節することを特徴とするデューティサイクル補正回路。
22. 第２電荷ポンプは、
    第１及び第２補正クロック信号を入力され、前記第１及び第２補正クロック信号に基づいて第１出力ノードで第１電圧値を出力することを特徴とする入力ドライバと、
    前記第１出力ノードで前記第１電圧及び基準電圧を入力され、第１電圧制御信号を出力する出力部とを備えることを特徴とする請求項２１に記載のデューティサイクル補正回路。
23. 前記入力ドライバは、
    第１及び第２補正クロック信号を入力され、前記第１出力ノードで第１電圧値を出力する第１入力トランジスタ対と、
    第１及び第２反転補正クロック信号をそれぞれ入力され、前記第１出力ノードで第２電圧値を出力する第２入力トランジスタ対と備えることを特徴とする請求項２２に記載のデューティサイクル補正回路。
24. 前記第２電荷ポンプは、
    第２出力ノードに連結された第１電流源と、
    第３出力ノードに連結された第２電流源とをさらに備え、
    前記第１入力トランジスタ及び前記第１反転入力トランジスタは、前記第２出力ノードに連結され、
    前記第２入力トランジスタ及び前記第２反転入力トランジスタは、前記第３出力ノードに連結されることを特徴とする請求項２２に記載のデューティサイクル補正回路。
25. 前記第１及び第２増幅部のうち少なくとも一つの増幅部は、
    第１電圧制御信号を入力される第１及び第４トランジスタと、
    第１シングルエンド信号を共通に入力され、補正クロック信号を出力する第２及び第３トランジスタとを備えることを特徴とする請求項２１に記載のデューティサイクル補正回路。
26. 前記デューティサイクル補正回路において、
    シングルエンド信号のデューティサイクルが、第１電圧制御信号に応答して調節される結果、補正クロック信号が標準化されることを特徴とする請求項２５に記載のデューティサイクル補正回路。
27. 前記デューティサイクル補正回路は、
    第３シングルエンド信号を入力され、第３補正クロック信号を出力する第３増幅部と、
    第４シングルエンド信号を入力され、第４補正クロック信号を出力する第４増幅部とをさらに備え、
    電荷ポンプは、前記第１〜第４補正クロック信号を入力され、
    第１電圧制御信号は、前記第１〜第４補正クロック信号に基づき、
    前記第１〜第４増幅部は、前記第１電圧制御信号に応答して前記第１〜第４シングルエンド信号のデューティサイクルを調節することを特徴とする請求項２１に記載のデューティサイクル補正回路。
28. 前記第１〜第４補正クロック信号は、前記第１電圧制御信号に基づくことを特徴とする請求項２７に記載のデューティサイクル補正回路。
29. クロック信号を発生させる方法において、
    第１及び第２差動クロック信号対を発生させる段階と、
    一対の第１補正クロック信号を生成するために、第１増幅部に前記第１差動クロック信号対を入力する段階と、
    一対の第２補正クロック信号を生成するために、第２増幅部に前記第２差動クロック信号対を入力する段階と、
    前記第１及び第２補正クロック信号対に基づいて第２電圧制御信号を生成するために、第２電荷ポンプに前記第１及び第２補正クロック信号対を入力する段階と、
    前記第１及び第２差動クロック信号対のデューティサイクルを調節するために、前記第１及び第２増幅部のうち少なくともいずれか一つに前記第２電圧制御信号をそれぞれ入力する段階とを含むことを特徴とするクロック信号の発生方法。
30. 前記クロック信号の発生方法において、前記第２電圧制御信号を基準として、前記第１及び第２補正クロック信号のデューティサイクルを補正する段階をさらに含むことを特徴とする請求項２９に記載のクロック信号の発生方法。

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