KR100432883B1

KR100432883B1 - 클럭 듀티/스큐 보정 기능을 갖는 위상 분주 회로

Info

Publication number: KR100432883B1
Application number: KR10-2001-0080484A
Authority: KR
Inventors: 서희영
Original assignee: 삼성전자주식회사
Priority date: 2001-12-18
Filing date: 2001-12-18
Publication date: 2004-05-22
Also published as: TW554611B; JP4084176B2; KR20030050092A; US20030111705A1; JP2003198343A; US6680637B2

Abstract

여기에 게시되는 위상 분주 회로는 제 1 및 제 2 신호 전달 경로들과 듀티 보정 회로를 포함한다. 상기 제 1 신호 전달 경로는 입력 신호를 받아들여 제 1 출력 신호를 출력하고, 상기 제 2 신호 전달 경로는 상기 입력 신호를 받아들여 상기 제 1 출력 신호의 반전 위상을 갖는 제 2 출력 신호를 출력한다. 상기 듀티 보정 회로는 상기 제 1 및 제 2 출력 신호들에 응답하여 상반된 방향으로 상기 제 1 및 제 2 신호 전달 경로들의 풀업 및 풀다운 속도를 제어한다. 그 결과로서, 제 1 출력 신호와 제 2 출력 신호의 듀티는 50%에 근접되며, 제 1 및 제 2 출력 신호들 간의 시간 지연은 '0'에 근접된다.

Description

클럭 듀티/스큐 보정 기능을 갖는 위상 분주 회로{PHASE SPLITTER CIRCUIT WITH CLOCK DUTY/SKEW CORRECTION FUNCTION}

본 발명은 반도체 집적 회로들에 관한 것으로, 좀 더 구체적으로는 클럭 신호의 듀티 사이클(duty cycle)을 효율적으로 보정할 수 있는 위상 분주 회로에 관한 것이다.

잘 알려진 바와 같이, 위상 분주 회로(phase splitter circuit)는 하나의 입력 신호(예를 들면, 클락 또는 데이터 신호)를 받아들여 180°의 위상차를 갖는 두 개의 출력 신호들(예를 들면, 클락 또는 데이터 신호들)을 출력한다. 그러한 위상 분주 회로는 여러 분야에서 사용되어 오고 있다. 예를 들면, 위상 분주 회로는 파이프라인(pipeline)의 스위치를 제어하기 위해서, 더블 데이터 레이트 시그날링(double data rate signaling)을 제어하기 위해서 그리고 전송 게이트 회로(transmission gate circuit)를 제어하기 위해서 사용되어 오고 있다. 이상적인 위상 분주 회로의 출력 신호들은 각각 50%의 듀티 사이클(50% duty cycle)을 가지며 이상적인 위상 분주 회로의 출력 신호들 간의 스큐(skew)는 없다. 여기서, 스큐란 출력 신호들 간의 시간 지연 차를 나타낸다.

위상 분주 회로의 예들이 U.S Patent No. 5,874,845에 "NON-OVERLAPPING CLOCK PHASE SPLITTER"라는 제목으로, U.S Patent No. 5,945,857에 "METHOD AND APPARATUS FOR DUTY-CYCLE CORRECTION"라는 제목으로, U.S. Patent No. 6,292,042에 "PHASE SPLITTER"라는 제목으로, 대한민국 특허공개번호 제1998-023059호(Korea laid-open patent publication No. 1998-023059)에 "ODD NUMBER DIVIDER CIRCUIT"라는 제목으로 각각 게재되어 있으며, 레퍼런스로 포함된다.

잘 알려진 위상 분주 회로는 한 쌍의 클럭 신호들을 발생하도록 구성된 2개의 신호 경로들(또는 신호 전달 경로들)을 갖는다. 2개의 신호 경로들 중 하나는 홀수개의 인버터들로 구성되고, 다른 하나의 신호 경로는 짝수개의 인버터들로 구성된다. 하나의 클럭 신호가 위상 분주 회로의 각 신호 경로에 동시에 인가된다. 예를 들면, 도 1에 도시된 바와 같이, 제 1 신호 경로는 2개의 인버터들 (INV1, INV2)로 구성되며, 입력 신호 (IN)와 동일한 위상을 갖는 제 1 출력 신호 (OUT)를 출력한다. 제 2 신호 경로는 3개의 인버터들 (INV3, INV4, INV5)로 구성되며, 입력 신호 (IN)와 180도의 위상차를 갖는 제 2 출력 신호 (OUTN)를 출력한다. 각 신호 경로를 구성하는 인버터들 각각은 이 분야에 잘 알려진 방식으로 연결된 PMOS 트랜지스터와 NMOS 트랜지스터로 구성될 것이다.

도 1에 도시된 위상 분주 회로의 경우, 회로 구성이 간단하기 때문에 레이아웃 면적과 전력 소모(power consumption)가 적다는 장점이 있다. 반면에, 도 1의 위상 분주 회로는 출력 신호들을 전송하기 위한 신호 라인들의 기생부하(parasitic load) (도 1에서, 저항 성분 및 커패시턴스 성분으로 표기됨)에 의한 노이즈 또는 공정, 전압 및 온도 변화(Process, Voltage and Temperature variation) (이후, "PVT 변화"라 칭함)에 의한 노이즈에 쉽게 영향을 받는다. 좀 더 구체적으로는, PVT 조건이 변화됨에 따라 위상 분주 회로의 구성 소자들의 풀업 및 풀다운 특성들이 변화되며, 그 결과 위상 분주 회로의 출력 신호들 (OUT, OUTN)의 듀티 사이클 또는 출력 신호들 (OUT, OUTN) 간의 스큐가 변화될 수 있다. 또한, 기생 부하가 변화됨에 따라 위상 분주 회로의 출력 신호들 (OUT, OUTN)의 듀티 사이클 또는 출력 신호들 (OUT, OUTN) 간의 스큐가 변화될 수 있다. 도 1에 도시된 위상 분주 회로의 경우, 출력 신호들 (OUT, OUTN)의 듀티 사이클/스큐가 변화될 때, 출력 신호의 변화된 듀티 사이클/스큐는 원하는 값으로 보정될 수 없다.

본 발명의 목적은 기생 부하 및 PVT 조건의 변화에 대해 안정된 듀티 사이클을 확보할 수 있는 위상 분주 회로를 제공하는 것이다.

본 발명의 다른 목적은 기생 부하와 PVT 조건의 변화로 인한 듀티 사이클의 변화와 스큐 노이즈를 억제할 수 있는 위상 분주 회로를 제공하는 것이다.

본 발명의 또 다른 목적은 출력 정보를 이용하여 듀티 사이클 및 스큐를 보정할 수 있는 위상 분주 회로를 제공하는 것이다.

본 발명의 또 다른 목적은 입력 신호의 듀티 사이클이 변화되더라도 안정된 듀티 사이클을 확보할 수 있는 위상 분주 회로를 제공하는 것이다.

도 1은 종래 기술에 따른 위상 분주 회로를 보여주는 회로도;

도 2는 본 발명의 제 1 실시예에 따른 위상 분주 회로를 보여주는 회로도;

도 3은 도 2에 도시된 반전 회로의 바람직한 실시예;

도 4는 입력 신호의 듀티 사이클이 변화될 때 출력 신호의 듀티 사이클이 조정되는 과정을 설명하기 위한 동작 타이밍도;

도 5a 및 도 5b는 도 2에 도시된 위상 분주 회로의 PVT 변화에 따른 듀티 사이클 및 스큐 변화를 보여주는 도면;

도 6은 출력 신호의 듀티 사이클이 변화될 때 출력 신호의 듀티 사이클이 조정되는 과정을 설명하기 위한 동작 타이밍도;

도 7 내지 도 9는 도 2에 도시된 위상 분주 회로의 변형예들을 보여주는 회로도;

도 10은 본 발명의 제 2 실시예에 따른 위상 분주 회로를 보여주는 회로도;

도 11은 입력 신호의 듀티 사이클이 변화될 때 출력 신호의 듀티 사이클이 조정되는 과정을 설명하기 위한 동작 타이밍도;

도 12는 출력 신호의 듀티 사이클이 변화될 때 출력 신호의 듀티 사이클이조정되는 과정을 설명하기 위한 동작 타이밍도; 그리고

도 13 내지 도 15는 도 10에 도시된 위상 분주 회로의 변형예들을 보여주는 회로도이다.

* 도면의 주요 부분에 대한 부호 설명 *

100, 200 : 위상 분주 회로 110, 210 : 듀티 보정 회로

상술한 제반 목적을 달성하기 위한 본 발명의 특징에 따르면, 위상 분주 회로는 제 1 및 제 2 신호 전달 경로들과 듀티 보정 회로를 포함한다. 상기 제 1 신호 전달 경로는 입력 신호를 받아들여 제 1 출력 신호를 출력하고, 상기 제 2 신호 전달 경로는 상기 입력 신호를 받아들여 상기 제 1 출력 신호의 반전 위상을 갖는 제 2 출력 신호를 출력한다. 상기 듀티 보정 회로는 상기 제 1 및 제 2 출력 신호들에 응답하여 동작한다. 상기 듀티 보정 회로는, 상기 입력 신호의 듀티 사이클 또는 상기 제 1 및 제 2 출력 신호들 각각의 듀티 사이클이 1/2 듀티 사이클(풀다운에서 풀업 또는 풀업에서 풀다운까지의 시간 지연이 전체 신호 주기의 1/2)을 벗어날 때 상기 제 1 및 제 2 출력 신호들 각각이 1/2 듀티 사이클을 갖도록, 상기 제 1 및 제 2 출력 신호들에 응답하여 상반된 방향으로 상기 제 1 및 제 2 신호 전달 경로들의 풀업 및 풀다운 속도를 제어한다.

이 실시예에 있어서, 상기 제 1 신호 전달 경로는 상기 입력 신호와 상기 제 1 출력 신호 사이에 직렬 연결된 제 1 및 제 2 인버터들을 포함하고, 상기 제 2 신호 전달 경로는 상기 입력 신호와 상기 제 2 출력 신호 사이에 직렬 연결된 제 3 내지 제 5 인버터들을 포함한다.

이 실시예에 있어서, 상기 듀티 보정 회로는 상기 제 1 및 제 2 출력 신호들에 응답하여 제어 노드를 충전하거나 방전하며, 상기 제 1 인버터의 풀업 및 풀다운 속도는 상기 제어 노드의 전위에 따라 조정되고 상기 제 4 인버터의 풀업 및 풀다운 속도는 상기 제어 노드의 반전 위상에 따라 조정된다.

이 실시예에 있어서, 상기 듀티 보정 회로는 상기 제어 노드의 전위가 이전에 비해 상대적으로 낮아질 때 상기 제 1 인버터의 풀업 속도를 증가 방향으로 그리고 상기 제 1 인버터의 풀다운 속도를 감소 방향으로 조정하며; 그리고 상기 듀티 보정 회로는 상기 제어 노드의 반전 전위가 이전에 비해서 상대적으로 증가할 때 상기 제 4 인버터의 풀업 속도를 감소 방향으로 그리고 상기 제 4 인버터의 풀다운 속도를 증가 방향으로 조정한다.

이 실시예에 있어서, 상기 제 1 및 제 4 인버터들은 스택 인버터를 포함하고, 상기 스택 인버터는 상기 제어 노드의 전위에 의해서 제어되는 제 1 풀업 및 풀다운 트랜지스터들과 대응하는 인버터의 입력 신호에 의해서 제어되는 제 2 풀업 및 풀다운 트랜지스터들을 갖는다.

이 실시예에 있어서, 상기 제어 노드의 전위가 상대적으로 낮아지고 상기 입력 신호가 로우 레벨에서 하이 레벨로 천이할 때 상기 제 1 인버터로부터 출력되는 출력 신호의 하이-로우 천이는 상대적으로 느려지며; 그리고 상기 제어 노드의 전위가 상대적으로 낮아지고 상기 입력 신호가 하이 레벨에서 로우 레벨로 천이할 때 상기 제 1 인버터로부터 출력되는 출력 신호의 로우-하이 천이는 상대적으로 빨라진다.

이 실시예에 있어서, 상기 제어 노드의 반전 전위가 상대적으로 증가하고 상기 입력 신호가 하이 레벨에서 로우 레벨로 천이할 때 상기 제 4 인버터로부터 출력되는 출력 신호의 로우-하이 천이는 상대적으로 느려지며; 그리고 상기 제어 노드의 반전 전위가 상대적으로 증가하고 상기 입력 신호가 로우 레벨에서 하이 레벨로 천이할 때 상기 제 4 인버터로부터 출력되는 출력 신호의 하이-로우 천이는 상대적으로 빨라진다.

이 실시예에 있어서, 상기 듀티 보정 회로는 상기 제 1 출력 신호에 응답하여 상기 제어 노드를 충전하는 풀업 트랜지스터와; 상기 제 2 출력 신호의 반전 신호에 응답하여 상기 제어 노드를 방전하는 풀다운 트랜지스터와; 상기 제어 노드와 접지 전압 사이에 연결되는 피드백 커패시터와; 그리고 상기 제어 노드의 전위를 반전시켜 상기 제어 노드의 반전 전위를 출력하는 반전 회로를 포함한다.

본 발명의 다른 특징에 따르면, 위상 분주 회로는 입력 신호를 반전시키는 제 1 스택 인버터와; 상기 제 1 스택 인버터의 출력 신호를 반전시켜 제 1 출력 신호를 출력하는 제 1 인버터와; 상기 입력 신호를 반전시키는 제 2 인버터와; 상기 제 2 인버터의 출력 신호를 반전시키는 제 2 스택 인버터와; 상기 제 2 스택 인버터의 출력 신호를 반전시켜 제 2 출력 신호를 출력하는 제 3 인버터와; 그리고 상기 제 1 및 제 2 출력 신호들에 응답하여 상기 제 1 및 제 2 스택 인버터들을 제어하는 듀티 보정 회로를 포함한다. 상기 듀티 보정 회로는, 상기 입력 신호의 듀티 사이클 또는 상기 제 1 및 제 2 출력 신호들 각각의 듀티 사이클이 1/2 듀티 사이클을 벗어날 때 상기 제 1 및 제 2 출력 신호들 각각이 1/2 듀티 사이클을 갖도록, 상기 제 1 및 제 2 출력 신호들에 응답하여 상반되는 방향으로 상기 제 1 및 제 2 스택 인버터들의 풀업 및 풀다운 속도를 제어한다.

본 발명의 또 다른 특징에 따르면, 위상 분주 회로는 입력 신호를 반전시키는 제 1 스택 인버터와; 상기 제 1 스택 인버터의 출력 신호를 반전시켜 제 1 출력 신호를 출력하는 제 1 인버터와; 상기 입력 신호를 반전시키는 제 2 스택 인버터와; 상기 제 2 스택 인버터의 출력 신호를 반전시키는 제 2 인버터와; 상기 제 2 인버터의 출력 신호를 반전시켜 제 2 출력 신호를 출력하는 제 3 인버터와; 그리고 상기 제 1 및 제 2 출력 신호들에 응답하여 상기 제 1 및 제 2 스택 인버터들을 제어하는 듀티 보정 회로를 포함한다. 상기 듀티 보정 회로는, 상기 입력 신호의 듀티 사이클 또는 상기 제 1 및 제 2 출력 신호들 각각의 듀티 사이클이 1/2 듀티 사이클을 벗어날 때 상기 제 1 및 제 2 출력 신호들 각각이 1/2 듀티 사이클을 갖도록, 상기 제 1 및 제 2 출력 신호들에 응답하여 상기 제 1 및 제 2 스택 인버터들의 풀업 및 풀다운 속도를 제어한다.

본 발명의 또 다른 특징에 따르면, 위상 분주 회로는 입력 신호를 반전시키는 제 1 스택 인버터와; 상기 제 1 스택 인버터의 출력 신호를 반전시켜 제 1 출력 신호를 출력하는 제 1 인버터와; 상기 입력 신호를 반전시키는 제 2 인버터와; 상기 제 2 인버터의 출력 신호를 반전시키는 제 2 스택 인버터와; 상기 제 2 스택 인버터의 출력 신호를 반전시켜 제 2 출력 신호를 출력하는 제 3 인버터와; 그리고 상기 제 1 및 제 2 출력 신호들 중 어느 하나에 응답하여 상기 제 1 및 제 2 스택 인버터들을 제어하는 듀티 보정 회로를 포함한다. 상기 듀티 보정 회로는, 상기 입력 신호의 듀티 사이클 또는 상기 제 1 및 제 2 출력 신호들 각각의 듀티 사이클이 1/2 듀티 사이클을 벗어날 때 상기 제 1 및 제 2 출력 신호들 각각이 1/2 듀티 사이클을 갖도록, 상기 제 1 및 제 2 출력 신호들에 응답하여 상반되는 방향으로 상기 제 1 및 제 2 스택 인버터들의 풀업 및 풀다운 속도를 제어한다.

본 발명의 또 다른 특징에 따르면, 위상 분주 회로는 입력 신호를 반전시키는 제 1 스택 인버터와; 상기 제 1 스택 인버터의 출력 신호를 반전시켜 제 1 출력 신호를 출력하는 제 1 인버터와; 상기 입력 신호를 반전시키는 제 2 스택 인버터와; 상기 제 2 스택 인버터의 출력 신호를 반전시키는 제 2 인버터와; 상기 제 2 인버터의 출력 신호를 반전시켜 제 2 출력 신호를 출력하는 제 3 인버터와; 그리고 상기 제 1 및 제 2 출력 신호들 중 어느 하나에 응답하여 상기 제 1 및 제 2 스택 인버터들을 제어하는 듀티 보정 회로를 포함한다. 상기 듀티 보정 회로는, 상기 입력 신호의 듀티 사이클 또는 상기 제 1 및 제 2 출력 신호들 각각의 듀티 사이클이 1/2 듀티 사이클을 벗어날 때 상기 제 1 및 제 2 출력 신호들 각각이 1/2 듀티 사이클을 갖도록, 상기 제 1 및 제 2 출력 신호들에 응답하여 상기 제 1 및 제 2 스택 인버터들의 풀업 및 풀다운 속도를 제어한다.

이하 본 발명의 바람직한 실시예들이 참조 도면들에 의거하여 상세히 설명될 것이다.

도 2는 본 발명의 제 1 실시예에 따른 위상 분주 회로를 보여주는 회로도이다. 도 2를 참조하면, 본 발명의 위상 분주 회로 (100)는 제 1 신호 전달 경로(first signal transfer path), 제 2 신호 전달 경로(second signal transfer path), 그리고 듀티 조정 회로(duty correcting circuit) (110)를 포함한다. 제 1 신호 전달 경로는 입력 신호 (IN)를 받아들여 제 1 출력 신호 (OUT)를 출력하고, 제 2 신호 전달 경로는 입력 신호 (IN)를 받아들여 제 2 출력 신호 (OUTN)를 출력한다. 제 1 신호 전달 경로는 입력 신호 (IN)와 제 1 출력 신호 (OUT) 사이에 직렬 연결되는 인버터들 (INV10, INV11)을 포함하고, 제 2 신호 전달 경로는 입력 신호(IN)와 제 2 출력 신호 (OUTN) 사이에 직렬 연결되는 인버터들 (INV12, INV13, INV14)을 포함한다.

본 발명의 제 1 실시예에 있어서, 제 1 신호 전달 경로의 인버터 (INV10)는 스택 인버터(stack inverter)로 구성되고 제 1 신호 전달 경로의 인버터 (INV11)는 잘 알려진 방식으로 연결된 PMOS 트랜지스터와 NMOS 트랜지스터로 구성될 것이다. 인버터 (INV10)는 2개의 풀업 트랜지스터들 또는 PMOS 트랜지스터들 (MP10, MP11)과 2개의 풀다운 트랜지스터들 또는 NMOS 트랜지스터들 (MN10, MN11)로 구성된다. PMOS 트랜지스터들 (MP10, MP11)은 전원 전압 (VCC)과 출력 단자 (B) 사이에 직렬 연결되고, NMOS 트랜지스터들 (MN10, MN11)은 출력 단자 (B)와 접지 전압 (GND) 사이에 직렬 연결된다. PMOS 및 NMOS 트랜지스터들 (MP10, MN11)은 듀티 조정 회로 (110)의 제어 노드 (A)에 공통으로 연결되고, PMOS 및 NMOS 트랜지스터들 (MP11, MN10)은 입력 신호 (IN)를 공통으로 받아들이도록 연결되어 있다. 제 2 신호 전달 경로의 인버터 (INV13)는 스택 인버터로 구성되고 제 2 신호 전달 경로의 인버터들 (INV12, INV14) 각각은 잘 알려진 방식으로 연결된 PMOS 트랜지스터와 NMOS 트랜지스터로 구성될 것이다. 인버터 (INV13)는 2개의 풀업 트랜지스터들 또는 PMOS 트랜지스터들 (MP12, MP13)과 2개의 풀다운 트랜지스터들 또는 NMOS 트랜지스터들 (MN12, MN13)로 구성된다. PMOS 트랜지스터들 (MP12, MP13)은 전원 전압 (VCC)과 출력 단자 (D) 사이에 직렬 연결되고, NMOS 트랜지스터들 (MN12, MN13)은 출력 단자 (D)와 접지 전압 (GND) 사이에 직렬 연결된다. PMOS 및 NMOS 트랜지스터들 (MP12, MN13)은 듀티 조정 회로 (110)의 제어 노드 (E)에 공통으로 연결되고, PMOS및 NMOS 트랜지스터들 (MP13, MN12)은 입력 신호 (C)를 공통으로 받아들이도록 연결되어 있다.

계속해서 도 2를 참조하면, 듀티 조정 회로 (110)는 제 1 및 제 2 출력 신호들 (OUT, OUTN)에 응답하여 제 1 및 제 2 신호 전달 경로들의 스택 인버터들 (INV10, INV13)의 풀업 및 풀다운 속도 (또는 상승 및 하강 기울기)를 제어한다. 본 발명의 경우, 입력 신호 (IN)의 듀티 사이클이 50% 듀티 사이클을 벗어날 때 그리고 출력 신호들 (OUT, OUTN)의 듀티 사이클이 50% 듀티 사이클을 벗어날 때, 출력 신호의 변화된 듀티 사이클은 50% 듀티 사이클이 되도록 듀티 조정 회로 (110)에 의해서 자동적으로 조절된다. 이는 이후 상세히 설명될 것이다.

듀티 조정 회로 (110)는 풀업 또는 PMOS 트랜지스터 (MP14), 풀다운 또는 NMOS 트랜지스터 (MN14), 인버터 (INV15), 피드백 커패시터 (Cfb), 그리고 반전 회로 (inverting circuit) (111)를 포함한다. 풀업 트랜지스터 (MP14)는 전원 전압 (VCC)과 제어 노드 (A) 사이에 연결되며, 제 1 출력 신호 (OUT)에 의해서 제어된다. 풀다운 트랜지스터 (MN14)는 제어 노드 (A)와 접지 전압 (GND) 사이에 연결되며, 인버터 (INV15)를 통해 전달되는 제 2 출력 신호 (OUTN)에 의해서 제어된다. 피드백 커패시터 (Cfb)는 제어 노드 (A)와 접지 전압 (GND) 사이에 연결된다. 반전 회로 (111)는 도 3에 도시된 바와 같이 연결된 2개의 저항기들 (R1, R2)과 하나의 연산 증폭기 (operational amplifier) (OP AMP)로 구성된다. 잘 알려진 바와 같이, 반전 회로 (111)는 제어 노드 (A)의 전위를 반전시켜 반전된 전위를 그대로 제어 노드 (E)로 전달한다. 결과적으로, 제어 노드들 (A, E)에서는 대칭적인 전압 파형들이 얻어진다 (도 4 및 도 6 참조).

도 4는 입력 신호의 듀티 사이클이 변화될 때 출력 신호의 듀티 사이클이 조정되는 과정을 설명하기 위한 동작 타이밍도이다. 본 발명에 따른 위상 분주 회로의 동작이 참조 도면들에 의거하여 이후 상세히 설명될 것이다.

본 발명에 따른 위상 분주 회로의 동작을 설명하기에 앞서, 기본적으로, 제어 노드의 전위가 이전에 비해서 상대적으로 낮아지면 풀업 동작은 상대적으로 빨라지고 풀다운 동작은 상대적으로 느려진다. 예를 들면, 제어 노드 (A)의 전위가 이전에 비해서 상대적으로 낮아지면, 스택 인버터 (INV10)의 풀업 속도 (또는 풀업 동작/상승 기울기)는 상대적으로 빨라지는 반면에 스택 인버터 (INV10)의 풀다운 속도 (또는 풀다운 동작/하강 기울기)는 상대적으로 느려진다. 또한, 제어 노드의 전위가 이전에 비해서 상대적으로 높아지면, 풀업 동작은 상대적으로 느려지고 풀다운 동작은 상대적으로 빨라진다. 예를 들면, 제어 노드 (E)의 전위가 이전에 비해서 상대적으로 높아지면, 스택 인버터 (INV13)의 풀업 속도는 상대적으로 느려지고 스택 인버터 (INV13)의 풀다운 속도는 상대적으로 빨라진다. 이러한 기본적인 원리에 따르면, 출력 신호의 듀티 사이클이 변화되더라도, 출력 신호의 변화된 듀티 사이클은 듀티 보정 회로 (110)를 통해 50%의 듀티 사이클로 수렴될 것이다.

먼저 50%의 듀티 사이클을 벗어난 입력 신호 (IN)가 위상 분주 회로 (100)에 인가되는 경우, 도 4에 도시된 바와 같이, 출력 신호들 (OUT, OUTN)의 듀티 사이클 역시 50%의 듀티 사이클에서 벗어나게 된다. 제 1 출력 신호 (OUT)가 로우 레벨이고 제 2 출력 신호 (OUTN)가 하이 레벨일 때, PMOS 트랜지스터 (MP14)는 턴 온되고NMOS 트랜지스터 (MN14)는 턴 오프된다. PMOS 트랜지스터 (MP14)를 통해 공급되는 전하들은 피드백 커패시터 (Cfb)에 충전된다. 그 다음에, 제 1 출력 신호 (OUT)가 하이 레벨이고 제 2 출력 신호 (OUTN)가 로우 레벨일 때, PMOS 트랜지스터 (MP14)는 턴 오프되고 NMOS 트랜지스터 (MN14)는 턴 온된다. 이는 피드백 커패시터 (Cfb)에 축적된 전하들이 NMOS 트랜지스터 (MN14)를 통해 방전되게 한다. 즉, 제어 노드 (A)의 전위는, 도 4에 도시된 바와 같이, 점차적으로 낮아진다. 이와 동시에, 제어 노드 (E)의 전위는, 도 4에 도시된 바와 같이, 점차적으로 증가한다.

제어 노드 (A)의 전위가 상대적으로 낮아진 상태에서, 입력 신호 (IN)가 하이 레벨에서 로우 레벨로 천이할 때, 내부 노드 (B)에서의 로우-하이 천이(low-to-high transition)는 상대적으로 빠르게 이루어진다. 즉, 스택 인버터 (INV10)의 출력 신호 (B)의 상승 기울기 또는 풀업 속도는 상대적으로 빨라진다. 이는 인버터 (INV11)의 트립점 (trip point)이 앞으로 당겨짐을 의미한다. 이와 동시에, 제어 노드 (E)의 전위가 상대적으로 높아진 상태에서, 입력 신호 (IN)가 하이 레벨에서 로우 레벨로 천이할 때 (또는 인버터(INV12)의 출력 신호 (C)가 로우 레벨에서 하이 레벨로 천이할 때), 내부 노드 (D)에서의 하이-로우 천이(high-to-low transition)는 상대적으로 빨라진다. 이는 인버터 (INV14)의 트립점이 앞으로 당겨짐을 의미한다.

다시, 제 1 출력 신호 (OUT)가 로우 레벨이 되고 제 2 출력 신호 (OUTN)가 하이 레벨이 될 때, PMOS 트랜지스터 (MP14)는 턴 온되고 NMOS 트랜지스터 (MN14)는 턴 오프된다. 이는 PMOS 트랜지스터(MP14)를 통해 공급되는 전하들이 피드백 커패시터 (Cfb)에 축적되게 한다. 이때, 피드백 커패시터 (Cfb)에 축적되는 전하들의 양은 이전의 사이클에 비해서 적다. 제어 노드 (A)의 전위가 상대적으로 낮아진 상태에서, 입력 신호 (IN)가 로우 레벨에서 하이 레벨로 천이할 때, 내부 노드 (B)에서의 하이-로우 천이는 상대적으로 느리게 이루어진다. 즉, 스택 인버터 (INV10)의 출력 신호 (B)의 상승 기울기 또는 풀업 속도는 상대적으로 느려진다. 이는 인버터 (INV11)의 트립점이 뒤로 밀림을 의미한다. 이와 동시에, 제어 노드 (E)의 전위가 상대적으로 높아진 상태에서, 입력 신호 (IN)가 로우 레벨에서 하이 레벨로 천이할 때 (또는 인버터(INV12)의 출력 신호 (C)가 하이 레벨에서 로우 레벨로 천이할 때), 내부 노드 (D)에서의 로우-하이 천이는 상대적으로 느리게 이루어진다. 이는 인버터 (INV14)의 트립점이 뒤로 밀림을 의미한다.

앞서 설명된 과정이 반복적으로 수행됨에 따라, 스택 인버터 (INV10)로부터 출력되는 B 신호의 상승 천이 시간 (또는 풀업 속도)이, 도 4에 도시된 바와 같이, 점차적으로 짧아진다 (또는 빨라진다) (h>i>j=k). 이는 제 1 출력 신호 (OUT)의 하이-로우 천이가 빨라지게 한다. 즉, 제 1 출력 신호 (OUT)의 하이 구간 (t1>t2>t3=t4)이 점차적으로 감소된다. 그리고, 스택 인버터 (INV10)로부터 출력되는 B 신호의 하강 천이 시간 (또는 풀다운 속도)이 점차적으로 길어진다 (또는 느려진다) (a<b<c=d). 이는 제 1 출력 신호 (OUT)의 로우-하이 천이가 느려지게 한다. 즉, 제 1 출력 신호 (OUT)의 로우 구간 (t5>t6>t7=t8)이 점차적으로 증가된다. 이와 반대로, 도 4에 도시된 바와 같이, 스택 인버터 (INV13)로부터 출력되는 D 신호의 상승 천이 시간 (또는 풀업 속도)이 점차적으로 길어진다 (또는 느려진다).이는 제 2 출력 신호 (OUTN)의 하이-로우 천이가 느려지게 한다. 즉, 제 2 출력 신호 (OUTN)의 하이 구간 (t5<t6<t7=t8)이 점차적으로 증가된다. 그리고, 스택 인버터 (INV13)로부터 출력되는 D 신호의 하강 천이 시간 (또는 풀다운 속도)이 점차적으로 짧아진다 (또는 빨라진다). 이는 제 2 출력 신호 (OUTN)의 로우-하이 천이가 빨라지게 한다. 즉, 제 2 출력 신호 (OUTN)의 로우 구간 (t1>t2>t3=t4)이 점차적으로 감소한다.

결론적으로, 입력 신호 (IN)의 듀티 사이클이 50%의 듀티 사이클로부터 벗어나더라도, 출력 신호들 (OUT, OUTN)의 듀티 사이클은 듀티 보정 회로 (110)를 통해 거의 50%의 듀티 사이클로 수렴하게 된다.

도 5a 및 도 5b는 도 2에 도시된 위상 분주 회로의 PVT 변화에 따른 듀티 사이클 및 스큐 변화를 보여주는 도면들이다. 도 5a 및 도 5b에서, "ff", "tt", "ss", "fs", 그리고 "sf"는 다른 공정 조건들을 각각 나타내는 것이다. 즉, "ff"는 고속 NMOS 트랜지스터(fast NMOS transistor)와 고속 PMOS 트랜지스터의 공정 조건을 의미하며, "tt"는 표준 NMOS 트랜지스터(typical NMOS transistor)와 표준 PMOS 트랜지스터의 공정 조건을 의미한다. "ss"는 저속 NMOS 트랜지스터(slow NMOS transistor)와 저속 PMOS 트랜지스터의 공정 조건을 나타내고, "fs"는 고속 NMOS 트랜지스터와 저속 PMOS 트랜지스터의 공정 조건을 나타낸다. "sf"는 저속 NMOS 트랜지스터와 고속 PMOS 트랜지스터의 공정 조건을 나타낸다. "Vdd_max"는 약 2.626V이고, "Vdd_nom"은 약 2.5V이고, "Vdd_min"은 약 2.25V이다. "temp_min"은 0°를 나타내고, "temp_nom"는 약 55°를 나타내며, "temp_max"는 약 110°를 나타낸다.

도 5a에서, "OUT/OUTN_duty"는 각 출력 신호의 듀티 사이클을 나타낸다. 도 5a에서 알 수 있듯이, 본 발명에 따른 위상 분주 회로의 출력 신호들은 종래 기술에 따른 위상 분주 회로의 출력 신호들과 비교하여 볼 때 각 PVT 조건에서 향상된 듀티 사이클을 갖는다. 본 발명의 경우, 듀티 사이클의 변화는 약 50% 이상 감소된다. 특히, 듀티 변화가 심한 비대칭 공정(예를 들면, 고속 PMOS 트랜지스터와 저속 NMOS 트랜지스터의 경우 또는 저속 PMOS 트랜지스터와 고속 NMOS 트랜지스터의 경우)의 경우, 본 발명에 따른 위상 분주 회로는 매우 효율적으로 듀티 사이클을 제어하게 된다. 게다가, 위상 분주 회로의 출력 신호들을 전송하기 위한 신호 라인이 길어짐에 따라 PVT 노이즈에 의하여 듀티 변화를 제어하기 어려운 경우, 더욱 효율적으로 듀티 사이클이 제어될 수 있다.

도 5b에서, "f_skew"는 출력 신호들 간의 하강 스큐(falling skew)를 나타내고, "r_skew"는 출력 신호들 간의 상승 스큐(rising skew)를 나타낸다. 도 5b에서 알 수 있듯이, 본 발명에 따른 위상 분주 회로의 경우, 출력 신호들 간의 스큐는 종래 기술과 비교하여 볼 때 50% 이상 감소된다. 게다가, 본 발명에 따른 위상 분주 회로의 경우, 다양한 PVT 조건에서 50% 이상 균일하게 감소된다. 이러한 특성은 출력 신호를 전송하기 위한 신호 라인이 길거나 짧은 경우 스큐가 효율적으로 제어됨을 나타낸다. 여기서, 본 발명에 따른 듀티 보정 회로 (110)가 스큐 보정 회로로서 사용될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.

도 6은 출력 신호의 듀티 사이클이 변화될 때 출력 신호의 듀티 사이클이 조정되는 과정을 설명하기 위한 동작 타이밍도이다. 입력 신호 (IN)의 듀티 사이클은50%의 듀티 사이클을 유지하는 반면에, 출력 신호들 (OUT, OUTN)의 듀티 사이클이 PVT 변화 또는 신호 라인의 기생 부하에 따라 50%의 듀티 사이클을 벗어날 수 있다. 이러한 문제 역시 입력 신호 (IN)의 듀티 사이클이 보정되는 것과 실질적으로 동일하게 해결될 것이다. 듀티 보정 회로 (110)의 제어 노드들 (A, E)의 전위들이 도 4의 그것과 동일한 방식으로 변화됨을 도 6에서 알 수 있다. 이는 입력 신호의 듀티 사이클이 변화되거나 출력 신호의 듀티 사이클이 변화될 때 동일한 과정을 통해 듀티 보정 동작이 수행됨을 의미한다. 그러므로, 출력 신호의 듀티 사이클이 보정되는 동작은 설명의 중복을 피하기 위해 생략될 것이다.

도 7 내지 도 9는 도 2에 도시된 위상 분주 회로의 변형예를 보여주는 회로도이다. 도 7 내지 도 9에 있어서, 도 2의 구성 요소들과 동일한 기능을 수행하는 구성 요소들은 동일한 참조 번호들로 표기될 것이다.

먼저 도 7을 참조하면, 위상 분주 회로 (100)는 제 2 출력 신호 (OUTN)에 응답하여 스택 인버터들 (INV10, INV13)을 제어하는 듀티 보정 회로 (110)를 포함한다. 도 7에 도시된 듀티 보정 회로 (110)는 단지 하나의 출력 신호를 이용하여 듀티 보정 동작을 수행한다는 점이 도 2와 다른점이다. 그러므로, 풀업 트랜지스터 (MP14)는 제 1 출력 신호 (OUT) 대신에 인버터 (INV15)의 출력 신호 (즉, 반전 버젼(inverted version)제 2 출력 신호(OUTN))에 의해서 제어된다. 이러한 점을 제외하면, 도 7에 도시된 위상 분주 회로는 도 2에 도시된 위상 분주 회로와 동일하게 동작하며, 그것에 대한 설명은 그러므로 생략될 것이다.

제 1 및 제 2 출력 신호들 (OUT, OUTN)을 모두 사용하는 대신에 하나의 출력신호를 사용하는 경우, 도 8에 도시된 바와 같이, 듀티 보정 회로 (110)는 제 1 출력 신호에 응답하여 듀티 보정 동작을 수행한다. 그러므로, 풀다운 트랜지스터 (MN14)는 제 1 출력 신호 (OUT)에 의해서 직접 제어된다. 이러한 점을 제외하면, 도 8에 도시된 위상 분주 회로는 도 2에 도시된 위상 분주 회로와 동일하게 동작하며, 그것에 대한 설명은 그러므로 생략될 것이다.

본 발명에 따른 듀티 보정 회로 (110)에 의해서 소모되는 전류를 줄이기 위해서, 도 9에 도시된 바와 같이, 제 1 제어 신호 (Vp)에 의해서 제어되는 PMOS 트랜지스터 (MP15)가 전원 전압 (VCC)과 PMOS 트랜지스터 (MP14) 사이에 추가되었다. 게다가, 제 2 제어 신호 (Vn)에 의해서 제어되는 NMOS 트랜지스터 (MN15)가 NMOS 트랜지스터 (MN14)과 접지 전압 (GND) 사이에 추가되었다. 제 1 및 제 2 제어 신호들 (Vp, Vn)은 상보적이며 선택적으로 활성화될 것이다. PMOS 및 NMOS 트랜지스터들 (MP15, MN15)을 사용하는 것은 위상 분주 회로 (100)가 사용되지 않을 때 생길 수 있는 듀티 보정 회로 (110)의 전류 소모를 줄이기 위함이다. 이러한 점을 제외하면, 도 9에 도시된 위상 분주 회로는 도 2에 도시된 위상 분주 회로와 동일하게 동작하며, 그것에 대한 설명은 그러므로 생략될 것이다.

도 10은 본 발명의 제 2 실시예에 따른 위상 분주 회로를 보여주는 회로도이다. 도 10을 참조하면, 본 발명의 위상 분주 회로 (200)는 제 1 신호 전달 경로, 제 2 신호 전달 경로, 그리고 듀티 조정 회로 (210)를 포함한다. 제 1 신호 전달 경로는 입력 신호 (IN)를 받아들여 제 1 출력 신호 (OUT)를 출력하고, 제 2 신호 전달 경로는 입력 신호 (IN)를 받아들여 제 2 출력 신호 (OUTN)를 출력한다. 제 1신호 전달 경로는 입력 신호 (IN)와 제 1 출력 신호 (OUT) 사이에 직렬 연결되는 인버터들 (INV20, INV21)을 포함하고, 제 2 신호 전달 경로는 입력 신호 (IN)와 제 2 출력 신호 (OUTN) 사이에 직렬 연결되는 인버터들 (INV22, INV23, INV24)을 포함한다.

본 발명의 제 2 실시예에 있어서, 제 1 신호 전달 경로의 인버터 (INV20)는 스택 인버터(stack inverter)로 구성되고 제 1 신호 전달 경로의 인버터 (INV21)는 잘 알려진 방식으로 연결된 PMOS 트랜지스터와 NMOS 트랜지스터로 구성될 것이다. 인버터 (INV20)는 2개의 풀업 트랜지스터들 또는 PMOS 트랜지스터들 (MP20, MP21)과 2개의 풀다운 트랜지스터들 또는 NMOS 트랜지스터들 (MN20, MN21)로 구성된다. PMOS 트랜지스터들 (MP20, MP21)은 전원 전압 (VCC)과 출력 단자 (B) 사이에 직렬 연결되고, NMOS 트랜지스터들 (MN20, MN21)은 출력 단자 (B)와 접지 전압 (GND) 사이에 직렬 연결된다. PMOS 및 NMOS 트랜지스터들 (MP20, MN21)은 듀티 조정 회로 (210)의 제어 노드 (A)에 공통으로 연결되고, PMOS 및 NMOS 트랜지스터들 (MP21, MN20)은 입력 신호 (IN)를 공통으로 받아들이도록 연결되어 있다. 제 2 신호 전달 경로의 인버터 (INV22)는 스택 인버터로 구성되고 제 2 신호 전달 경로의 인버터들 (INV23, INV24) 각각은 잘 알려진 방식으로 연결된 PMOS 트랜지스터와 NMOS 트랜지스터로 구성될 것이다. 인버터 (INV22)는 2개의 풀업 트랜지스터들 또는 PMOS 트랜지스터들 (MP22, MP23)과 2개의 풀다운 트랜지스터들 또는 NMOS 트랜지스터들 (MN22, MN23)로 구성된다. PMOS 트랜지스터들 (MP22, MP23)은 전원 전압 (VCC)과 출력 단자 (C) 사이에 직렬 연결되고, NMOS 트랜지스터들 (MN22, MN23)은 출력 단자 (C)와 접지 전압 (GND) 사이에 직렬 연결된다. PMOS 및 NMOS 트랜지스터들 (MP22, MN23)은 듀티 조정 회로 (210)의 제어 노드 (A)에 공통으로 연결되고, PMOS 및 NMOS 트랜지스터들 (MP23, MN22)은 입력 신호 (IN)를 공통으로 받아들이도록 연결되어 있다.

계속해서 도 10를 참조하면, 제 2 실시예에 따른 듀티 조정 회로 (210)는 제 1 및 제 2 출력 신호들 (OUT, OUTN)에 응답하여 제 1 및 제 2 신호 전달 경로들의 스택 인버터들 (INV20, INV22)의 풀업 및 풀다운 속도 (또는 상승 및 하강 기울기)를 제어한다. 본 발명의 경우, 입력 신호 (IN)의 듀티 사이클이 50% 듀티 사이클을 벗어날 때 그리고 출력 신호들 (OUT, OUTN)의 듀티 사이클이 50% 듀티 사이클을 벗어날 때, 출력 신호의 변화된 듀티 사이클은 50% 듀티 사이클이 되도록 듀티 조정 회로 (210)에 의해서 자동적으로 조절된다. 듀티 조정 회로 (210)는 풀업 또는 PMOS 트랜지스터 (MP24), 풀다운 또는 NMOS 트랜지스터 (MN24), 인버터 (INV25), 그리고 피드백 커패시터 (Cfb)를 포함한다. 풀업 트랜지스터 (MP24)는 전원 전압 (VCC)과 제어 노드 (A) 사이에 연결되며, 제 1 출력 신호 (OUT)에 의해서 제어된다. 풀다운 트랜지스터 (MN24)는 제어 노드 (A)와 접지 전압 (GND) 사이에 연결되며, 인버터 (INV25)를 통해 전달되는 제 2 출력 신호 (OUTN)에 의해서 제어된다. 피드백 커패시터 (Cfb)는 제어 노드 (A)와 접지 전압 (GND) 사이에 연결된다.

도 11은 입력 신호의 듀티 사이클이 변화될 때 출력 신호의 듀티 사이클이 조정되는 과정을 설명하기 위한 동작 타이밍도이다. 본 발명의 제 2 실시예에 따른 위상 분주 회로 (200)의 동작이 참조 도면들에 의거하여 이후 상세히 설명될 것이다.

본 발명에 따른 위상 분주 회로의 동작을 설명하기에 앞서, 기본적으로, 제어 노드의 전위가 이전에 비해서 상대적으로 낮아지면 풀업 동작은 상대적으로 빨라지고 풀다운 동작은 상대적으로 느려진다. 예를 들면, 제어 노드 (A)의 전위가 이전에 비해서 상대적으로 낮아지면, 스택 인버터들 (INV20, INV22) 각각의 풀업 속도 (또는 풀업 동작/상승 기울기)는 상대적으로 빨라지는 반면에 스택 인버터들 (INV20, INV22) 각각의 풀다운 속도 (또는 풀다운 동작/하강 기울기)는 상대적으로 느려진다. 이러한 기본적인 원리를 기초로 하여 위상 분주 회로의 동작이 이하 설명될 것이다.

먼저 50%의 듀티 사이클을 벗어난 입력 신호 (IN)가 위상 분주 회로 (200)에 인가되는 경우, 도 11에 도시된 바와 같이, 출력 신호들 (OUT, OUTN)의 듀티 사이클 역시 50%의 듀티 사이클에서 벗어나게 된다. 제 1 출력 신호 (OUT)가 로우 레벨이고 제 2 출력 신호 (OUTN)가 하이 레벨일 때, PMOS 트랜지스터 (MP24)는 턴 온되고 NMOS 트랜지스터 (MN24)는 턴 오프된다. PMOS 트랜지스터 (MP24)를 통해 공급되는 전하들은 피드백 커패시터 (Cfb)에 충전된다. 그 다음에, 제 1 출력 신호 (OUT)가 하이 레벨이고 제 2 출력 신호 (OUTN)가 로우 레벨일 때, PMOS 트랜지스터 (MP24)는 턴 오프되고 NMOS 트랜지스터 (MN14)는 턴 온된다. 이는 피드백 커패시터 (Cfb)에 축적된 전하들이 NMOS 트랜지스터 (MN24)를 통해 방전되게 한다. 즉, 제어 노드 (A)의 전위는, 도 11에 도시된 바와 같이, 점차적으로 낮아진다.

제어 노드 (A)의 전위가 상대적으로 낮아진 상태에서, 입력 신호 (IN)가 하이 레벨에서 로우 레벨로 천이할 때, 내부 노드들 (B, C) 각각에서의 로우-하이 천이는 상대적으로 빠르게 이루어진다. 즉, 스택 인버터들 (INV20, INV22)의 출력 신호들 (B, C) 각각의 상승 기울기 또는 풀업 속도는 상대적으로 빨라진다. 이는 인버터들 (INV21, INV23)의 트립점이 앞으로 당겨짐을 의미한다. 다시, 제 1 출력 신호 (OUT)가 로우 레벨이 되고 제 2 출력 신호 (OUTN)가 하이 레벨이 될 때, PMOS 트랜지스터 (MP24)는 턴 온되고 NMOS 트랜지스터 (MN24)는 턴 오프된다. 이는 PMOS 트랜지스터(MP24)를 통해 공급되는 전하들이 피드백 커패시터 (Cfb)에 축적되게 한다. 이때, 피드백 커패시터 (Cfb)에 축적되는 전하들의 양은 이전의 사이클에 비해서 적다. 제어 노드 (A)의 전위가 상대적으로 낮아진 상태에서, 입력 신호 (IN)가 로우 레벨에서 하이 레벨로 천이할 때, 내부 노드들 (B, C) 각각에서의 하이-로우 천이는 상대적으로 느리게 이루어진다. 즉, 스택 인버터들 (INV20, INV22)의 출력 신호들 (B, C) 각각의 상승 기울기 또는 풀업 속도는 상대적으로 느려진다. 이는 인버터들 (INV21, INV23)의 트립점이 뒤로 밀림을 의미한다.

앞서 설명된 과정이 반복적으로 수행됨에 따라, 스택 인버터들 (INV20, INV22)로부터 출력되는 B 및 C 신호들의 상승 천이 시간 (또는 풀업 속도)이, 도 11에 도시된 바와 같이, 점차적으로 짧아진다 (또는 빨라진다) (h>i>j=k). 이는 제 1 출력 신호 (OUT)의 하이-로우 천이가 빨라지게 그리고 제 2 출력 신호 (OUTN)의 로우-하이 천이가 빨라지게 한다. 즉, 제 1 출력 신호 (OUT)의 하이 구간과 제 2 출력 신호 (OUTN)의 로우 구간 (t1>t2>t3=t4)이 점차적으로 감소된다. 그리고, 스택 인버터들 (INV20, INV22)로부터 출력되는 B 및 C 신호들 각각의 하강 천이 시간(또는 풀다운 속도)이 점차적으로 길어진다 (또는 느려진다) (a<b<c=d). 이는 제 1 출력 신호 (OUT)의 로우-하이 천이가 느려지게 그리고 제 2 출력 신호 (OUTN)의 하이-로우 천이가 느려지게 한다. 즉, 제 1 출력 신호 (OUT)의 로우 구간과 제 2 출력 신호 (OUTN)의 하이 구간 (t5>t6>t7=t8)이 점차적으로 증가된다. 결론적으로, 입력 신호 (IN)의 듀티 사이클이 50%의 듀티 사이클로부터 벗어나더라도, 출력 신호들 (OUT, OUTN)의 듀티 사이클은 듀티 보정 회로 (210)를 통해 거의 50%의 듀티 사이클로 수렴하게 된다. 또한, 앞서 설명된 바와 같이, 출력 신호들 (OUT, OUTN) 간의 스큐가 감소될 것이다. 그러한 이유로, 본 발명에 따른 듀티 보정 회로 (210)가 스큐 보정 회로로서 사용될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.

도 12은 출력 신호의 듀티 사이클이 변화될 때 출력 신호의 듀티 사이클이 조정되는 과정을 설명하기 위한 동작 타이밍도이다. 입력 신호 (IN)의 듀티 사이클은 50%의 듀티 사이클을 유지하는 반면에, 출력 신호들 (OUT, OUTN)의 듀티 사이클이 PVT 변화 또는 신호 라인의 기생 부하에 따라 50%의 듀티 사이클을 벗어날 수 있다. 이러한 문제 역시 입력 신호 (IN)의 듀티 사이클이 보정되는 것과 실질적으로 동일하게 해결될 것이다. 듀티 보정 회로 (210)의 제어 노드 (A)의 전위가 도 11에 도시된 것과 동일한 방식으로 변화됨을 도 12에서 알 수 있다. 이는 입력 신호의 듀티 사이클이 변화되거나 출력 신호의 듀티 사이클이 변화될 때 동일한 과정을 통해 듀티 보정 동작이 수행됨을 의미한다. 그러므로, 출력 신호의 듀티 사이클이 보정되는 동작은 설명의 중복을 피하기 위해 생략될 것이다.

도 13 내지 도 15는 도 10에 도시된 위상 분주 회로의 변형예를 보여주는 회로도이다. 도 13 내지 도 15에 있어서, 제 1 및 제 2 신호 전달 경로들을 구성하는 구성 요소들은 도 10의 구성 요소들과 실질적으로 동일하기 때문에 동일한 참조 번호들로 표기될 것이다.

먼저 도 13을 참조하면, 위상 분주 회로 (200)는 제 2 출력 신호 (OUTN)에 응답하여 스택 인버터들 (INV20, INV22)을 제어하는 듀티 보정 회로 (210)를 포함한다. 도 13에 도시된 듀티 보정 회로 (210)는 단지 하나의 출력 신호를 이용하여 듀티 보정 동작을 수행한다는 점이 도 10과 다른점이다. 그러므로, 풀업 트랜지스터 (MP24)는 제 1 출력 신호 (OUT) 대신에 인버터 (INV25)의 출력 신호 (즉, 제 2 출력 신호(OUTN)의 반전 버젼)에 의해서 제어된다. 이러한 점을 제외하면, 도 13에 도시된 위상 분주 회로는 도 10에 도시된 위상 분주 회로와 동일하게 동작하며, 그것에 대한 설명은 그러므로 생략될 것이다.

제 1 및 제 2 출력 신호들 (OUT, OUTN)을 모두 사용하는 대신에 하나의 출력 신호를 사용하는 경우, 도 14에 도시된 바와 같이, 듀티 보정 회로 (210)는 제 1 출력 신호에 응답하여 듀티 보정 동작을 수행한다. 그러므로, 풀다운 트랜지스터 (MN24)는 제 1 출력 신호 (OUT)에 의해서 직접 제어된다. 이러한 점을 제외하면, 도 14에 도시된 위상 분주 회로는 도 10에 도시된 위상 분주 회로와 동일하게 동작하며, 그것에 대한 설명은 그러므로 생략될 것이다.

본 발명에 따른 듀티 보정 회로 (210)에 의해서 소모되는 전류를 줄이기 위해서, 도 15에 도시된 바와 같이, 제 1 제어 신호 (Vp)에 의해서 제어되는 PMOS 트랜지스터 (MP25)가 전원 전압 (VCC)과 PMOS 트랜지스터 (MP24) 사이에 추가되었다. 게다가, 제 2 제어 신호 (Vn)에 의해서 제어되는 NMOS 트랜지스터 (MN25)가 NMOS 트랜지스터 (MN24)과 접지 전압 (GND) 사이에 추가되었다. 제 1 및 제 2 제어 신호들 (Vp, Vn)은 상보적이며 선택적으로 활성화될 것이다. PMOS 및 NMOS 트랜지스터들 (MP25, MN25)을 사용하는 것은 위상 분주 회로 (200)가 사용되지 않을 때 생길 수 있는 듀티 보정 회로 (210)의 전류 소모를 줄이기 위함이다. 이러한 점을 제외하면, 도 15에 도시된 위상 분주 회로는 도 10에 도시된 위상 분주 회로와 동일하게 동작하며, 그것에 대한 설명은 그러므로 생략될 것이다.

이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.

상술한 바와 같이, 출력 신호들의 듀티 사이클 정보를 이용하여 신호 전달 경로의 풀업/풀다운 속도를 제어함으로써, 입력 신호의 듀티 사이클이 변화될 때 그리고 출력 신호들의 듀티 사이클이 변화될 때 출력 신호들의 변화된 듀티 사이클은 50%의 듀티 사이클로 자동적으로 조정된다. 게다가, 출력 신호들 간의 스큐 역시 최소화될 수 있다.

Claims

입력 신호를 받아들여 제 1 출력 신호를 출력하는 제 1 신호 전달 경로와;

상기 입력 신호를 받아들여 상기 제 1 출력 신호의 반전 위상을 갖는 제 2 출력 신호를 출력하는 제 2 신호 전달 경로와; 그리고

상기 제 1 및 제 2 출력 신호들에 응답하여 동작하는 듀티 보정 회로를 포함하며,

상기 듀티 보정 회로는, 상기 입력 신호의 듀티 사이클 또는 상기 제 1 및 제 2 출력 신호들 각각의 듀티 사이클이 1/2 듀티 사이클을 벗어날 때 상기 제 1 및 제 2 출력 신호들 각각이 1/2 듀티 사이클을 갖도록, 상기 제 1 및 제 2 출력 신호들에 응답하여 상반된 방향으로 상기 제 1 및 제 2 신호 전달 경로들의 풀업 및 풀다운 속도를 제어하는 위상 분주 회로.
제 1 항에 있어서,

상기 입력 신호는 클럭 신호와 데이터 신호 중 선택된 하나인 위상 분주 회로.
제 1 항에 있어서,

상기 제 1 신호 전달 경로는 상기 입력 신호와 상기 제 1 출력 신호 사이에 직렬 연결된 제 1 및 제 2 인버터들을 포함하고, 상기 제 2 신호 전달 경로는 상기입력 신호와 상기 제 2 출력 신호 사이에 직렬 연결된 제 3 내지 제 5 인버터들을 포함하는 위상 분주 회로.
제 3 항에 있어서,

상기 듀티 보정 회로는 상기 제 1 및 제 2 출력 신호들에 응답하여 제어 노드를 충전하거나 방전하며, 상기 제 1 인버터의 풀업 및 풀다운 속도는 상기 제어 노드의 전위에 따라 조정되고 상기 제 4 인버터의 풀업 및 풀다운 속도는 상기 제어 노드의 반전 위상에 따라 조정되는 위상 분주 회로.
제 3 항에 있어서,

상기 듀티 보정 회로는 상기 제어 노드의 전위가 이전에 비해 상대적으로 낮아질 때 상기 제 1 인버터의 풀업 속도를 증가 방향으로 그리고 상기 제 1 인버터의 풀다운 속도를 감소 방향으로 조정하며; 그리고 상기 듀티 보정 회로는 상기 제어 노드의 반전 전위가 이전에 비해서 상대적으로 증가할 때 상기 제 4 인버터의 풀업 속도를 감소 방향으로 그리고 상기 제 4 인버터의 풀다운 속도를 증가 방향으로 조정하는 위상 분주 회로.
제 5 항에 있어서,

상기 제 1 및 제 4 인버터들은 스택 인버터를 포함하고, 상기 스택 인버터는 상기 제어 노드의 전위에 의해서 제어되는 제 1 풀업 및 풀다운 트랜지스터들과 대응하는 인버터의 입력 신호에 의해서 제어되는 제 2 풀업 및 풀다운 트랜지스터들을 갖는 위상 분주 회로.
제 6 항에 있어서,

상기 제어 노드의 전위가 상대적으로 낮아지고 상기 입력 신호가 로우 레벨에서 하이 레벨로 천이할 때 상기 제 1 인버터로부터 출력되는 출력 신호의 하이-로우 천이는 상대적으로 느려지며; 그리고 상기 제어 노드의 전위가 상대적으로 낮아지고 상기 입력 신호가 하이 레벨에서 로우 레벨로 천이할 때 상기 제 1 인버터로부터 출력되는 출력 신호의 로우-하이 천이는 상대적으로 빨라지는 위상 분주 회로.
제 6 항에 있어서,

상기 제어 노드의 반전 전위가 상대적으로 증가하고 상기 입력 신호가 하이 레벨에서 로우 레벨로 천이할 때 상기 제 4 인버터로부터 출력되는 출력 신호의 로우-하이 천이는 상대적으로 느려지며; 그리고 상기 제어 노드의 반전 전위가 상대적으로 증가하고 상기 입력 신호가 로우 레벨에서 하이 레벨로 천이할 때 상기 제 4 인버터로부터 출력되는 출력 신호의 하이-로우 천이는 상대적으로 빨라지는 위상 분주 회로.
제 4 항에 있어서,

상기 듀티 보정 회로는

상기 제 1 출력 신호에 응답하여 상기 제어 노드를 충전하는 풀업 트랜지스터와;

상기 제 2 출력 신호의 반전 신호에 응답하여 상기 제어 노드를 방전하는 풀다운 트랜지스터와;

상기 제어 노드와 접지 전압 사이에 연결되는 피드백 커패시터와; 그리고

상기 제어 노드의 전위를 반전시켜 상기 제어 노드의 반전 전위를 출력하는 반전 회로를 포함하는 듀티 보정 회로.
제 4 항에 있어서,

상기 듀티 보정 회로는

전원 전압과 상기 제어 노드 사이에 직렬 연결되며, 상기 제 1 출력 신호와 제 1 제어 신호에 응답하여 상기 제어 노드를 충전하는 제 1 및 제 2 풀업 트랜지스터들과;

상기 제어 노드와 접지 전압 사이에 직렬 연결되며, 상기 제 2 출력 신호의 반전 신호와 제 2 제어 신호에 응답하여 상기 제어 노드를 방전하는 제 1 및 제 2 풀다운 트랜지스터들과;

상기 제어 노드와 접지 전압 사이에 연결되는 피드백 커패시터와; 그리고

상기 제어 노드의 전위를 반전시켜 상기 제어 노드의 반전 전위를 출력하는 반전 회로를 포함하는 듀티 보정 회로.
제 3 항에 있어서,

상기 듀티 보정 회로는 상기 제 1 및 제 2 출력 신호들에 응답하여 제어 노드를 충전하거나 방전하며, 상기 제 1 및 제 3 인버터들 각각의 풀업 및 풀다운 속도는 상기 제어 노드의 전위에 따라 조정되는 위상 분주 회로.
제 11 항에 있어서,

상기 듀티 보정 회로는 상기 제어 노드의 전위가 이전에 비해 상대적으로 낮아질 때 상기 제 1 및 제 3 인버터들 각각의 풀업 속도를 증가 방향으로 그리고 상기 제 1 및 제 3 인버터들 각각의 풀다운 속도를 감소 방향으로 조정하는 위상 분주 회로.
제 11 항에 있어서,

상기 제 1 및 제 3 인버터들은 스택 인버터를 포함하고, 상기 스택 인버터는 상기 제어 노드의 전위에 의해서 제어되는 제 1 풀업 및 풀다운 트랜지스터들과 대응하는 인버터의 입력 신호에 의해서 제어되는 제 2 풀업 및 풀다운 트랜지스터들을 갖는 위상 분주 회로.
제 13 항에 있어서,

상기 제어 노드의 전위가 상대적으로 낮아지고 상기 입력 신호가 로우 레벨에서 하이 레벨로 천이할 때 상기 제 1 및 제 3 인버터들로부터 각각 출력되는 출력 신호의 하이-로우 천이는 상대적으로 느려지며; 그리고 상기 제어 노드의 전위가 상대적으로 낮아지고 상기 입력 신호가 하이 레벨에서 로우 레벨로 천이할 때 상기 제 1 및 제 3 인버터들로부터 각각 출력되는 출력 신호의 로우-하이 천이는 상대적으로 빨라지는 위상 분주 회로.
제 11 항에 있어서,

상기 듀티 보정 회로는

상기 제 1 출력 신호에 응답하여 상기 제어 노드를 충전하는 풀업 트랜지스터와;

상기 제 2 출력 신호의 반전 신호에 응답하여 상기 제어 노드를 방전하는 풀다운 트랜지스터와; 그리고

상기 제어 노드와 접지 전압 사이에 연결되는 피드백 커패시터를 포함하는 듀티 보정 회로.
제 11 항에 있어서,

상기 듀티 보정 회로는

전원 전압과 상기 제어 노드 사이에 직렬 연결되며, 상기 제 1 출력 신호와 제 1 제어 신호에 응답하여 상기 제어 노드를 충전하는 제 1 및 제 2 풀업 트랜지스터들과;

상기 제어 노드와 접지 전압 사이에 직렬 연결되며, 상기 제 2 출력 신호의 반전 신호와 제 2 제어 신호에 응답하여 상기 제어 노드를 방전하는 제 1 및 제 2 풀다운 트랜지스터들과; 그리고

상기 제어 노드와 접지 전압 사이에 연결되는 피드백 커패시터를 포함하는 듀티 보정 회로.
입력 신호를 반전시키는 제 1 스택 인버터와;

상기 제 1 스택 인버터의 출력 신호를 반전시켜 제 1 출력 신호를 출력하는 제 1 인버터와;

상기 입력 신호를 반전시키는 제 2 인버터와;

상기 제 2 인버터의 출력 신호를 반전시키는 제 2 스택 인버터와;

상기 제 2 스택 인버터의 출력 신호를 반전시켜 제 2 출력 신호를 출력하는 제 3 인버터와; 그리고

상기 제 1 및 제 2 출력 신호들에 응답하여 상기 제 1 및 제 2 스택 인버터들을 제어하는 듀티 보정 회로를 포함하며,

상기 듀티 보정 회로는, 상기 입력 신호의 듀티 사이클 또는 상기 제 1 및 제 2 출력 신호들 각각의 듀티 사이클이 1/2 듀티 사이클을 벗어날 때 상기 제 1 및 제 2 출력 신호들 각각이 1/2 듀티 사이클을 갖도록, 상기 제 1 및 제 2 출력 신호들에 응답하여 상반되는 방향으로 상기 제 1 및 제 2 스택 인버터들의 풀업 및 풀다운 속도를 제어하는 위상 분주 회로.
제 17 항에 있어서,

상기 듀티 보정 회로는

상기 제 1 출력 신호에 응답하여 상기 제어 노드를 충전하는 풀업 트랜지스터와;

상기 제 2 출력 신호의 반전 신호에 응답하여 상기 제어 노드를 방전하는 풀다운 트랜지스터와;

상기 제어 노드와 접지 전압 사이에 연결되는 피드백 커패시터와; 그리고

상기 제어 노드의 전위를 반전시켜 상기 제어 노드의 반전 전위를 출력하는 반전 회로를 포함하는 듀티 보정 회로.
제 17 항에 있어서,

상기 듀티 보정 회로는

전원 전압과 상기 제어 노드 사이에 직렬 연결되며, 상기 제 1 출력 신호와 제 1 제어 신호에 응답하여 상기 제어 노드를 충전하는 제 1 및 제 2 풀업 트랜지스터들과;

상기 제어 노드와 접지 전압 사이에 직렬 연결되며, 상기 제 2 출력 신호의 반전 신호와 제 2 제어 신호에 응답하여 상기 제어 노드를 방전하는 제 1 및 제 2 풀다운 트랜지스터들과;

상기 제어 노드와 접지 전압 사이에 연결되는 피드백 커패시터와; 그리고

상기 제어 노드의 전위를 반전시켜 상기 제어 노드의 반전 전위를 출력하는 반전 회로를 포함하는 듀티 보정 회로.
입력 신호를 반전시키는 제 1 스택 인버터와;

상기 제 1 스택 인버터의 출력 신호를 반전시켜 제 1 출력 신호를 출력하는 제 1 인버터와;

상기 입력 신호를 반전시키는 제 2 스택 인버터와;

상기 제 2 스택 인버터의 출력 신호를 반전시키는 제 2 인버터와;

상기 제 2 인버터의 출력 신호를 반전시켜 제 2 출력 신호를 출력하는 제 3 인버터와; 그리고

상기 제 1 및 제 2 출력 신호들에 응답하여 상기 제 1 및 제 2 스택 인버터들을 제어하는 듀티 보정 회로를 포함하며,

상기 듀티 보정 회로는, 상기 입력 신호의 듀티 사이클 또는 상기 제 1 및 제 2 출력 신호들 각각의 듀티 사이클이 1/2 듀티 사이클을 벗어날 때 상기 제 1 및 제 2 출력 신호들 각각이 1/2 듀티 사이클을 갖도록, 상기 제 1 및 제 2 출력 신호들에 응답하여 상기 제 1 및 제 2 스택 인버터들의 풀업 및 풀다운 속도를 제어하는 위상 분주 회로.
제 20 항에 있어서,

상기 듀티 보정 회로는

상기 제 1 출력 신호에 응답하여 상기 제어 노드를 충전하는 풀업 트랜지스터와;

상기 제 2 출력 신호의 반전 신호에 응답하여 상기 제어 노드를 방전하는 풀다운 트랜지스터와; 그리고

상기 제어 노드와 접지 전압 사이에 연결되는 피드백 커패시터를 포함하는 듀티 보정 회로.
제 20 항에 있어서,

상기 듀티 보정 회로는

전원 전압과 상기 제어 노드 사이에 직렬 연결되며, 상기 제 1 출력 신호와 제 1 제어 신호에 응답하여 상기 제어 노드를 충전하는 제 1 및 제 2 풀업 트랜지스터들과;

상기 제어 노드와 접지 전압 사이에 직렬 연결되며, 상기 제 2 출력 신호의 반전 신호와 제 2 제어 신호에 응답하여 상기 제어 노드를 방전하는 제 1 및 제 2 풀다운 트랜지스터들과;

상기 제어 노드와 접지 전압 사이에 연결되는 피드백 커패시터를 포함하는 듀티 보정 회로.
입력 신호를 반전시키는 제 1 스택 인버터와;

상기 제 1 스택 인버터의 출력 신호를 반전시켜 제 1 출력 신호를 출력하는제 1 인버터와;

상기 입력 신호를 반전시키는 제 2 인버터와;

상기 제 2 인버터의 출력 신호를 반전시키는 제 2 스택 인버터와;

상기 제 2 스택 인버터의 출력 신호를 반전시켜 제 2 출력 신호를 출력하는 제 3 인버터와; 그리고

상기 제 1 및 제 2 출력 신호들 중 어느 하나에 응답하여 상기 제 1 및 제 2 스택 인버터들을 제어하는 듀티 보정 회로를 포함하며,

상기 듀티 보정 회로는, 상기 입력 신호의 듀티 사이클 또는 상기 제 1 및 제 2 출력 신호들 각각의 듀티 사이클이 1/2 듀티 사이클을 벗어날 때 상기 제 1 및 제 2 출력 신호들 각각이 1/2 듀티 사이클을 갖도록, 상기 제 1 및 제 2 출력 신호들에 응답하여 상반되는 방향으로 상기 제 1 및 제 2 스택 인버터들의 풀업 및 풀다운 속도를 제어하는 위상 분주 회로.
제 23 항에 있어서,

상기 듀티 보정 회로는

상기 제 1 출력 신호에 응답하여 상기 제어 노드를 충전하는 풀업 트랜지스터와;

상기 제 1 출력 신호에 응답하여 상기 제어 노드를 방전하는 풀다운 트랜지스터와;

상기 제어 노드와 접지 전압 사이에 연결되는 피드백 커패시터와; 그리고

상기 제어 노드의 전위를 반전시켜 상기 제어 노드의 반전 전위를 출력하는 반전 회로를 포함하는 듀티 보정 회로.
제 23 항에 있어서,

상기 듀티 보정 회로는

상기 제 2 출력 신호의 반전 신호에 응답하여 상기 제어 노드를 충전하는 풀업 트랜지스터와;

상기 제 2 출력 신호의 반전 신호에 응답하여 상기 제어 노드를 방전하는 풀다운 트랜지스터와;

상기 제어 노드와 접지 전압 사이에 연결되는 피드백 커패시터와; 그리고

상기 제어 노드의 전위를 반전시켜 상기 제어 노드의 반전 전위를 출력하는 반전 회로를 포함하는 듀티 보정 회로.
입력 신호를 반전시키는 제 1 스택 인버터와;

상기 제 1 스택 인버터의 출력 신호를 반전시켜 제 1 출력 신호를 출력하는 제 1 인버터와;

상기 입력 신호를 반전시키는 제 2 스택 인버터와;

상기 제 2 스택 인버터의 출력 신호를 반전시키는 제 2 인버터와;

상기 제 2 인버터의 출력 신호를 반전시켜 제 2 출력 신호를 출력하는 제 3 인버터와; 그리고

상기 제 1 및 제 2 출력 신호들 중 어느 하나에 응답하여 상기 제 1 및 제 2 스택 인버터들을 제어하는 듀티 보정 회로를 포함하며,

상기 듀티 보정 회로는, 상기 입력 신호의 듀티 사이클 또는 상기 제 1 및 제 2 출력 신호들 각각의 듀티 사이클이 1/2 듀티 사이클을 벗어날 때 상기 제 1 및 제 2 출력 신호들 각각이 1/2 듀티 사이클을 갖도록, 상기 제 1 및 제 2 출력 신호들에 응답하여 상기 제 1 및 제 2 스택 인버터들의 풀업 및 풀다운 속도를 제어하는 위상 분주 회로.
제 26 항에 있어서,

상기 듀티 보정 회로는

상기 제 1 출력 신호에 응답하여 상기 제어 노드를 충전하는 풀업 트랜지스터와;

상기 제 1 출력 신호의 반전 신호에 응답하여 상기 제어 노드를 방전하는 풀다운 트랜지스터와; 그리고

상기 제어 노드와 접지 전압 사이에 연결되는 피드백 커패시터를 포함하는 듀티 보정 회로.
제 26 항에 있어서,

상기 듀티 보정 회로는

상기 제 2 출력 신호의 반전 신호에 응답하여 상기 제어 노드를 충전하는 풀업 트랜지스터와;

상기 제 2 출력 신호의 반전 신호에 응답하여 상기 제어 노드를 방전하는 풀다운 트랜지스터와; 그리고

상기 제어 노드와 접지 전압 사이에 연결되는 피드백 커패시터를 포함하는 듀티 보정 회로.