JP3127456B2 - 半導体集積装置 - Google Patents
半導体集積装置Info
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- JP3127456B2 JP3127456B2 JP02232964A JP23296490A JP3127456B2 JP 3127456 B2 JP3127456 B2 JP 3127456B2 JP 02232964 A JP02232964 A JP 02232964A JP 23296490 A JP23296490 A JP 23296490A JP 3127456 B2 JP3127456 B2 JP 3127456B2
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- Japan
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- oscillation
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- Oscillators With Electromechanical Resonators (AREA)
- Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、水晶振動子・セラミック振動子を駆動する
発振回路やCR発振回路、PLLによる発振回路を内蔵した
高速で高精度な出力を有する半導体集積回路の設計手法
に関する。
発振回路やCR発振回路、PLLによる発振回路を内蔵した
高速で高精度な出力を有する半導体集積回路の設計手法
に関する。
［従来の技術］ 従来、水晶発振回路等を半導体集積装置上に形成する
場合、第２図に示す様な構成を取っていた。発振回路１
からの出力信号８はサイン波で、波形整形用インバータ
22、23を通った後の信号６は矩形波となり、分周回路４
または出力回路５へ接続されていた。そして発振回路の
安定性．半導体集積回路の高集積度のため相補型（CMOS
型）半導体集積回路が用いられ、インバータ22、23の反
転電圧は電源電圧VDDの1/2に設定されていた。
場合、第２図に示す様な構成を取っていた。発振回路１
からの出力信号８はサイン波で、波形整形用インバータ
22、23を通った後の信号６は矩形波となり、分周回路４
または出力回路５へ接続されていた。そして発振回路の
安定性．半導体集積回路の高集積度のため相補型（CMOS
型）半導体集積回路が用いられ、インバータ22、23の反
転電圧は電源電圧VDDの1/2に設定されていた。
［発明が解決しようとする課題］ しかしながら従来の回路構成は、急激な電源投入時に
出力回路などの他のデジタル系の比較的大きな駆動能力
を持つトランジスタによるスイッチングノイズが電源ラ
インや半導体基板を介して発振回路へ伝わる。すると正
常な水晶発振の立ち上がり動作を抑え、発振回路−＞波
形整形回路−＞出力回路−＞発振回路という帰還ループ
を前記スイッチングノイズが巡回し、本来の水晶が持つ
周波数とは異なる周波数で発振が継続してしまい誤動作
する現象（異常発振）がしばしばみられた。
出力回路などの他のデジタル系の比較的大きな駆動能力
を持つトランジスタによるスイッチングノイズが電源ラ
インや半導体基板を介して発振回路へ伝わる。すると正
常な水晶発振の立ち上がり動作を抑え、発振回路−＞波
形整形回路−＞出力回路−＞発振回路という帰還ループ
を前記スイッチングノイズが巡回し、本来の水晶が持つ
周波数とは異なる周波数で発振が継続してしまい誤動作
する現象（異常発振）がしばしばみられた。
この誤動作を防ぐには出力回路のトランジスタ能力を
絞ればよいが、高速動作が難しくなるという問題点を有
していた。
絞ればよいが、高速動作が難しくなるという問題点を有
していた。
本発明は高速動作を犠牲にせず対称性の良いパルスを
出力可能としながら、上記異常発振問題点を解決した発
振器を提供することを目的とする。
出力可能としながら、上記異常発振問題点を解決した発
振器を提供することを目的とする。
［課題を解決するための手段］ 本発明の半導体集積回路は、発振手段と、 前記発振手段から出力手段又は分周手段に至る経路の
間に挿入されるとともに、第一の電位を基準として、入
力された信号の位相を反転させた信号を出力する第一の
反転手段と、 前記第一の反転手段から前記出力手段又は前記分周手
段に至る経路の間に配置されるとともに、第二の電位を
基準として、入力された信号の位相を反転させた信号を
出力する第二の反転手段とを含み、 前記第一の電位及び前記第二の電位は、電源電圧VDD
の1/2よりも高電位側もしくは低電位側に設定されてな
ることを特徴とする。
間に挿入されるとともに、第一の電位を基準として、入
力された信号の位相を反転させた信号を出力する第一の
反転手段と、 前記第一の反転手段から前記出力手段又は前記分周手
段に至る経路の間に配置されるとともに、第二の電位を
基準として、入力された信号の位相を反転させた信号を
出力する第二の反転手段とを含み、 前記第一の電位及び前記第二の電位は、電源電圧VDD
の1/2よりも高電位側もしくは低電位側に設定されてな
ることを特徴とする。
［作用］ 発振回路の反転電圧は、一般的に発振の起こし易さか
らDVV/2に設定されており、次段の第一反転素子の反転
電圧をVDD/2より高くまたは低く設定することにより、
電源投入時に起こる出力回路−＞発振回路−＞次段第一
反転素子−＞出力回路という帰還ループによる異常発振
モードを伝達しにくくすることができる。そしてその間
に水晶発振による発振起動が可能になる。
らDVV/2に設定されており、次段の第一反転素子の反転
電圧をVDD/2より高くまたは低く設定することにより、
電源投入時に起こる出力回路−＞発振回路−＞次段第一
反転素子−＞出力回路という帰還ループによる異常発振
モードを伝達しにくくすることができる。そしてその間
に水晶発振による発振起動が可能になる。
又第一反転素子の次段の第二反転素子の反転電圧を第
一反転素子の反転電圧と同程度に設定しておくことによ
り、波形対称性の悪くなった第一反転素子出力信号を再
びほぼ対称な波形に戻すことが可能で、発振器の最終出
力信号は波形対称性の良いパルスとなる。
一反転素子の反転電圧と同程度に設定しておくことによ
り、波形対称性の悪くなった第一反転素子出力信号を再
びほぼ対称な波形に戻すことが可能で、発振器の最終出
力信号は波形対称性の良いパルスとなる。
［実施例］ 本発明の実施例を図面を基に説明する。第１図は半導
体集積装置上に形成された本発明による水晶発振器の構
成図である。発振インバータ３の他にゲート側発振容量
11、ドレイン側発振容量12、帰還抵抗14を内蔵してお
り、ゲート電極15とドレイン側電極16に水晶振動子17を
外付けするだけで発振可能な実装面積の少ない高精度な
発振回路である。発振回路１の出力信号８は第一インバ
ータ２へ入力され、第一インバータ２の出力信号７は第
二インバータ３は入力されている。出力信号８はほぼサ
イン波であるが、第二インバータ３の出力信号６は矩形
波になっている。出力信号６は分周回路４または出力回
路５へ入力され発振器から出力信号18としてパルスとし
て出力される。
体集積装置上に形成された本発明による水晶発振器の構
成図である。発振インバータ３の他にゲート側発振容量
11、ドレイン側発振容量12、帰還抵抗14を内蔵してお
り、ゲート電極15とドレイン側電極16に水晶振動子17を
外付けするだけで発振可能な実装面積の少ない高精度な
発振回路である。発振回路１の出力信号８は第一インバ
ータ２へ入力され、第一インバータ２の出力信号７は第
二インバータ３は入力されている。出力信号８はほぼサ
イン波であるが、第二インバータ３の出力信号６は矩形
波になっている。出力信号６は分周回路４または出力回
路５へ入力され発振器から出力信号18としてパルスとし
て出力される。
通常、発振回路の反転電圧や出力回路内のインバータ
・NAND等基体素子はその反転電圧がほぼ電源電圧DVVの
半分（VDD/2）に設定されている。ところが本発明の発
振器ではインバータ２、３の反転電圧（＝ＶL2・ＶL3）
は次の様になっている。
・NAND等基体素子はその反転電圧がほぼ電源電圧DVVの
半分（VDD/2）に設定されている。ところが本発明の発
振器ではインバータ２、３の反転電圧（＝ＶL2・ＶL3）
は次の様になっている。
ＶL2＝（VDD/2）＋ΔＶL2 ＶL3＝（VDD/2）＋ΔＶL3 水晶発振周波数が10MHZ〜100MHZ帯になると出力回路
５はかなりの高速化が要求され出力トランジスタの能力
も非常に大きなものになってくる。
５はかなりの高速化が要求され出力トランジスタの能力
も非常に大きなものになってくる。
発振器出力信号18はHIGH時間（tH）とLOW時間（tL）
の等しいパルスが要求されその比（DUTY）は次の様に現
わされる。
の等しいパルスが要求されその比（DUTY）は次の様に現
わされる。
DUTY＝tH/（tH＋tL）［％］ このDUTYは発振器としての基本特性で50％が理想であ
る。
る。
出力dutyを50％に合わせるには、出力回路の中の最終
出力段Ｐ−chトランジスター（以下Trと略す）とＮ−ch
Trを別別に駆動する２つのプリドライバーを用意して、
各々のプリドライバーをオンするタイミングを遅延ライ
ンにより調節することにより最終出力信号のhigh、low
時間を微調する方法がよく使われる。しかし前述の様に
数10M HZ帯の高速動作が要求される出力回路になると、
上記のような遅延ラインによるduty調整は高速動作の際
ボトルネックになり好ましくない。そこで出力回路は、
高速動作を第一目標として設計される。
出力段Ｐ−chトランジスター（以下Trと略す）とＮ−ch
Trを別別に駆動する２つのプリドライバーを用意して、
各々のプリドライバーをオンするタイミングを遅延ライ
ンにより調節することにより最終出力信号のhigh、low
時間を微調する方法がよく使われる。しかし前述の様に
数10M HZ帯の高速動作が要求される出力回路になると、
上記のような遅延ラインによるduty調整は高速動作の際
ボトルネックになり好ましくない。そこで出力回路は、
高速動作を第一目標として設計される。
次に本発明の最も特徴となる第１図のインバータ２、
３について第３図を用いて説明する。
３について第３図を用いて説明する。
信号８は発振回路の出力信号でインバータ２へ入力さ
れる。信号７はインバータ２の出力信号でインバータ３
へ入力される。そして信号６はインバータ３の出力信号
で出力回路または分周回路へ接続される。Tr34、36はＮ
−chTrで双方共 トランジスタ能力 βｎ スレッシュホルド電圧 Vtn＝0.8vである。
れる。信号７はインバータ２の出力信号でインバータ３
へ入力される。そして信号６はインバータ３の出力信号
で出力回路または分周回路へ接続される。Tr34、36はＮ
−chTrで双方共 トランジスタ能力 βｎ スレッシュホルド電圧 Vtn＝0.8vである。
又Tr31、32、33、37、38、39はＰ−chTrで何れも トランジスタ能力 βｐ スレッシュホルド電圧 Vtp＝0.8v である。いまVDD＝5v、βｎ＝βｐ、Vtn＝Vtpとすると
インバータ２、３の反転電圧ＶL2,VL3は として となりインバータ２、３の反転電圧はVDD/2より0.46V上
にずれていることになる。
インバータ２、３の反転電圧ＶL2,VL3は として となりインバータ２、３の反転電圧はVDD/2より0.46V上
にずれていることになる。
第４図はインバータ２、３のタイミング図である。第
４図（ａ）は発振回路の出力信号８でほぼサイン波であ
る。インバータ２は反転電圧がVDD/2より0.46v上にずれ
ている為、その出力信号７は第４図（ｂ）の様にhighパ
ルス時間（tH）がlowパルス時間（tL）より長い。つま
りdutyは50％より大きい。この信号７がインバータ３へ
入力されると反転電圧がVDD/2より0.46v高い為、インバ
ータ３の出力信号６は第４図（ｃ）の様にdutyがほぼ50
％にもどる。そしてこの信号６が出力回路を通ると第４
図（ｄ）の様にduty50％で立ち上がり・立ち下がりの急
俊な理想的な出力信号18となる。
４図（ａ）は発振回路の出力信号８でほぼサイン波であ
る。インバータ２は反転電圧がVDD/2より0.46v上にずれ
ている為、その出力信号７は第４図（ｂ）の様にhighパ
ルス時間（tH）がlowパルス時間（tL）より長い。つま
りdutyは50％より大きい。この信号７がインバータ３へ
入力されると反転電圧がVDD/2より0.46v高い為、インバ
ータ３の出力信号６は第４図（ｃ）の様にdutyがほぼ50
％にもどる。そしてこの信号６が出力回路を通ると第４
図（ｄ）の様にduty50％で立ち上がり・立ち下がりの急
俊な理想的な出力信号18となる。
さらに発振回路の反転電圧はVDD/2であるのに対しイ
ンバータ２の反転電圧は0.46v差があるため、急峻な電
源投入時においても異常発振を防ぐことができる。
ンバータ２の反転電圧は0.46v差があるため、急峻な電
源投入時においても異常発振を防ぐことができる。
上述の例では、インバータ２・３の反転電圧をVDD/2
より上げたが、下げる方法でも効果は同じである。
より上げたが、下げる方法でも効果は同じである。
又インバータの反転電圧を調整する方法として上述の
Tr能力（β）を変える他に、スレッシュホールド電圧
（Vth）のバランスを変えても良い。
Tr能力（β）を変える他に、スレッシュホールド電圧
（Vth）のバランスを変えても良い。
反転電圧をずらしたインバータの回路上の配置方法に
ついて他の例をしめす。
ついて他の例をしめす。
第５図は発振回路１の次段インバータ２の反転電圧を
VDD/2よりΔＶL2だけ上げ、その次段のインバータ50の
反転電圧はVDD/2とし、インバータ２から2n段目（ｎ＝
１・２・・）の反転素子53の反転電圧をVDD/2よりΔＶL
3だけさげている。この方法でも異常発振を防ぐ点につ
いては効果がある。
VDD/2よりΔＶL2だけ上げ、その次段のインバータ50の
反転電圧はVDD/2とし、インバータ２から2n段目（ｎ＝
１・２・・）の反転素子53の反転電圧をVDD/2よりΔＶL
3だけさげている。この方法でも異常発振を防ぐ点につ
いては効果がある。
また第５図の例で、インバータ２の反転電圧をVDD/2
よりΔＶL2だけ下げ、反転素子53の反転電圧をVDD/2よ
りΔＶL3だけ上げてもよい。
よりΔＶL2だけ下げ、反転素子53の反転電圧をVDD/2よ
りΔＶL3だけ上げてもよい。
これまでの例では水晶発振回路について述べてきた
が、セラミック振動子を用いた発振回路でも全く同様に
適用できる。
が、セラミック振動子を用いた発振回路でも全く同様に
適用できる。
さらにCR発振回路やフェイズロックドループ（PLL）
による発振回路を半導体集積装置上に形成する場合にも
適用できる。
による発振回路を半導体集積装置上に形成する場合にも
適用できる。
［発明の効果］ 本発明は、少なくとも２つの反転手段を含み、反転の
基準となる第一の電位及び第二の電位は、電源電圧VDD
の1/2よりも高電位側もしくは低電位側に設定されてな
ることにより、電源投入時に出力回路から発振回路への
回り込みによる異常発振を防ぐと共に、出力信号パルス
のDUTYもほぼ50％に合わせることができる。
基準となる第一の電位及び第二の電位は、電源電圧VDD
の1/2よりも高電位側もしくは低電位側に設定されてな
ることにより、電源投入時に出力回路から発振回路への
回り込みによる異常発振を防ぐと共に、出力信号パルス
のDUTYもほぼ50％に合わせることができる。
これにより電源ノイズに強く高速動作に適した高精度
な発振器を実現できる。
な発振器を実現できる。
第１図は本発明による発振器の構成図で、第２図は従来
の発振器の構成図で、第３図は反転電圧をずらしたイン
バータ回路図で、第４図は反転電圧をずらしたインバー
タによるタイミング図で、第５図は反転電圧をずらした
インバータの他の配置例図である。
の発振器の構成図で、第３図は反転電圧をずらしたイン
バータ回路図で、第４図は反転電圧をずらしたインバー
タによるタイミング図で、第５図は反転電圧をずらした
インバータの他の配置例図である。
Claims (1)
- 【請求項１】発振手段と、 前記発振手段から出力手段又は分周手段に至る経路の間
に挿入されるとともに、第一の電位を基準として、入力
された信号の位相を反転させた信号を出力する第一の反
転手段と、 前記第一の反転手段から前記出力手段又は前記分周手段
に至る経路の間に配置されるとともに、第二の電位を基
準として、入力された信号の位相を反転させた信号を出
力する第二の反転手段とを含み、 前記第一の電位及び前記第二の電位は、電源電圧VDDの1
/2よりも高電位側もしくは低電位側に設定されてなるこ
とを特徴とする半導体集積装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02232964A JP3127456B2 (ja) | 1990-09-03 | 1990-09-03 | 半導体集積装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02232964A JP3127456B2 (ja) | 1990-09-03 | 1990-09-03 | 半導体集積装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04117706A JPH04117706A (ja) | 1992-04-17 |
| JP3127456B2 true JP3127456B2 (ja) | 2001-01-22 |
Family
ID=16947635
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02232964A Expired - Fee Related JP3127456B2 (ja) | 1990-09-03 | 1990-09-03 | 半導体集積装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3127456B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6587008B2 (en) | 2000-09-22 | 2003-07-01 | Kyocera Corporation | Piezoelectric oscillator and a method for manufacturing the same |
| JP2007104050A (ja) * | 2005-09-30 | 2007-04-19 | Mitsumi Electric Co Ltd | 発振回路 |
-
1990
- 1990-09-03 JP JP02232964A patent/JP3127456B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04117706A (ja) | 1992-04-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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|
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| LAPS | Cancellation because of no payment of annual fees |