JPH06188699A - 遅延回路 - Google Patents
遅延回路Info
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- JPH06188699A JPH06188699A JP4342819A JP34281992A JPH06188699A JP H06188699 A JPH06188699 A JP H06188699A JP 4342819 A JP4342819 A JP 4342819A JP 34281992 A JP34281992 A JP 34281992A JP H06188699 A JPH06188699 A JP H06188699A
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Abstract
(57)【要約】
【目的】 プロセス変動に対する遅延時間の変動を極力
抑えることができ、電圧制御発振器の構成要素とした場
合の周波数範囲の変動を抑制することのできる遅延回路
を得る。 【構成】 入力信号に対して出力信号を遅延させる第１
の回路（11，12，14）の信号出力点に第２の回路（15，
16）が接続される。そして、少なくとも一つのプロセス
変動に対して第１及び第２の回路のうちの一方は遅延時
間を長くし、他方は遅延時間を短くしてプロセス変動に
起因する遅延時間変動を抑制するようにしたものであ
る。
抑えることができ、電圧制御発振器の構成要素とした場
合の周波数範囲の変動を抑制することのできる遅延回路
を得る。 【構成】 入力信号に対して出力信号を遅延させる第１
の回路（11，12，14）の信号出力点に第２の回路（15，
16）が接続される。そして、少なくとも一つのプロセス
変動に対して第１及び第２の回路のうちの一方は遅延時
間を長くし、他方は遅延時間を短くしてプロセス変動に
起因する遅延時間変動を抑制するようにしたものであ
る。
Description
【０００１】
【産業上の利用分野】本発明は、電圧発振器の構成単位
とするのに好適な遅延回路に関する。
とするのに好適な遅延回路に関する。
【０００２】
【従来の技術】一般的な発振器は、図５に示すように、
奇数個の遅延回路10をリング状に接続した構成になって
おり、これをリングオシレータとも称している。この発
振器を構成する遅延回路10としては、ＰＭＯＳトランジ
スタ11及びＮＭＯＳトランジスタ12のゲートを入力信号
線21に共通接続すると共に、ドレインどうしを出力信号
線22に共通接続し、ＰＭＯＳトランジスタ11のソースを
高電位電源１に、ＮＭＯＳトランジスタ12のソースを低
電位電源２に接続したトランジスタ直列回路が用いられ
る。このトランジスタ直列回路は入力信号線21のレベル
と出力信号線22のレベルとが論理的に逆になることから
インバータとして知られている。かかる遅延回路10を用
いた発振器の周波数を可変にする場合は、その段数を調
節せざるを得ないが、調節幅が荒く、必ずしも所望の周
波数が得られないという欠点があった。
奇数個の遅延回路10をリング状に接続した構成になって
おり、これをリングオシレータとも称している。この発
振器を構成する遅延回路10としては、ＰＭＯＳトランジ
スタ11及びＮＭＯＳトランジスタ12のゲートを入力信号
線21に共通接続すると共に、ドレインどうしを出力信号
線22に共通接続し、ＰＭＯＳトランジスタ11のソースを
高電位電源１に、ＮＭＯＳトランジスタ12のソースを低
電位電源２に接続したトランジスタ直列回路が用いられ
る。このトランジスタ直列回路は入力信号線21のレベル
と出力信号線22のレベルとが論理的に逆になることから
インバータとして知られている。かかる遅延回路10を用
いた発振器の周波数を可変にする場合は、その段数を調
節せざるを得ないが、調節幅が荒く、必ずしも所望の周
波数が得られないという欠点があった。
【０００３】この発振周波数範囲を連続的に調節し得る
ものとして図６に示す遅延回路が用いられている。これ
は、インバータを構成するＰＭＯＳトランジスタ11のソ
ースと高電位電源１との間に、ＰＭＯＳトランジスタ13
を接続し、さらに、インバータを構成するＮＭＯＳトラ
ンジスタ12のソースと低電位電源２との間にＮＭＯＳト
ランジスタ14を接続すると共に、ＰＭＯＳトランジスタ
13のゲートを制御信号線23に、ＮＭＯＳトランジスタ14
のゲートを制御信号線24にそれぞれ接続した構成になっ
ている。
ものとして図６に示す遅延回路が用いられている。これ
は、インバータを構成するＰＭＯＳトランジスタ11のソ
ースと高電位電源１との間に、ＰＭＯＳトランジスタ13
を接続し、さらに、インバータを構成するＮＭＯＳトラ
ンジスタ12のソースと低電位電源２との間にＮＭＯＳト
ランジスタ14を接続すると共に、ＰＭＯＳトランジスタ
13のゲートを制御信号線23に、ＮＭＯＳトランジスタ14
のゲートを制御信号線24にそれぞれ接続した構成になっ
ている。
【０００４】この図６に示した遅延回路においては、制
御信号線23のレベルを変えても、あるいは、制御信号線
24のレベルを変えても、それぞれ入力信号信号に対する
出力信号の遅延時間を制御することができる。従って、
この遅延回路を用いることによって、発振周波数範囲を
連続的に変化させる事ができ、しかもその発振範囲の広
い電圧制御発振器を実現することができる。
御信号線23のレベルを変えても、あるいは、制御信号線
24のレベルを変えても、それぞれ入力信号信号に対する
出力信号の遅延時間を制御することができる。従って、
この遅延回路を用いることによって、発振周波数範囲を
連続的に変化させる事ができ、しかもその発振範囲の広
い電圧制御発振器を実現することができる。
【０００５】
【発明が解決しようとする課題】上述したように、遅延
時間の制御が可能な遅延回路を用いた電圧制御発振器に
あっては、その発振周波数を広く確保できるという利点
がある反面、トランジスタのしきい値やゲート長等が設
計値と一致しない場合、すなわち、プロセス変動が発生
した場合には発振周波数範囲が大きく変動してしまうと
いう問題があった。
時間の制御が可能な遅延回路を用いた電圧制御発振器に
あっては、その発振周波数を広く確保できるという利点
がある反面、トランジスタのしきい値やゲート長等が設
計値と一致しない場合、すなわち、プロセス変動が発生
した場合には発振周波数範囲が大きく変動してしまうと
いう問題があった。
【０００６】かかる発振周波数範囲の変動を克服するた
めに、遅延回路10の個数、すなわち、遅延段数の切換え
るか、あるいは、レプリカを作って実際に用いる回路に
フィードバックをかけるという方法があるが、遅延回路
の段数を切換える方法はこれを自動的に行うことが困難
であり、レプリカを用いる方法は回路の集積面積が２倍
も必要になる点で多大な犠牲を払わなければならなかっ
た。
めに、遅延回路10の個数、すなわち、遅延段数の切換え
るか、あるいは、レプリカを作って実際に用いる回路に
フィードバックをかけるという方法があるが、遅延回路
の段数を切換える方法はこれを自動的に行うことが困難
であり、レプリカを用いる方法は回路の集積面積が２倍
も必要になる点で多大な犠牲を払わなければならなかっ
た。
【０００７】本発明は上記の問題点を解決するためにな
されたもので、プロセス変動に対する遅延時間の変動を
極力抑えることができ、電圧制御発振器の構成要素とし
た場合の周波数範囲の変動を抑制することのできる遅延
回路を得ることを目的とする。
されたもので、プロセス変動に対する遅延時間の変動を
極力抑えることができ、電圧制御発振器の構成要素とし
た場合の周波数範囲の変動を抑制することのできる遅延
回路を得ることを目的とする。
【０００８】
【課題を解決するための手段】本発明は、入力信号に対
して出力信号を遅延させる第１の回路と、この第１の回
路の信号出力点に接続される第２の回路とを備え、少な
くとも一つのプロセス変動に対して第１及び第２の回路
のうちの一方は遅延時間を長くし、他方は遅延時間を短
くしてプロセス変動に起因する遅延時間変動を抑制する
ようにしたものである。
して出力信号を遅延させる第１の回路と、この第１の回
路の信号出力点に接続される第２の回路とを備え、少な
くとも一つのプロセス変動に対して第１及び第２の回路
のうちの一方は遅延時間を長くし、他方は遅延時間を短
くしてプロセス変動に起因する遅延時間変動を抑制する
ようにしたものである。
【０００９】
【作用】この発明においては、実際に時間遅延を生じさ
せる第１の回路が、プロセス変動によって遅延時間が長
くなろうとしたり、短くなろうとすると第２の回路がこ
れを抑制するので、プロセス変動に対する影響を除去し
得、しかも、周波数範囲の変動を抑制した電圧制御発振
器を構成することができる。
せる第１の回路が、プロセス変動によって遅延時間が長
くなろうとしたり、短くなろうとすると第２の回路がこ
れを抑制するので、プロセス変動に対する影響を除去し
得、しかも、周波数範囲の変動を抑制した電圧制御発振
器を構成することができる。
【００１０】
【実施例】以下、本発明を図面に示す実施例によって詳
細に説明する。図１はこの発明の一実施例の構成を示す
回路図であり、図中、図５と同一の符号を付したものは
それぞれ同一の要素を示している。これはインバータと
して知られるＰＭＯＳトランジスタ11及びＮＭＯＳトラ
ンジスタ12に、さらに、ＮＭＯＳトランジスタ14を直列
に接続した回路と、ＮＭＯＳトランジスタ15にコンデン
サ16を直列に接続した回路とで構成されている。
細に説明する。図１はこの発明の一実施例の構成を示す
回路図であり、図中、図５と同一の符号を付したものは
それぞれ同一の要素を示している。これはインバータと
して知られるＰＭＯＳトランジスタ11及びＮＭＯＳトラ
ンジスタ12に、さらに、ＮＭＯＳトランジスタ14を直列
に接続した回路と、ＮＭＯＳトランジスタ15にコンデン
サ16を直列に接続した回路とで構成されている。
【００１１】このうち、インバータを構成するＰＭＯＳ
トランジスタ11のソースは高電位電源１に接続され、同
じくインバータを構成するＮＭＯＳトランジスタ12のソ
ースにＮＭＯＳトランジスタ14のドレインが接続されて
おり、このＮＭＯＳトランジスタ14のソースが低電位電
源２に接続されている。また、ＮＭＯＳトランジスタ15
のドレインが出力信号線22に接続され、このＮＭＯＳト
ランジスタ15のソースにコンデンサ16の一端が接続され
ており、このコンデンサ16の他端が低電位電源２に接続
されている。さらに、ＮＭＯＳトランジスタ15のゲート
は高電位電源１に接続されている。
トランジスタ11のソースは高電位電源１に接続され、同
じくインバータを構成するＮＭＯＳトランジスタ12のソ
ースにＮＭＯＳトランジスタ14のドレインが接続されて
おり、このＮＭＯＳトランジスタ14のソースが低電位電
源２に接続されている。また、ＮＭＯＳトランジスタ15
のドレインが出力信号線22に接続され、このＮＭＯＳト
ランジスタ15のソースにコンデンサ16の一端が接続され
ており、このコンデンサ16の他端が低電位電源２に接続
されている。さらに、ＮＭＯＳトランジスタ15のゲート
は高電位電源１に接続されている。
【００１２】上記のように構成された本実施例の動作に
ついて以下に説明する。入力信号線21を通して入力され
た信号は、ＰＭＯＳトランジスタ11及びＮＭＯＳトラン
ジスタ12でなるインバータによって遅延せしめられ出力
信号線22を通して出力される。さらに、出力信号線22の
信号はＮＭＯＳトランジスタ15の抵抗分とコンデンサ16
の静電容量によっても遅延せしめられる。このうち、イ
ンバータにおける遅延時間は制御信号線24のレベルを制
御することによって調整される。
ついて以下に説明する。入力信号線21を通して入力され
た信号は、ＰＭＯＳトランジスタ11及びＮＭＯＳトラン
ジスタ12でなるインバータによって遅延せしめられ出力
信号線22を通して出力される。さらに、出力信号線22の
信号はＮＭＯＳトランジスタ15の抵抗分とコンデンサ16
の静電容量によっても遅延せしめられる。このうち、イ
ンバータにおける遅延時間は制御信号線24のレベルを制
御することによって調整される。
【００１３】ここで、プロセス変動として、トランジス
タのしきい値電圧が変動した場合について述べる。この
回路はＮＭＯＳトランジスタ14によって遅延時間制御を
しているので、ＮＭＯＳトランジスタのしきい値電圧が
低下したと仮定すれば、ＮＭＯＳトランジスタ14の電流
駆動能力は増加する。従って、ＰＭＯＳトランジスタ11
及びＮＭＯＳトランジスタ12でなるインバータの流入電
流が増加し、遅延時間は短くなる方向に向かう。一方、
ＮＭＯＳトランジスタのしきい値電圧が低下したとき、
ＮＭＯＳトランジスタ15の電流駆動能力も増加し、コン
デンサ16の静電容量の影響が大きくなる。すなわち、出
力信号線22から見たときこれに大きな静電容量が付加さ
れたようになり、遅延時間は増加する方向に向かう。反
対に、ＮＭＯＳトランジスタのしきい値電圧が上昇した
とすれば、上述したとは全く逆の現象が起こる。しかし
て、コンデンサ16の静電容量を適切に決めることによっ
て、その影響を相殺させることができる。
タのしきい値電圧が変動した場合について述べる。この
回路はＮＭＯＳトランジスタ14によって遅延時間制御を
しているので、ＮＭＯＳトランジスタのしきい値電圧が
低下したと仮定すれば、ＮＭＯＳトランジスタ14の電流
駆動能力は増加する。従って、ＰＭＯＳトランジスタ11
及びＮＭＯＳトランジスタ12でなるインバータの流入電
流が増加し、遅延時間は短くなる方向に向かう。一方、
ＮＭＯＳトランジスタのしきい値電圧が低下したとき、
ＮＭＯＳトランジスタ15の電流駆動能力も増加し、コン
デンサ16の静電容量の影響が大きくなる。すなわち、出
力信号線22から見たときこれに大きな静電容量が付加さ
れたようになり、遅延時間は増加する方向に向かう。反
対に、ＮＭＯＳトランジスタのしきい値電圧が上昇した
とすれば、上述したとは全く逆の現象が起こる。しかし
て、コンデンサ16の静電容量を適切に決めることによっ
て、その影響を相殺させることができる。
【００１４】次に、プロセス変動として、ゲート長が変
動した場合について述べる。上述したと同様にＮＭＯＳ
トランジスタのゲート長が短くなると、ＮＭＯＳトラン
ジスタ14の電流駆動能力が増加して、遅延時間は短くな
る方向に向かう。一方、ＮＭＯＳトランジスタ15の電流
駆動能力も増加し、コンデンサ16の静電容量の影響が大
きくなり、遅延時間は増加する方向に向かう。反対に、
ＮＭＯＳトランジスタのゲート長が長くなったとすれ
ば、上述したとは全く逆の現象が起こる。よって、ゲー
ト長の変動の影響を相殺させることができる。
動した場合について述べる。上述したと同様にＮＭＯＳ
トランジスタのゲート長が短くなると、ＮＭＯＳトラン
ジスタ14の電流駆動能力が増加して、遅延時間は短くな
る方向に向かう。一方、ＮＭＯＳトランジスタ15の電流
駆動能力も増加し、コンデンサ16の静電容量の影響が大
きくなり、遅延時間は増加する方向に向かう。反対に、
ＮＭＯＳトランジスタのゲート長が長くなったとすれ
ば、上述したとは全く逆の現象が起こる。よって、ゲー
ト長の変動の影響を相殺させることができる。
【００１５】因みに、図６に示した従来の遅延回路によ
って構成したリングオシレータと、図１に示した本実施
例に係る遅延回路を同じ段数だけ用いたリングオシレー
タとがそれぞれプロセス変動に対して最高発振周波数が
どのように変化するかを調べた結果を図２に示す。この
最高発振周波数のプロセスによる変動は、多くの場合、
電圧制御発振器のゲインにも影響を及ぼす深刻な問題で
もあった。この図２中のＴは、設計通りにトランジスタ
が出来上がった場合、Ｂは設計値よりゲート長が０．１
μｍ短く、かつ、しきい値電圧が０．１Ｖ浅くなった場
合を示し、Ｗは設計値よりゲート長が０．１μｍ長く、
かつ、しきい値電圧が０．１Ｖ深くなった場合を示して
いる。この図から明らかなように、従来の遅延回路を用
いた場合には、プロセス変動に対する最高発振周波数変
動が±２０％もあったのに対して、本実施例を用いた場
合にはプロセス変動に対して最高発振周波数変動を±１
０％程度に抑えることができている。
って構成したリングオシレータと、図１に示した本実施
例に係る遅延回路を同じ段数だけ用いたリングオシレー
タとがそれぞれプロセス変動に対して最高発振周波数が
どのように変化するかを調べた結果を図２に示す。この
最高発振周波数のプロセスによる変動は、多くの場合、
電圧制御発振器のゲインにも影響を及ぼす深刻な問題で
もあった。この図２中のＴは、設計通りにトランジスタ
が出来上がった場合、Ｂは設計値よりゲート長が０．１
μｍ短く、かつ、しきい値電圧が０．１Ｖ浅くなった場
合を示し、Ｗは設計値よりゲート長が０．１μｍ長く、
かつ、しきい値電圧が０．１Ｖ深くなった場合を示して
いる。この図から明らかなように、従来の遅延回路を用
いた場合には、プロセス変動に対する最高発振周波数変
動が±２０％もあったのに対して、本実施例を用いた場
合にはプロセス変動に対して最高発振周波数変動を±１
０％程度に抑えることができている。
【００１６】なお、上記実施例では、ＰＭＯＳトランジ
スタ11及びＮＭＯＳトランジスタ12でなるインバータか
ら見て、低電位電源２側にＮＭＯＳトランジスタを挿入
し、さらに、コンデンサ16に対してＮＭＯＳトランジス
タを直列接続したが、この代わりに、インバータから見
て高電位電源１側にＰＭＯＳトランジスタを挿入すると
共に、コンデンサ16にＰＭＯＳトランジスタを直列接続
し、この直列接続回路の一端を高電位電源１に、他端を
制御信号線24に接続することによって、ＰＭＯＳトラン
ジスタに対するプロセス変動の影響を抑制することがで
きる。
スタ11及びＮＭＯＳトランジスタ12でなるインバータか
ら見て、低電位電源２側にＮＭＯＳトランジスタを挿入
し、さらに、コンデンサ16に対してＮＭＯＳトランジス
タを直列接続したが、この代わりに、インバータから見
て高電位電源１側にＰＭＯＳトランジスタを挿入すると
共に、コンデンサ16にＰＭＯＳトランジスタを直列接続
し、この直列接続回路の一端を高電位電源１に、他端を
制御信号線24に接続することによって、ＰＭＯＳトラン
ジスタに対するプロセス変動の影響を抑制することがで
きる。
【００１７】図３は本発明の他の実施例の構成を示す回
路図である。図中、図１と同一符号を付したものはそれ
ぞれ同一の要素を示している。そして、図１中のＮＭＯ
Ｓトランジスタ14を除去してＮＭＯＳトランジスタ12の
ソースを直接低電位電源２に接続した点と、図１中のＮ
ＭＯＳトランジスタ15の代わりに、ＮＭＯＳトランジス
タ17及びＰＭＯＳトランジスタ18の並列回路を用いた点
が図１と構成を異にしている。この場合、ＮＭＯＳトラ
ンジスタ17及びＰＭＯＳトランジスタ18のドレインの相
互接続点が出力信号線22に接続され、ソースの相互接続
点がコンデンサ16の一端に接続されており、このコンデ
ンサ16の他端が低電位電源２に接続されている。また、
ＮＭＯＳトランジスタ17のゲートが高電位電源１に、Ｐ
ＭＯＳトランジスタ18のゲートが低電位電源２にそれぞ
れ接続されている。
路図である。図中、図１と同一符号を付したものはそれ
ぞれ同一の要素を示している。そして、図１中のＮＭＯ
Ｓトランジスタ14を除去してＮＭＯＳトランジスタ12の
ソースを直接低電位電源２に接続した点と、図１中のＮ
ＭＯＳトランジスタ15の代わりに、ＮＭＯＳトランジス
タ17及びＰＭＯＳトランジスタ18の並列回路を用いた点
が図１と構成を異にしている。この場合、ＮＭＯＳトラ
ンジスタ17及びＰＭＯＳトランジスタ18のドレインの相
互接続点が出力信号線22に接続され、ソースの相互接続
点がコンデンサ16の一端に接続されており、このコンデ
ンサ16の他端が低電位電源２に接続されている。また、
ＮＭＯＳトランジスタ17のゲートが高電位電源１に、Ｐ
ＭＯＳトランジスタ18のゲートが低電位電源２にそれぞ
れ接続されている。
【００１８】この図３においては、ＮＭＯＳトランジス
タのしきい値電圧が低下したり、あるいは、ゲート長が
短くなったりすると、インバータの流入電流が増加し、
遅延時間は短くなる方向に向かう。このとき、ＮＭＯＳ
トランジスタ17の電流駆動能力も増加し、コンデンサ16
の静電容量の影響が大きくなり、遅延時間は増加する方
向に向かう。一方、ＰＭＯＳトランジスタのしきい値電
圧が低下したり、あるいは、ゲート長さが短くなったり
すると、インバータの流入電流が減少し、遅延時間は長
くなる方向に向かう。このとき、ＮＭＯＳトランジスタ
17の電流駆動能力も低下し、コンデンサ16の静電容量の
影響が大きくなり、遅延時間は短くなる方向に向かう。
タのしきい値電圧が低下したり、あるいは、ゲート長が
短くなったりすると、インバータの流入電流が増加し、
遅延時間は短くなる方向に向かう。このとき、ＮＭＯＳ
トランジスタ17の電流駆動能力も増加し、コンデンサ16
の静電容量の影響が大きくなり、遅延時間は増加する方
向に向かう。一方、ＰＭＯＳトランジスタのしきい値電
圧が低下したり、あるいは、ゲート長さが短くなったり
すると、インバータの流入電流が減少し、遅延時間は長
くなる方向に向かう。このとき、ＮＭＯＳトランジスタ
17の電流駆動能力も低下し、コンデンサ16の静電容量の
影響が大きくなり、遅延時間は短くなる方向に向かう。
【００１９】よって、この実施例では、プロセス変動に
対するＮＭＯＳトランジスタ12の遅延時間変動分をＮＭ
ＯＳトランジスタ17で補償することができ、ＰＭＯＳト
ランジスタ11の遅延時間変動分をＰＭＯＳトランジスタ
18で補償することができている。
対するＮＭＯＳトランジスタ12の遅延時間変動分をＮＭ
ＯＳトランジスタ17で補償することができ、ＰＭＯＳト
ランジスタ11の遅延時間変動分をＰＭＯＳトランジスタ
18で補償することができている。
【００２０】図４は、従来の遅延回路によって構成した
リングオシレータと、図３に示した本実施例に係る遅延
回路を同じ段数だけ用いたリングオシレータとがそれぞ
れプロセス変動に対して最高発振周波数がどのように変
化するかを調べた結果を示している。この図４中のＴ
は、設計通りにトランジスタが出来上がった場合、Ｂは
設計値よりゲート長が０．１μｍ短く、かつ、しきい値
電圧が０．１Ｖ浅くなった場合を示し、Ｗは設計値より
ゲート長が０．１μｍ長く、かつ、しきい値電圧が０．
１Ｖ深くなった場合を示している。この図から明らかな
ように、従来の遅延回路を用いた場合には、プロセス変
動に対する最高発振周波数変動が、特に、Ｂに示した変
動に対して３０％弱もあったのに対して、本実施例を用
いた場合にはプロセス変動に対して最高発振周波数変動
を＋１０％以下に抑えることができている。
リングオシレータと、図３に示した本実施例に係る遅延
回路を同じ段数だけ用いたリングオシレータとがそれぞ
れプロセス変動に対して最高発振周波数がどのように変
化するかを調べた結果を示している。この図４中のＴ
は、設計通りにトランジスタが出来上がった場合、Ｂは
設計値よりゲート長が０．１μｍ短く、かつ、しきい値
電圧が０．１Ｖ浅くなった場合を示し、Ｗは設計値より
ゲート長が０．１μｍ長く、かつ、しきい値電圧が０．
１Ｖ深くなった場合を示している。この図から明らかな
ように、従来の遅延回路を用いた場合には、プロセス変
動に対する最高発振周波数変動が、特に、Ｂに示した変
動に対して３０％弱もあったのに対して、本実施例を用
いた場合にはプロセス変動に対して最高発振周波数変動
を＋１０％以下に抑えることができている。
【００２１】なお、上記実施例ではトランジスタ並列回
路にコンデンサ16を直列接続してなる回路の一端を出力
信号線22に、他端を低電位電源２に接続したが、この代
わりに、一端を高電位電源１に、他端を出力信号線22に
接続しても同様の結果が得られることは言うまでもな
い。
路にコンデンサ16を直列接続してなる回路の一端を出力
信号線22に、他端を低電位電源２に接続したが、この代
わりに、一端を高電位電源１に、他端を出力信号線22に
接続しても同様の結果が得られることは言うまでもな
い。
【００２２】
【発明の効果】以上の説明によって明らかなようにこの
発明によれば、プロセス変動に対する遅延時間の変動を
極力抑えることができ、電圧制御発振器の構成要素とし
た場合の周波数範囲の変動を抑制することができる。
発明によれば、プロセス変動に対する遅延時間の変動を
極力抑えることができ、電圧制御発振器の構成要素とし
た場合の周波数範囲の変動を抑制することができる。
【図１】本発明の一実施例の構成を示す回路図。
【図２】本発明の一実施例を用いたリングオシレータの
特性を、従来例と関連付けて示した線図。
特性を、従来例と関連付けて示した線図。
【図３】本発明の他の実施例の構成を示す回路図。
【図４】本発明の他の実施例を用いたリングオシレータ
の特性を、従来例と関連付けて示した線図。
の特性を、従来例と関連付けて示した線図。
【図５】従来の遅延回路の構成を示す回路図。
【図６】遅延回路を用いたリングオシレータの一般的な
構成を示す回路図。
構成を示す回路図。
１ 高電位電源 ２ 低電位電源 １０ 遅延回路 １１，１３，１８ ＰＭＯＳトランジスタ １２，１４，１５，１７ ＮＭＯＳトランジスタ １６ コンデンサ ２１ 入力信号線 ２２ 出力信号線 ２３，２４ 制御信号線
Claims (3)
- 【請求項１】入力信号に対して出力信号を遅延させる第
１の回路と、この第１の回路の信号出力点に接続される
第２の回路とを備え、少なくとも一つのプロセス変動に
対して前記第１及び第２の回路のうちの一方は遅延時間
を長くし、他方は遅延時間を短くして前記プロセス変動
に起因する遅延時間変動を抑制する遅延回路。 - 【請求項２】前記第１の回路は、第１のＰＭＯＳトラン
ジスタ及び第１のＮＭＯＳトランジスタのゲートを相互
に接続して信号入力点とし、ドレインを相互に接続して
信号出力点とするトランジスタ直列回路と、このトラン
ジスタ直列回路と直列にして高電位電源及び低電位電源
間に接続され、ゲートを制御信号入力点とする第２のＮ
ＭＯＳトランジスタ（又は第２のＰＭＯＳトランジス
タ）とを含ものであり、前記第２の回路は、第３のＮＭ
ＯＳトランジスタ（又は第３のＰＭＯＳトランジスタ）
とコンデンサとを直列接続したトランジスタ・コンデン
サ直列回路でなり、このトランジスタ・コンデンサ直列
回路の一端を前記信号出力点に接続し、他端を低電位電
源（又は高電位電源）に接続し、前記第３のＮＭＯＳト
ランジスタ（又は第３のＰＭＯＳトランジスタ）のゲー
トを高電位電源（又は低電位電源）に接続したものであ
る請求項１に記載の遅延回路。 - 【請求項３】前記第１の回路は、第１のＰＭＯＳトラン
ジスタ及び第１のＮＭＯＳトランジスタのゲートを相互
に接続して信号入力点とし、ドレインを相互に接続して
信号出力点とし、前記第１のＰＭＯＳトランジスタのソ
ースを高電位電源に、前記第１のＮＭＯＳトランジスタ
のソースを低電位電源に接続したトランジスタ直列回路
でなり、前記第２の回路は、第２のＰＭＯＳトランジス
タ及び第２のＮＭＯＳトランジスタのドレインどうしを
相互に接続すると共に、ソースどうしを相互に接続した
トランジスタ並列回路と、このトランジスタ並列回路と
直列にして前記信号出力点及び低電位電源（又は高電位
電源）に接続されたコンデンサとを含み、前記第２のＮ
ＭＯＳトランジスタのゲートを高電位電源に、前記第２
のＰＭＯＳトランジスタのゲートを低電位電源にそれぞ
れ接続したものである請求項１に記載の遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4342819A JPH06188699A (ja) | 1992-12-22 | 1992-12-22 | 遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4342819A JPH06188699A (ja) | 1992-12-22 | 1992-12-22 | 遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06188699A true JPH06188699A (ja) | 1994-07-08 |
Family
ID=18356736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4342819A Pending JPH06188699A (ja) | 1992-12-22 | 1992-12-22 | 遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06188699A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1990014737A1 (en) * | 1989-05-15 | 1990-11-29 | Alcatel Dial Face S.P.A. | Piezoceramic transducer for telephone instruments |
| US5986964A (en) * | 1998-11-02 | 1999-11-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device consistently operating a plurality of memory cell arrays distributed in arrangement |
| US6300813B1 (en) | 1998-10-07 | 2001-10-09 | Nec Corporation | Delay circuit |
| KR100684050B1 (ko) * | 1997-03-17 | 2007-07-06 | 소니 가부시끼 가이샤 | 지연회로및그것을이용한발진회로 |
-
1992
- 1992-12-22 JP JP4342819A patent/JPH06188699A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1990014737A1 (en) * | 1989-05-15 | 1990-11-29 | Alcatel Dial Face S.P.A. | Piezoceramic transducer for telephone instruments |
| KR100684050B1 (ko) * | 1997-03-17 | 2007-07-06 | 소니 가부시끼 가이샤 | 지연회로및그것을이용한발진회로 |
| US6300813B1 (en) | 1998-10-07 | 2001-10-09 | Nec Corporation | Delay circuit |
| US5986964A (en) * | 1998-11-02 | 1999-11-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device consistently operating a plurality of memory cell arrays distributed in arrangement |
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