JPH0648765B2 - 電子発振器 - Google Patents
電子発振器Info
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- JPH0648765B2 JPH0648765B2 JP63296384A JP29638488A JPH0648765B2 JP H0648765 B2 JPH0648765 B2 JP H0648765B2 JP 63296384 A JP63296384 A JP 63296384A JP 29638488 A JP29638488 A JP 29638488A JP H0648765 B2 JPH0648765 B2 JP H0648765B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
- H03B5/30—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator
- H03B5/32—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator being a piezoelectric resonator
- H03B5/36—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator being a piezoelectric resonator active element in amplifier being semiconductor device
- H03B5/366—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator being a piezoelectric resonator active element in amplifier being semiconductor device and comprising means for varying the frequency by a variable voltage or current
- H03B5/368—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator being a piezoelectric resonator active element in amplifier being semiconductor device and comprising means for varying the frequency by a variable voltage or current the means being voltage variable capacitance diodes
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- H—ELECTRICITY
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- H03B2200/006—Functional aspects of oscillators
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- Oscillators With Electromechanical Resonators (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、相補型電界効果トランジスタ（ＣＭＯＳ）を
使用した電子発振器に関する。
使用した電子発振器に関する。
［従来技術］ ディジタル通信は、正確なタイミングに依存しており、
高ビット速度ディジタル通信の時代においては、高速デ
ィジタル回路をタイミング処理する高周波発振器の必要
性が高まっている。更に、当業界における小型化への度
合が高まっていることから、金属酸化物半導体（ＭＯ
Ｓ）のような超大型集積回路を低コストで製造出来る小
型発振器の必要性が特に高まっている。
高ビット速度ディジタル通信の時代においては、高速デ
ィジタル回路をタイミング処理する高周波発振器の必要
性が高まっている。更に、当業界における小型化への度
合が高まっていることから、金属酸化物半導体（ＭＯ
Ｓ）のような超大型集積回路を低コストで製造出来る小
型発振器の必要性が特に高まっている。
通信回路を同期化状態に保つ所要の精度の発振器は、高
Ｑ共振器で制御可能であり、通常の発振器には、Ｌ−Ｃ
タンク回路、同調空洞，水晶結晶及びセラミック共振器
が含まれる。高Ｑ共振器を使用する電圧制御可能な発振
器が、１つの周波数を他の周波数に一致させる位相ロッ
ク・ループ内で使用される場合は、その周波数は相当の
範囲にわたって可変でなければならない。その要件の達
成は困難である。発振器が動作する最大周波数は、発振
器，トラトンジスタの利得により制限され、又、発振器
がパルスを受けることが出来る周波数範囲もその利得に
より制限される。ＭＯＳ製の半導体素子の利得は、例え
ば、同一寸法のバイポーラ素子のそれと比較して低い。
ＭＯＳ素子の幅と長さの割合を増加させて利得を増加さ
せようとすると、この素子のゲート・ソース間及びゲー
ト・ドレン間のキャパシタンスも増加してしまう。その
結果、発振器回路の負荷が増加する為、利得増加を相殺
し、最大動作周波数の増加とならない（通常、本体効果
と称される）。従って、本発明完成迄はＭＯＳ技術にお
ける小型発振器の周波数範囲は著しく制限されていた。
Ｑ共振器で制御可能であり、通常の発振器には、Ｌ−Ｃ
タンク回路、同調空洞，水晶結晶及びセラミック共振器
が含まれる。高Ｑ共振器を使用する電圧制御可能な発振
器が、１つの周波数を他の周波数に一致させる位相ロッ
ク・ループ内で使用される場合は、その周波数は相当の
範囲にわたって可変でなければならない。その要件の達
成は困難である。発振器が動作する最大周波数は、発振
器，トラトンジスタの利得により制限され、又、発振器
がパルスを受けることが出来る周波数範囲もその利得に
より制限される。ＭＯＳ製の半導体素子の利得は、例え
ば、同一寸法のバイポーラ素子のそれと比較して低い。
ＭＯＳ素子の幅と長さの割合を増加させて利得を増加さ
せようとすると、この素子のゲート・ソース間及びゲー
ト・ドレン間のキャパシタンスも増加してしまう。その
結果、発振器回路の負荷が増加する為、利得増加を相殺
し、最大動作周波数の増加とならない（通常、本体効果
と称される）。従って、本発明完成迄はＭＯＳ技術にお
ける小型発振器の周波数範囲は著しく制限されていた。
本発明の目的は、ＭＯＳ技術で製造可能で、周波数範囲
と高プル範囲を改善した小型電子発振器を提供すること
にある。
と高プル範囲を改善した小型電子発振器を提供すること
にある。
発振器がディジタル回路のタイミング用に使用される場
合は、５０％に近い衝撃係数（デューティサイクル）を
有する矩形波は、立上りパルス縁部又は降下パルス縁部
のいずれかによりトリガーされる回路動作に対し、必要
である。しかし、発振器がその最大周波数附近で動作す
る場合は、衝撃係数は、非対称になる傾向のある素子の
パラメータにより支配される。衝撃係数を５０％迄高め
る為、従来のフィートバック回路が使用可能であるが、
これは発振器周波数を著しく制限し、位相雑音の源にな
る。
合は、５０％に近い衝撃係数（デューティサイクル）を
有する矩形波は、立上りパルス縁部又は降下パルス縁部
のいずれかによりトリガーされる回路動作に対し、必要
である。しかし、発振器がその最大周波数附近で動作す
る場合は、衝撃係数は、非対称になる傾向のある素子の
パラメータにより支配される。衝撃係数を５０％迄高め
る為、従来のフィートバック回路が使用可能であるが、
これは発振器周波数を著しく制限し、位相雑音の源にな
る。
本発明の別の目的は、最大発振周波数を制限せずに、衝
撃係数がほぼ５０％迄制御可能な高周波共振器制御発振
器を提供することにある。
撃係数がほぼ５０％迄制御可能な高周波共振器制御発振
器を提供することにある。
［発明の概要］ 本発明の電子発振器は、同一の相補型電界効果トランジ
スタ上に形成された、第２ＣＭＯＳ素子１６の出力から
第１ＣＭＯＳ素子１２の入力へフィードバックする逆の
導電性の個々のＣＭＯＳ素子を備えた２個の増幅段を含
む。第１ＣＭＯＳ素子１２の第１段は、低利得構成で低
入力キャパシタンスを与え、一方、第２ＣＭＯＳ素子１
６の第２段は、必要とされる利得を提供する。本発明に
おいては、第２ＣＭＯＳ素子の本体とソース電極とを接
続して、周波数制限をする本体効果を回避している。
スタ上に形成された、第２ＣＭＯＳ素子１６の出力から
第１ＣＭＯＳ素子１２の入力へフィードバックする逆の
導電性の個々のＣＭＯＳ素子を備えた２個の増幅段を含
む。第１ＣＭＯＳ素子１２の第１段は、低利得構成で低
入力キャパシタンスを与え、一方、第２ＣＭＯＳ素子１
６の第２段は、必要とされる利得を提供する。本発明に
おいては、第２ＣＭＯＳ素子の本体とソース電極とを接
続して、周波数制限をする本体効果を回避している。
更に、本発明においては、対称波形の発振を得るよう、
共振器ノード１８に接続された双方向電圧制限器３０に
より、ほぼ５０％の衝撃係数を周波数の減少なく、確保
出来る。
共振器ノード１８に接続された双方向電圧制限器３０に
より、ほぼ５０％の衝撃係数を周波数の減少なく、確保
出来る。
発振器１０の出力に接続された多種多様な論理の異なる
トリガー・レベルにより生ずる衝撃係数の変化に対する
補償は、バッファー増幅器へのバイアスを選択シフトす
ることにより可能である。
トリガー・レベルにより生ずる衝撃係数の変化に対する
補償は、バッファー増幅器へのバイアスを選択シフトす
ることにより可能である。
［発明の実施例］ 便宜上、第１図の発振器は３つの部分，即ち、発振部分
１０，電圧制限部分３０、増幅部分５０に分けて考える
ことが出来る。
１０，電圧制限部分３０、増幅部分５０に分けて考える
ことが出来る。
発振部分１０において、ＮチャンネルＣＭＯＳ素子１２
は、そのドレン電極が動作電圧ＶDDの第２電圧端子に接
続され、そのソース電極は、第１電流源１４を介して第
１電圧端子（アース）に接続されている。Ｎ−ＣＭＯＳ
素子１２のゲート電極は、共振器ノード１８に接続され
ている。ＰチャンネルＣＭＯＳ素子１６は、そのドレン
電極がアースに接続され、このソース電極が、第２電流
源２０を介して第２電圧端子ＶDDに接続されている。第
１フィードバック・キャパシタ２２は、Ｎ−ＣＭＯＳ素
子１２のゲートとＰ−ＣＭＯＳ素子１６のソース電極と
を接続し、第２フィードバック・キャパシタ２４は、Ｐ
−ＣＭＯＳ素子１６のソース電極をアースに接続する。
は、そのドレン電極が動作電圧ＶDDの第２電圧端子に接
続され、そのソース電極は、第１電流源１４を介して第
１電圧端子（アース）に接続されている。Ｎ−ＣＭＯＳ
素子１２のゲート電極は、共振器ノード１８に接続され
ている。ＰチャンネルＣＭＯＳ素子１６は、そのドレン
電極がアースに接続され、このソース電極が、第２電流
源２０を介して第２電圧端子ＶDDに接続されている。第
１フィードバック・キャパシタ２２は、Ｎ−ＣＭＯＳ素
子１２のゲートとＰ−ＣＭＯＳ素子１６のソース電極と
を接続し、第２フィードバック・キャパシタ２４は、Ｐ
−ＣＭＯＳ素子１６のソース電極をアースに接続する。
素子１２の本体は、アースに接続され、一方、素子１６
の本体は、ソース電極に接続される。発振部分の回路
は、更に、水晶共振器２６と，バラクター２８と、固定
コンデンサー２９の直列の組合せが共振器ノード１８と
アースとの間に接続されている。
の本体は、ソース電極に接続される。発振部分の回路
は、更に、水晶共振器２６と，バラクター２８と、固定
コンデンサー２９の直列の組合せが共振器ノード１８と
アースとの間に接続されている。
発振器は、フィードバックを有する増幅器と考えること
が出来る。発振部分１０の増幅器は、素子１２、１６を
含む２段階型増幅器である。キャパシタ２２、２４は、
発振を保持するため両段階で必要とされるフィードバッ
クを提供する。
が出来る。発振部分１０の増幅器は、素子１２、１６を
含む２段階型増幅器である。キャパシタ２２、２４は、
発振を保持するため両段階で必要とされるフィードバッ
クを提供する。
相補金属酸化物半導体（ＣＭＯＳ）構造においては、Ｐ
チャンネルとＮチャンネルの両方の絶縁ゲート・トラン
ジスタが、公知の方法により半導体基板内に形成され
る。基板の型とは逆のチャンネル型の素子に対しては素
子の本体が基板となる。例えば、その基板がＰ型シリコ
ンである場合はＮ型領域がその内部に形成されて各々Ｎ
チャンネル型素子のソースとドレンを提供する。こうし
た素子の本体はＰ型基板自体であり、これは一般に回路
のアースに接続されている。一方、基板のそれと同じチ
ャンネル型の素子に対しては逆の導電型の材料の領域即
ち『タブ』が基板内に形成されてその素子の本体とな
る。例えば、Ｐ型基板内に大領域のＮ型タブが形成さ
れ、そのＮ型タブ中に形成された小領域Ｐ型領域は、Ｐ
チャンネル型素子のソースとドレンになる。このタブは
通常、動作電圧源に接続される。基板をアースに接続
し、タブを動作電圧源に接続する通常の接続方法は、ソ
ース−本体間ダイオードを逆バイアスし、ゲートでソー
スードレン間インピーダンスを制御出来るような作用を
する。しかし、この接続方法は、素子の利得と発振器の
周波数を制限する本体効果として知られている他の影響
をもたらしてしまう。本発明はこの制限を取り除くもの
である。
チャンネルとＮチャンネルの両方の絶縁ゲート・トラン
ジスタが、公知の方法により半導体基板内に形成され
る。基板の型とは逆のチャンネル型の素子に対しては素
子の本体が基板となる。例えば、その基板がＰ型シリコ
ンである場合はＮ型領域がその内部に形成されて各々Ｎ
チャンネル型素子のソースとドレンを提供する。こうし
た素子の本体はＰ型基板自体であり、これは一般に回路
のアースに接続されている。一方、基板のそれと同じチ
ャンネル型の素子に対しては逆の導電型の材料の領域即
ち『タブ』が基板内に形成されてその素子の本体とな
る。例えば、Ｐ型基板内に大領域のＮ型タブが形成さ
れ、そのＮ型タブ中に形成された小領域Ｐ型領域は、Ｐ
チャンネル型素子のソースとドレンになる。このタブは
通常、動作電圧源に接続される。基板をアースに接続
し、タブを動作電圧源に接続する通常の接続方法は、ソ
ース−本体間ダイオードを逆バイアスし、ゲートでソー
スードレン間インピーダンスを制御出来るような作用を
する。しかし、この接続方法は、素子の利得と発振器の
周波数を制限する本体効果として知られている他の影響
をもたらしてしまう。本発明はこの制限を取り除くもの
である。
第１図に示す概略図、Ｐ型半導体材料の基板を示してい
るが、本発明はこれに限定されない。ＣＭＯＳ素子１２
の本体は、アースに接続されるが、素子１６の本体は本
発明によれば、ＶDDではなくソース電極に接続される。
るが、本発明はこれに限定されない。ＣＭＯＳ素子１２
の本体は、アースに接続されるが、素子１６の本体は本
発明によれば、ＶDDではなくソース電極に接続される。
又、本発明によれば、素子１２は、ソース・フォロアー
構成で、対応する小さい入力キャパシタンスに接続され
る。勿論、これは利得が極めて小さい。一方、素子１６
は、それに対応して利得が大きい比較的大型のＣＭＯＳ
素子になり得る。素子１６はタブ内で形成されるので、
その本体は図示の如くソースに接続可能である。これに
より、本体効果を減少させ、その対応する利得の減少を
抑える。
構成で、対応する小さい入力キャパシタンスに接続され
る。勿論、これは利得が極めて小さい。一方、素子１６
は、それに対応して利得が大きい比較的大型のＣＭＯＳ
素子になり得る。素子１６はタブ内で形成されるので、
その本体は図示の如くソースに接続可能である。これに
より、本体効果を減少させ、その対応する利得の減少を
抑える。
従って、発振部分１０の増幅器は、著しい本体効果を伴
わずに、素子１２からなる第１段階で形成される小さい
入力キャパシタンスと、素子１６からなる第２段階で形
成される大きな利得を備えている。これらは高周波動作
の要件である。本発明は、図示のコルピッツ発振器の変
形例に限定されず、他の発振器の型式の周波数範囲が同
じ回路構成を適用することで拡大可能である。勿論、素
子の寸法上の最適比率は製造工程により作り出される特
定の特性に依存している。本出願人は５：１（幅：長
さ）の比率が極めて充分に動作し、ほぼ８０MHzの最大
発振周波数を発生することを見出した。電流源１４及び
２０は、全体の増幅利得を最大にする目的から標準ＣＭ
ＯＳ方法により設計されている。
わずに、素子１２からなる第１段階で形成される小さい
入力キャパシタンスと、素子１６からなる第２段階で形
成される大きな利得を備えている。これらは高周波動作
の要件である。本発明は、図示のコルピッツ発振器の変
形例に限定されず、他の発振器の型式の周波数範囲が同
じ回路構成を適用することで拡大可能である。勿論、素
子の寸法上の最適比率は製造工程により作り出される特
定の特性に依存している。本出願人は５：１（幅：長
さ）の比率が極めて充分に動作し、ほぼ８０MHzの最大
発振周波数を発生することを見出した。電流源１４及び
２０は、全体の増幅利得を最大にする目的から標準ＣＭ
ＯＳ方法により設計されている。
先に述べた如く、第１図の実施態様は、電圧制御可能な
水晶発振器として示されているが、本発明はそれに限定
されない。バラクター制御回路は、バラクター容量を変
化させ、かくして位相ロックしたループの適用例に対し
周波数を変えるのに有用である。こうした典型的な回路
は、単位利得増幅器３１，３個の抵抗４１，４２、４３
を含む分圧器、基準電圧源４４を有する。増幅器３１
は、その入力端子４５に与えられる制御電圧をバッファ
するよう作用する。基準電圧源４４からの基準電圧及び
分圧器は、バラクター特性に従って、最大キャパシタン
ス・シフトに対してバラクター電圧をセットする。回路
内には直流電流が流れていないのでバラクター電圧は Ｖvar＝Ｒ41x（Ｖ44−Ｖ制御）／（Ｒ41＋Ｒ43） ここで、Ｖ制御は、端子４５の電圧であり、Ｖ44は、基
準電圧源４４の基準電圧である。他の方法により作成さ
れたバラクターでも、本発明を実施するのに充分であ
る。このバラクターは、ＣＭＯＳ内で製造可能であり、
そのため製造コストの節約と最適の小型化のため同一チ
ップ上に集積可能である。
水晶発振器として示されているが、本発明はそれに限定
されない。バラクター制御回路は、バラクター容量を変
化させ、かくして位相ロックしたループの適用例に対し
周波数を変えるのに有用である。こうした典型的な回路
は、単位利得増幅器３１，３個の抵抗４１，４２、４３
を含む分圧器、基準電圧源４４を有する。増幅器３１
は、その入力端子４５に与えられる制御電圧をバッファ
するよう作用する。基準電圧源４４からの基準電圧及び
分圧器は、バラクター特性に従って、最大キャパシタン
ス・シフトに対してバラクター電圧をセットする。回路
内には直流電流が流れていないのでバラクター電圧は Ｖvar＝Ｒ41x（Ｖ44−Ｖ制御）／（Ｒ41＋Ｒ43） ここで、Ｖ制御は、端子４５の電圧であり、Ｖ44は、基
準電圧源４４の基準電圧である。他の方法により作成さ
れたバラクターでも、本発明を実施するのに充分であ
る。このバラクターは、ＣＭＯＳ内で製造可能であり、
そのため製造コストの節約と最適の小型化のため同一チ
ップ上に集積可能である。
固定周波数動作が望ましい場合は、共振器２６は、ノー
ド１８とＶDD間またはノード１８とアース間のいずれか
に接続可能である。
ド１８とＶDD間またはノード１８とアース間のいずれか
に接続可能である。
通常、最大周波数で動作する共振器制御される発振器
は、矩形の波形を発生する。半導体素子はそのリニア領
域とカット・オフの間で駆動され、出力電圧は供給電圧
のほぼ全範囲にわたり揺動する。こうした動作は、一般
にディジタル回路タイミングの目的に対し不都合な非対
称的出力波形をもたらす。
は、矩形の波形を発生する。半導体素子はそのリニア領
域とカット・オフの間で駆動され、出力電圧は供給電圧
のほぼ全範囲にわたり揺動する。こうした動作は、一般
にディジタル回路タイミングの目的に対し不都合な非対
称的出力波形をもたらす。
本発明の他の特徴によれば、第１図の実施態様の電圧制
限部分３０は、素子１０、１６をその飽和領域に保つよ
う共振器ノード１８におけるブレを制限し、対称的波形
を生成する。
限部分３０は、素子１０、１６をその飽和領域に保つよ
う共振器ノード１８におけるブレを制限し、対称的波形
を生成する。
電圧制限部分３０においては、Ｎチャンネル素子３２の
ドレンーソースパスは、Ｐチャンネル素子３４のソース
ードレンパスと直列に接続されて、動作電圧ＶDDとアー
スとの間に配置される。素子３２、３４のソース電極は
共に、共振器ノード１８に接続される。ダイオード接続
されたＰチャンネル素子３６は、そのソース電極が電流
源３８を介して電圧源ＶDDに接続され、そのドレンとゲ
ート電極が、基準電圧源４０に接続され、その本体が、
電圧源ＶDDに接続される。素子３４のゲート電極は、基
準電圧源４０に接続され、素子３２のゲート電極は、電
流源３８に接続される。
ドレンーソースパスは、Ｐチャンネル素子３４のソース
ードレンパスと直列に接続されて、動作電圧ＶDDとアー
スとの間に配置される。素子３２、３４のソース電極は
共に、共振器ノード１８に接続される。ダイオード接続
されたＰチャンネル素子３６は、そのソース電極が電流
源３８を介して電圧源ＶDDに接続され、そのドレンとゲ
ート電極が、基準電圧源４０に接続され、その本体が、
電圧源ＶDDに接続される。素子３４のゲート電極は、基
準電圧源４０に接続され、素子３２のゲート電極は、電
流源３８に接続される。
次に、電圧制限部分３０の動作について以下に説明す
る。
る。
素子３４のゲート電極は、基準電圧源４０に接続され、
ソース電極は、共振器ノード１８に接続されているの
で、素子３４は、ノード１８の電圧が基準電圧４０を越
えるしきい値電圧以上である場合はいつでも導通状態に
ある。同様に、素子３２は、そのソース電極における電
圧がそのゲート電圧を下廻わるしきい値電圧以下である
場合はいつでも導通する。順方向バイアス・ダイオード
３６は、素子３２のしきい値電圧と等しい電圧にて動作
するので、素子３２はノード１８における電圧がほぼ基
準電圧４０以下の場合はいつでも導通する。共振器２６
は、小さい電流でも迅速にロードされるので、電圧制限
部分３０は、ノード１８における電圧を基準電圧の最低
値と基準電圧より大きいダイオードの最大電圧に制限す
る。これは、発振部分１０の両方の素子１２、１６が飽
和動作モードから離れるのを防止し、こうして波形にお
ける非連続性を防止し、波形の対称性と５０％の衝撃係
数を補償する。
ソース電極は、共振器ノード１８に接続されているの
で、素子３４は、ノード１８の電圧が基準電圧４０を越
えるしきい値電圧以上である場合はいつでも導通状態に
ある。同様に、素子３２は、そのソース電極における電
圧がそのゲート電圧を下廻わるしきい値電圧以下である
場合はいつでも導通する。順方向バイアス・ダイオード
３６は、素子３２のしきい値電圧と等しい電圧にて動作
するので、素子３２はノード１８における電圧がほぼ基
準電圧４０以下の場合はいつでも導通する。共振器２６
は、小さい電流でも迅速にロードされるので、電圧制限
部分３０は、ノード１８における電圧を基準電圧の最低
値と基準電圧より大きいダイオードの最大電圧に制限す
る。これは、発振部分１０の両方の素子１２、１６が飽
和動作モードから離れるのを防止し、こうして波形にお
ける非連続性を防止し、波形の対称性と５０％の衝撃係
数を補償する。
従って、基準電圧４０は、安定した導通点に素子３６を
バイアスするよう、ノード１８と電流源３８の静止電圧
をセットするよう選択される。
バイアスするよう、ノード１８と電流源３８の静止電圧
をセットするよう選択される。
発振器周波数をプルする目的でバラクターが使用される
場合は、基準電圧４０は公知の分圧方法によりバラクタ
ー制御電圧から得ることが出来る。低レベルＣＭＯＳ発
振器は、ロードがその動作に影響するのを防止するた
め、有用な出力信号とバッファリングをもたらすよう増
幅も必要とする。これらは第１図の実施態様の増幅部分
５０の主要機能である。しかし、部分５０の特別の設計
では波形の対称性を保存出来、従って、動作周波数を犠
牲にせずに衝撃係数も保持出来る。
場合は、基準電圧４０は公知の分圧方法によりバラクタ
ー制御電圧から得ることが出来る。低レベルＣＭＯＳ発
振器は、ロードがその動作に影響するのを防止するた
め、有用な出力信号とバッファリングをもたらすよう増
幅も必要とする。これらは第１図の実施態様の増幅部分
５０の主要機能である。しかし、部分５０の特別の設計
では波形の対称性を保存出来、従って、動作周波数を犠
牲にせずに衝撃係数も保持出来る。
増幅部分５０は、相補素子の多数の対を含み、各対のソ
ースードレンパスは、供給電圧ＶDDとアース間に直列に
接続され、反転増幅段を形成する。しかし、対称発振に
より発生される５０％の衝撃係数を保存するには、各段
に対する信号バイアス点は大略ＶDD／２で、しきい値電
圧は、各連続する段に対し殆んど一定でなければならな
い。発振部分１０の出力信号は、結合コンデンサ４９を
介して接続されるので、バイアスはダイオードとして接
続された第１対の相補素子５１、５２により最初にセッ
ト可能である。これらの素子は相補特性を生み出すよう
標準的なＭＯＳ方法に従って設計される。一定のしきい
値電圧を維持する目的から、相補素子、例えば、５３，
５４及び５５，５６の各連続する対は、各々素子５１、
５２と厳密に一致しなければならない。このマッチング
は、各対における素子に対し、素子の幅対長さの比率が
同じものを使用することにより達成される。
ースードレンパスは、供給電圧ＶDDとアース間に直列に
接続され、反転増幅段を形成する。しかし、対称発振に
より発生される５０％の衝撃係数を保存するには、各段
に対する信号バイアス点は大略ＶDD／２で、しきい値電
圧は、各連続する段に対し殆んど一定でなければならな
い。発振部分１０の出力信号は、結合コンデンサ４９を
介して接続されるので、バイアスはダイオードとして接
続された第１対の相補素子５１、５２により最初にセッ
ト可能である。これらの素子は相補特性を生み出すよう
標準的なＭＯＳ方法に従って設計される。一定のしきい
値電圧を維持する目的から、相補素子、例えば、５３，
５４及び５５，５６の各連続する対は、各々素子５１、
５２と厳密に一致しなければならない。このマッチング
は、各対における素子に対し、素子の幅対長さの比率が
同じものを使用することにより達成される。
即ち、素子５３の幅対長さの比が、素子５１の幅対長さ
の比の１０．６倍であれば、素子５４の幅対長さの比は
２乃至３％以内の誤差で素子５２の幅対長さの比の１
０．６倍でなければならない。同じことが各後続の段に
ついても言えるが、この比率は各段毎に異なってもよ
い。増幅段の個数は特定の適用例の必要にあうよう選択
出来る。更に、増幅器５０は発振部分１０の動作に影響
を与えずにタイミング信号をターン・オフ及びターン・
オフ出来るよう３状態出力バッファー５７に終端出来
る。
の比の１０．６倍であれば、素子５４の幅対長さの比は
２乃至３％以内の誤差で素子５２の幅対長さの比の１
０．６倍でなければならない。同じことが各後続の段に
ついても言えるが、この比率は各段毎に異なってもよ
い。増幅段の個数は特定の適用例の必要にあうよう選択
出来る。更に、増幅器５０は発振部分１０の動作に影響
を与えずにタイミング信号をターン・オフ及びターン・
オフ出来るよう３状態出力バッファー５７に終端出来
る。
本発明の付加的特徴として、バイアス変更回路７０を素
子５３、５４のゲートに接続し、ほぼ５０％の衝撃係数
タイミング波形を多様な論理型のロードに供給出来る。
対称的なタイミング信号がほぼ最大周波数にてロード内
に動作されると、その波形の立上り時間と、立下り時間
がサイクルの相当の部分を消費することになる。その結
果、第２図中の実線６０に類似した台形の波形となる。
ロードがＣＭＯＳ回路で発生すると、ロード回路トリガ
ー・レベルは曲型的には第２図のレベル６１に示される
毎如く大略ＶDD／２となる。このトリガー・レベルにお
いては波形６０の有効襲撃係数は実際約５０％である。
他方ロード回路がトランジスター・トランジスター論理
（ＴＴＬ）である場合は、そのトリガー・レベルは更に
低く、典型的には１．４ボルトである。このレベルは点
線６２で表わされている。ＴＴＬロードによる有効な衝
撃係数は５０％を越え、有用でないことが線６２と波形
６０の交差によりわかる。バイアス変更回路７０は、ス
イッチ可能な修正をもたらす。この回路７０は、ドレン
が共に接続され、ドレンーソース路がＶDDとアース間に
接続された第１の対の相補素子７１、７２を含む。一対
のＰチャンネル素子７３、７４のソースードレンパス
が、ＶDDと素子５３及び５４の間に直列に接続されてい
る。素子７４はダイオード接続されており、素子７３の
ゲートは、素子７１、７２のドレンに接続され、素子７
１、７２のゲートは、スイッチ７５を介してＶDD又はア
ースに接続される。
子５３、５４のゲートに接続し、ほぼ５０％の衝撃係数
タイミング波形を多様な論理型のロードに供給出来る。
対称的なタイミング信号がほぼ最大周波数にてロード内
に動作されると、その波形の立上り時間と、立下り時間
がサイクルの相当の部分を消費することになる。その結
果、第２図中の実線６０に類似した台形の波形となる。
ロードがＣＭＯＳ回路で発生すると、ロード回路トリガ
ー・レベルは曲型的には第２図のレベル６１に示される
毎如く大略ＶDD／２となる。このトリガー・レベルにお
いては波形６０の有効襲撃係数は実際約５０％である。
他方ロード回路がトランジスター・トランジスター論理
（ＴＴＬ）である場合は、そのトリガー・レベルは更に
低く、典型的には１．４ボルトである。このレベルは点
線６２で表わされている。ＴＴＬロードによる有効な衝
撃係数は５０％を越え、有用でないことが線６２と波形
６０の交差によりわかる。バイアス変更回路７０は、ス
イッチ可能な修正をもたらす。この回路７０は、ドレン
が共に接続され、ドレンーソース路がＶDDとアース間に
接続された第１の対の相補素子７１、７２を含む。一対
のＰチャンネル素子７３、７４のソースードレンパス
が、ＶDDと素子５３及び５４の間に直列に接続されてい
る。素子７４はダイオード接続されており、素子７３の
ゲートは、素子７１、７２のドレンに接続され、素子７
１、７２のゲートは、スイッチ７５を介してＶDD又はア
ースに接続される。
バイアス変更回路７０は以下の如く動作する。
スイッチ７５がアースに接続されると、素子７２はター
ン・オフし、素子７１がターン・オンする。この動作で
素子７３がターン・オフし、増幅部分５０のバイアシン
グが影響されない。波形６０は、ＣＭＯＳロードに対し
て理想的な有効な出力である。一方、スイッチ７５がＶ
DDに接続されると、素子７１がターン・オフし、素子７
２がターン・オンする。これにより素子７３がターン・
オンし、増幅部分５０の入力直流電圧が増加する。増幅
段とバッファー段の組合せを全体的に逆転させると、出
力波形は第２図の点線波形６３で示される。点線波形６
３と点線のしきい値レベル６３の交差は、５０％の衝撃
係数が、ＴＴＬロードに対し確立可能であることを示し
ている。バイアス変更回路７０は、発振器信号が依然相
当立上り時間と立下り時間も有する初期の増幅段階に接
続され、準矩形波形段階における衝撃係数は余り効果が
ない。
ン・オフし、素子７１がターン・オンする。この動作で
素子７３がターン・オフし、増幅部分５０のバイアシン
グが影響されない。波形６０は、ＣＭＯＳロードに対し
て理想的な有効な出力である。一方、スイッチ７５がＶ
DDに接続されると、素子７１がターン・オフし、素子７
２がターン・オンする。これにより素子７３がターン・
オンし、増幅部分５０の入力直流電圧が増加する。増幅
段とバッファー段の組合せを全体的に逆転させると、出
力波形は第２図の点線波形６３で示される。点線波形６
３と点線のしきい値レベル６３の交差は、５０％の衝撃
係数が、ＴＴＬロードに対し確立可能であることを示し
ている。バイアス変更回路７０は、発振器信号が依然相
当立上り時間と立下り時間も有する初期の増幅段階に接
続され、準矩形波形段階における衝撃係数は余り効果が
ない。
［発明の効果］ 以上述べた如く、本発明の電子発振回路は、Ｎ−ＣＭＯ
Ｓ１２とＰ−ＣＭＯＳ１６とを２段増幅器として形成
し、Ｐ−ＣＭＯＳ１６の本体をソース電極と接続するこ
とにより、本体効果を減少させて、高利得の高周波発振
が可能となる。
Ｓ１２とＰ−ＣＭＯＳ１６とを２段増幅器として形成
し、Ｐ−ＣＭＯＳ１６の本体をソース電極と接続するこ
とにより、本体効果を減少させて、高利得の高周波発振
が可能となる。
第１図はは本発明を具体化したＣＭＯＳ技術における電
圧制御可能な水晶発振器の概略図、 第２図は本発明の衝撃係数制御機構を説明する出力波形
図である。 １０……発振部分、 １２……ＮチャンネルＣＭＯＳ素子、 １６……ＰチャンネルＣＭＯＳ素子、 ２２……フィードバック・キャパシタ ３０……電圧制御部分、 ５０……増幅部分、 ７０……バイアス変更回路。
圧制御可能な水晶発振器の概略図、 第２図は本発明の衝撃係数制御機構を説明する出力波形
図である。 １０……発振部分、 １２……ＮチャンネルＣＭＯＳ素子、 １６……ＰチャンネルＣＭＯＳ素子、 ２２……フィードバック・キャパシタ ３０……電圧制御部分、 ５０……増幅部分、 ７０……バイアス変更回路。
Claims (7)
- 【請求項１】相補型電界効果トランジスタ対の一方とな
る第１導電型の第１ＣＭＯＳ素子（１２）と、 前記相補型電界効果トランジスタ対の他方となる第１導
電型とは異なる第２導電型の第２ＣＭＯＳ素子（１６）
と、 電子発振器の出力端となる前記第２ＣＭＯＳ素子のソー
ス電極と、電子発振器の入力端となる前記第１ＣＭＯＳ
素子のゲート電極との間に接続されるフィードバック手
段（２２）と からなる電子発振器において、 前記第１ＣＭＯＳ素子（１２）のソース電極は、前記第
２ＣＭＯＳ素子（１６）のゲート電極に接続され、 前記第２ＣＭＯＳ素子の本体は、電子発振器の出力端と
なるそれ自身のソース電極に接続されることを特徴とす
る電子発振器。 - 【請求項２】動作電圧源となる第１電圧端子（アース）
と第２電圧端子（ＶDD）と、 前記第１電圧端子に接続される第１電流源（１４）と、 前記第２電圧端子に接続される第２電流源（２０）と を有し、 前記第１ＣＭＯＳ素子（１２）のドレン電極が前記第２
電圧端子に、そのソース電極が前記第１電流源に、接続
され、 前記第２ＣＭＯＳ素子（１６）のドレン電極が前記第１
電圧端子に、そのソース電極が前記第２電流源に接続さ
れる ことを特徴とする請求項１記載の電子発振器。 - 【請求項３】前記第１ＣＭＯＳ素子が、その基板がＰ型
のＮチャネル構造で、前記第２ＣＭＯＳ素子が、前記Ｐ
型基板内のＮタブ内のＰチャンネル構造である ことを特徴とする請求項１記載の電子発振器。 - 【請求項４】前記入力端に共振器ノード（１８）を介し
て接続された水晶共振器（２６）と、 前記水晶共振器に接続された電圧可変キャパシタンス素
子（２８）と を更に含むことを特徴とする請求項１記載の電子発振
器。 - 【請求項５】前記共振器ノード（１８）に接続された電
圧制限素子（３０）を更に含む ことを特徴とする請求項４記載の電子発振器。 - 【請求項６】前記電圧制限素子（３０）が、 そのドレン電極が、各々前記第１電圧端子（アース）及
び第２電圧端子（ＶDD）に、そのソース電極が、共に前
記共振器ノード（１８）に接続される、互いに逆の導電
型の第３ＣＭＯＳ素子（３２）及び第４ＣＭＯＳ素子
（３４）と、 前記第３ＣＭＯＳ素子（３２）及び第４ＣＭＯＳ素子
（３４）の個々のゲート電極の間に接続されたダイオー
ド素子（３６）と、 前記第２電圧端子（ＶDD）と前記第３ＣＭＯＳ素子（３
２）のゲート電極の間で接続される第３電流源（３８）
と、 前記第４ＣＭＯＳ素子のゲート電極に接続される基準電
圧源（４０）と を含むことを特徴とする請求項５記載の電子発振器。 - 【請求項７】前記第２ＣＭＯＳ素子（１６）の出力に接
続されたバッファー増幅装置（５０）と、 バッファー増幅素子出力における所望のトリガー・レベ
ルの変化により生じた衝撃係数の変化を補償すべくバッ
ファー増幅器装置の出力波形を選択的に変える前記バッ
ファー増幅素子に接続されたバイアス・変更装置（７
０）と を更に有することを特徴とする請求項６記載の電子発振
器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US126131 | 1987-11-27 | ||
| US07/126,131 US4853655A (en) | 1987-11-27 | 1987-11-27 | High frequency CMOS oscillator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01170203A JPH01170203A (ja) | 1989-07-05 |
| JPH0648765B2 true JPH0648765B2 (ja) | 1994-06-22 |
Family
ID=22423145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63296384A Expired - Lifetime JPH0648765B2 (ja) | 1987-11-27 | 1988-11-25 | 電子発振器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4853655A (ja) |
| JP (1) | JPH0648765B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5063359A (en) * | 1990-11-15 | 1991-11-05 | At&T Bell Laboratories | Low-jitter oscillator |
| US5481228A (en) * | 1993-10-15 | 1996-01-02 | Hewlett-Packard Corporation | Method and apparatus for controlling oscillator duty cycle |
| US5477197A (en) * | 1994-10-24 | 1995-12-19 | At&T Corp. | Voltage controlled oscillator with improved voltage versus frequency characteristic |
| US5534826A (en) * | 1994-10-24 | 1996-07-09 | At&T Corp. | Oscillator with increased reliability start up |
| SE515783C2 (sv) * | 1997-09-11 | 2001-10-08 | Ericsson Telefon Ab L M | Elektriska anordningar jämte förfarande för deras tillverkning |
| JP2004104565A (ja) * | 2002-09-11 | 2004-04-02 | Seiko Epson Corp | 半導体装置 |
| EP1638203A1 (en) * | 2004-09-21 | 2006-03-22 | Dialog Semiconductor GmbH | Oscillator with controlled duty cycle |
Citations (5)
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|---|---|---|---|---|
| JPS51102679A (ja) * | 1975-03-06 | 1976-09-10 | Suwa Seikosha Kk | Denshishikidokei |
| JPS5360149A (en) * | 1976-11-10 | 1978-05-30 | Toshiba Corp | Voltage control oscillator circuit |
| JPS57132406A (en) * | 1981-02-09 | 1982-08-16 | Nippon Telegr & Teleph Corp <Ntt> | Digital control type piezoelectric oscillating circuit |
| JPS5873207A (ja) * | 1981-10-28 | 1983-05-02 | Nec Corp | 発振回路 |
| JPS59169211A (ja) * | 1983-03-09 | 1984-09-25 | アメリカン・テレフオン・アンド・テレグラフ・カムパニ− | 電子発振器 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CH640693B (fr) * | 1980-07-21 | Asulab Sa | Circuit oscillateur c-mos. | |
| US4400812A (en) * | 1981-06-15 | 1983-08-23 | Santa Barbara Research Center | Laser drive circuits |
| US4388536A (en) * | 1982-06-21 | 1983-06-14 | General Electric Company | Pulse generator for IC fabrication |
| JPS6020394A (ja) * | 1983-07-14 | 1985-02-01 | Ricoh Co Ltd | 電源切換回路 |
-
1987
- 1987-11-27 US US07/126,131 patent/US4853655A/en not_active Expired - Lifetime
-
1988
- 1988-11-25 JP JP63296384A patent/JPH0648765B2/ja not_active Expired - Lifetime
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51102679A (ja) * | 1975-03-06 | 1976-09-10 | Suwa Seikosha Kk | Denshishikidokei |
| JPS5360149A (en) * | 1976-11-10 | 1978-05-30 | Toshiba Corp | Voltage control oscillator circuit |
| JPS57132406A (en) * | 1981-02-09 | 1982-08-16 | Nippon Telegr & Teleph Corp <Ntt> | Digital control type piezoelectric oscillating circuit |
| JPS5873207A (ja) * | 1981-10-28 | 1983-05-02 | Nec Corp | 発振回路 |
| JPS59169211A (ja) * | 1983-03-09 | 1984-09-25 | アメリカン・テレフオン・アンド・テレグラフ・カムパニ− | 電子発振器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01170203A (ja) | 1989-07-05 |
| US4853655A (en) | 1989-08-01 |
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Legal Events
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