WO2017126241A1 - 可変容量回路、発振回路、および、可変容量回路の制御方法 - Google Patents

可変容量回路、発振回路、および、可変容量回路の制御方法 Download PDF

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    • H03L7/102—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using an additional control signal to the controlled loop oscillator derived from a signal generated in the loop the additional signal being directly applied to the controlled loop oscillator

Definitions

  • This technology relates to a variable capacitance circuit, an oscillation circuit, and a control method for the variable capacitance circuit.
  • a capacitor bank is known as a circuit capable of changing a capacitance value.
  • Patent Document 1 discloses an LC-VCO as an LC type frequency oscillation circuit that varies the oscillation frequency using a capacitor bank.
  • This LC-VCO includes an inductor, an offset capacitor, a varactor capacitor, a transistor for realizing a negative resistance, and a circuit bias resistor RTOP, RBTM.
  • the oscillation frequency is changed by changing the value.
  • the oscillation frequency F of the oscillation circuit can be expressed by the following equation (1).
  • L is the inductance of the oscillation circuit
  • C is the capacitance value of the capacitor bank used in the oscillation circuit.
  • the consumption current I of the capacitor bank is expressed by the following equations (2) to (4).
  • Q is a value representing the sharpness of the resonance peak of the resonance circuit
  • ⁇ is the angular frequency
  • Ls is the inductance of the inductor
  • R S is the parasitic resistance component of the inductor
  • R P is R
  • Each of the resistance components obtained by serially parallel-converting S (established only in a narrow band having a high Q value) is represented.
  • the present technology has been made in view of the above problems, and improves the continuity in the case where the capacitance value of the variable capacitance circuit is changed by electrical control without increasing the parasitic capacitance, compared to the conventional technology.
  • An object of the present invention is to realize at least one of reducing the current consumption of the oscillation circuit using the above-mentioned.
  • One aspect of the present technology includes a transconductance circuit configured by a MOS transistor, an inductor connected in parallel to the transconductance circuit, and a Gm control circuit that varies the transconductance of the MOS transistor. This is a feature of a variable capacitance circuit.
  • a transconductance circuit configured by a MOS transistor, an inductor connected in parallel to the transconductance circuit, a Gm control circuit that varies the transconductance of the MOS transistor,
  • An oscillation circuit comprising: the transconductance circuit; and a negative resistance circuit connected in parallel to the inductor.
  • variable capacitance circuit including a transconductance circuit configured by a MOS transistor and an inductor connected in parallel to the transconductance circuit. And a current source MOS transistor for passing a current between the drain and source of the MOS transistor, and adjusting the capacitance value of the variable capacitance circuit by varying the gate voltage input to the gate of the current source MOS transistor.
  • the oscillation circuit and variable capacitance circuit described above include various modes such as being implemented in a state of being incorporated in another circuit or being implemented in a state of being incorporated in another hearing.
  • the present technology can also be realized as a control method for controlling the capacitance values of the oscillation circuit and the variable capacitance circuit, a computer-readable recording medium in which the control program described above is recorded, and the like.
  • the present technology at least the continuity when changing the capacitance value of the variable capacitance circuit is improved compared to the conventional case, and the current consumption of the oscillation circuit using the variable capacitance circuit is reduced as compared with the conventional case.
  • the effects described in the present specification are merely examples and are not limited, and may have additional effects.
  • FIG. 1 is a diagram illustrating an example of a configuration of an active capacitance circuit according to a first embodiment. It is a figure which shows an example of electric current DAC which generate
  • FIG. 1 is a diagram illustrating an example of the configuration of the active capacitance circuit 10.
  • an active capacitance circuit 10 includes a transconductance circuit 11 configured by combining a plurality of MOS transistors, a Gm control circuit 12 that varies the transconductance (Gm) of the MOS transistors constituting the transconductance circuit 11, and An inductor 13 connected in parallel to the transconductance circuit 11 is provided.
  • a predetermined constant voltage difference voltage between Vdd and Vss in FIG. 1 is applied between the source and drain of each MOS transistor constituting the transconductance circuit 11.
  • the transconductance circuit 11 shown in FIG. 1 has MOS transistors M11, M12, M21, and M22.
  • the MOS transistors M11, M12, M21, and M22 are N channel MOS transistors (NMOS).
  • MOS transistor M11 constitutes a first MOS transistor
  • MOS transistor M12 constitutes a third MOS transistor
  • MOS transistor M21 constitutes a fourth MOS transistor
  • MOS transistor M22 constitutes a second MOS transistor.
  • the MOS transistor M11 has a gate connected to the terminal T1 as a first terminal, and a drain connected to the gate of the MOS transistor M22.
  • the MOS transistor M12 has a gate connected to the terminal T2 as a second terminal, and a drain connected to the gate of the MOS transistor M21.
  • the MOS transistor M21 has a drain connected to the terminal T1, and a gate connected to the drain of the MOS transistor M12.
  • the MOS transistor M22 has a drain connected to the terminal T2 and a gate connected to the drain of the MOS transistor M11.
  • the Gm control circuit 12 includes current source MOS transistors M31, M32, M41, and M42 provided corresponding to the MOS transistors M11, M12, M21, and M22, respectively.
  • the current source MOS transistors M31, M32, M41, and M42 function as current sources that cause current to flow between the drain and source of the corresponding MOS transistors.
  • the current source MOS transistors M31, M32, M41, and M42 are P-channel MOS transistors (PMOS).
  • Each current source MOS transistor is arranged in series with each corresponding MOS transistor on a line connecting between the constant voltage source Vdd where each corresponding MOS transistor is arranged and the ground Vss. .
  • a current source MOS transistor M31 and a MOS transistor M11 are arranged in series on a first line L1 that connects between the constant voltage source Vdd and the ground Vss, and between the constant voltage source Vdd and the ground Vss.
  • the current source MOS transistor M32 and the MOS transistor M12 are arranged in series on the second line L2 to be connected, and the current source MOS transistor M41 and the MOS transistor are on the third line L3 that connects between the constant voltage source Vdd and the ground Vss.
  • M21 is arranged in series, and a current source MOS transistor M42 and a MOS transistor M22 are arranged in series on the fourth line L4 connecting the constant voltage source Vdd and the ground Vss.
  • a current generated by the current DAC 50 is current mirrored.
  • the current DAC 50 can vary a generated current in accordance with a control signal input from the outside.
  • FIG. 2 is a diagram showing an example of the current DAC 50 that generates a current corresponding to the control signal.
  • the current DAC 50 has the same conductivity type as that of the MOS transistor M11, M12, M21, and M22, and the current mirror transistor M5 formed of PMOS, which is the same conductivity type MOS transistor as the current source MOS transistors M31, M32, M41, and M42.
  • MOS transistors M91 to M9n, and switch transistors M61 to M6n for switching the number of MOS transistors M91 to M9n connected to the current mirror transistor M5 to switch the current value to be passed through the current mirror transistor M5.
  • the current flowing through the resistor constituting the bias circuit C4 corresponds to the current flowing through the current mirror transistor M5, and the lower MOS transistor corresponds to a dummy circuit of the switch transistors M61 to M6n.
  • the current flowing through the current mirror transistor M5 is current mirrored by the current source MOS transistors M31, M32, M41, and M42.
  • a bias voltage is applied to the gates of the MOS transistors M91 to M9n by a separately provided bias circuit C4.
  • the current flowing through the MOS transistors M11, M12, M21, and M22 constituting the transconductance circuit 11 of the active capacitance circuit 10 is controlled to a value corresponding to the number of the switch transistors M61 to M6n turned on.
  • the transconductance Gm is controlled.
  • the switch transistors M61 to M6n are composed of NMOS.
  • the current mirror transistor M5 and the switch transistors M61 to M6n are arranged on a line connecting the constant voltage source Vdd and the ground Vss.
  • the gate and source of the current mirror transistor M5 are connected to each other.
  • a control signal Ctl (turn-on voltage) is input to the gates of the switch transistors M61 to M6n from an external voltage control unit (not shown).
  • the current flowing through the current mirror transistor M5 is the number of turn-ons of the switch transistors M61 to M6n. It is controlled to a value according to.
  • the current source MOS transistors M31, M32, M41, and M42 flow the current mirrored current Ids between the drains and sources of the MOS transistors M11, M12, M21, and M22.
  • the current mirrored in the current source MOS transistor M31 becomes a current I11 flowing between the drain and source of the MOS transistor M11, and the current mirrored in the current source MOS transistor M32 is drained in the MOS transistor M12.
  • the value of the transconductance Gm of the MOS transistors M11, M12, M21, and M22 changes according to the current values of the currents I11, I12, I21, and I22 flowing through the MOS transistors M11, M12, M21, and M22.
  • the transconductance Gm of the MOS transistors M11, M12, M21, and M22 is controlled.
  • the transconductance Gm of the MOS transistors M11, M12, M21, and M22 can be controlled by controlling the current mirror current flowing through the current source MOS transistors M31, M32, M41, and M42.
  • the inductor 13 is disposed between the drain of the MOS transistor M11 and the drain of the MOS transistor M22. One terminal is connected to a node to which the drain of the MOS transistor M11 and the gate of the MOS transistor M22 are connected, and the other terminal. Are connected to a node to which the drain of the MOS transistor M12 and the gate of the MOS transistor M21 are connected. If a 3D inductor having a three-dimensional structure is employed as the inductor 13, the area of the inductor 13 formed in the semiconductor device can be reduced.
  • the active capacitance circuit 10 described above can be represented by the equivalent circuit of FIG. That is, the active capacitance circuit 10 includes a circuit in which transconductance circuits X1 and X2 having opposite directions are connected in parallel and a circuit in which transconductance circuits X3 and X4 having opposite directions are connected in parallel between the terminals T1 and T2.
  • the gap can be expressed as an equivalent circuit connected by two inductors connected in series.
  • the gate of the transconductance circuit X1 (+ Gm) in the equivalent circuit shown in FIG. 3 corresponds to the gate of the MOS transistor M11 shown in FIG. 1, and the output of the transconductance circuit X1 (+ Gm) is the drain of the MOS transistor M12, the inductor 13, Appears as current I1 flowing between the two.
  • the gate of the transconductance circuit X2 (-Gm) in the equivalent circuit shown in FIG. 3 corresponds to the gate of the MOS transistor M21 shown in FIG. 1, and the output of the transconductance circuit X2 (-Gm) is connected to the terminal T1 (MOS transistor M11). And a current I2 flowing between the drain of the MOS transistor M21.
  • the gate of the transconductance circuit X3 (+ Gm) in the equivalent circuit shown in FIG. 3 corresponds to the gate of the MOS transistor M12 shown in FIG. 1, and the output of the transconductance circuit X3 (+ Gm) is the drain of the MOS transistor M11, the inductor 13, It appears as a current I3 flowing between them.
  • the gate of the transconductance circuit X4 (-Gm) in the equivalent circuit shown in FIG. 3 corresponds to the gate of the MOS transistor M22 shown in FIG. 1, and the output of the transconductance circuit X4 (-Gm) is connected to the terminal T2 (MOS transistor M12). And a current I4 flowing between the drain of the MOS transistor M22.
  • the circuit of FIG. 1 realizes the circuit configuration expressed in the equivalent circuit shown in FIG. 3 and is composed of a plurality of N-channel MOS transistors having substantially the same size, so that there is a variation. Hard to occur.
  • a transconductance circuit constituting an active capacitance circuit may be configured by a combination of a P-channel MOS transistor and an N-channel MOS transistor.
  • the capacitance value C of the active capacitance circuit 10 described above can be expressed by the following equation (5).
  • L is the inductance of the inductor 13
  • Gm is the transconductance of the transconductance circuit 11.
  • the active capacitance circuit 10 configured in this way can greatly reduce design variations. In general metal capacitance, a design variation of about ⁇ 20% occurs. However, since the active capacitance circuit 10 does not use a metal capacitance, a design variation due to the metal capacitance does not occur. In addition, since the transconductance Gm of the transconductance circuit 11 of the active capacitance circuit 10 can be constantly controlled by using the constant Gm technique, the design parameter can be reduced (the variation factor is only the inductor). Furthermore, since the variation of the inductor component L is about ⁇ 3%, the variation of the active capacitance circuit 10 as a whole is extremely small, and a highly reliable capacitance design is possible.
  • the active capacitance circuit 10 is composed of a combination of an inductor and a transconductance circuit 11, and the transconductance Gm of the transconductance circuit 11 is controlled to be constant by using the constant Gm technology, so that process variations, voltage fluctuations, and temperature changes can be prevented. Can be very small.
  • FIG. 5 is a diagram showing an example of the current DAC 50 to which the constant Gm technology is applied.
  • the current DAC 50 shown in the figure has a two-stage configuration of NMOS switch transistors M71 to M7n and transistors M81 to M8n with respect to the switch transistors M61 to M6n of the current DAC 50 shown in FIG.
  • the switch transistors M71 to M7n are used in the same manner as the switch transistors M61 to M6n, and the transistors M81 to M8n are configured to apply a bias voltage to the gate by a constant Gm bias circuit C2 provided separately.
  • the transconductance Gm of the active capacitance circuit 10 is controlled to a constant value corresponding to the number of switch transistors M71 to M7n turned on.
  • FIG. 6 is a diagram showing another example of the current DAC 50 to which the constant Gm technology is applied.
  • the current DAC ⁇ ⁇ 50 shown in the figure is configured to apply the bias voltage Vbias generated by the constant Gm bias circuit C3 to the gates of the current source MOS transistors M31, M32, M41, and M42 of the active capacitance circuit 10.
  • the resistance value of the variable resistor of the constant Gm bias circuit C3 can be controlled by a control signal (Ctl2) from an external control unit (not shown), and by controlling the resistance value of the variable resistor, the constant Gm bias circuit C3. It is possible to adjust the value of Gm (constant Gm) of the active capacitance circuit 10 controlled by.
  • the active capacitance circuit 10 can operate at a low voltage of 1 V or less. That is, the only essential circuit element to be arranged between the power source and the ground is a configuration in which one NMOS and one PMOS are connected in series, and an error is caused between the NMOS gate-source potential Vgs and the PMOS drain-source potential Vds. It can be driven with the added voltage.
  • FIG. 7 is a diagram showing a basic configuration of the oscillation circuit 100 according to the present embodiment.
  • an LC type oscillation circuit is configured by the active capacitance circuit 10 and the inductor 20 according to the first embodiment capable of variably controlling the capacitance value, and for each of the active capacitance circuit 10 and the inductor 20 In this configuration, the negative resistance circuit 30 is connected in parallel.
  • the bias voltage Vbias output from the loop filter 303 is input as the bias voltage Vbias input to the active capacitance circuit 10.
  • the inductor 20 has a configuration in which equivalent inductors 21 and 22 are connected in series, and a connection point of the inductors 21 and 22 is connected to a constant voltage source Vdd.
  • a constant current source may be interposed between this connection point and the constant voltage source Vdd. In this case, even when the voltage of the constant voltage source Vdd varies, the current flowing through the oscillation circuit 100 is stabilized. As a result, the transconductance Gm is further less likely to fluctuate, and fluctuations in the oscillation frequency can be further suppressed.
  • the negative resistance circuit 30 is constituted by a pair of NMOSs 31 and 32 that are cross-coupled. That is, the gate of the NMOS 31 and the drain of the NMOS 32 are connected, and the drain of the NMOS 31 and the gate of the NMOS 32 are connected. The sources of the NMOS 31 and 32 are connected to the low potential side voltage source Vss.
  • the negative resistance circuit 30 functions as a negative resistance that cancels the attenuation due to the parasitic resistance component of the LC circuit portion formed by the active capacitance circuit 10 and the inductor 20 by signal amplification of the oscillation circuit 100.
  • the oscillation circuit 100 using such an active capacitance circuit 10 can continuously change the capacitance value of the active capacitance circuit 10 in addition to the advantages of the active capacitance circuit 10 itself. For this reason, the oscillation frequency can be continuously varied as compared with the conventional oscillation circuit, and there is an advantage that the consumption current is smaller than the conventional one because the parasitic capacitance is small. There are also advantages described below.
  • FIG. 8 is a diagram showing a relationship between the oscillation frequency of the active capacitance circuit 10 constituting the oscillation circuit 100 and “a value obtained by dividing the jitter by the cycle time of the oscillation circuit 100”.
  • the capacitance value of the active capacitance circuit 10 is increased, the oscillation frequency F in the oscillation circuit 100 changes in the direction of decreasing.
  • an active L circuit is known as a circuit configuration in which the oscillation frequency is variable (for example, JP-T-2014-502820, etc.).
  • the active L circuit is a variable inductor configured using the transconductance and capacitance of a transistor. That is, a metal capacitor is used as the capacitance of the oscillation circuit using the active L circuit, and the metal capacitance usually has a design variation of about ⁇ 20% as described above. There is a disadvantage that becomes larger.
  • an oscillation circuit using an active L circuit adjusts the oscillation frequency by changing the inductance by adjusting the transconductance of the active L circuit.
  • an active L circuit is connected in parallel to a fixed L circuit having a constant inductance. For this reason, when the active L circuit is connected to the oscillation circuit, the effective inductance of the entire oscillation circuit is changed in a decreasing direction.
  • Gm noise is superimposed on the oscillation frequency signal.
  • the oscillation circuit 100 according to the present embodiment has a configuration in which capacitors are connected in parallel, when an active capacitance circuit is connected to the oscillation circuit, the effective capacitance of the entire oscillation circuit increases. Then, as the capacitance value of the active capacitance circuit 10 is increased, the oscillation frequency F in the oscillation circuit 100 changes in the direction of lowering. At the same time, the noise generated by the MOS transistor (hereinafter referred to as Gm noise) increases as the capacitance increases. In the oscillation circuit to which the active capacitance circuit 10 is connected, as shown in FIG.
  • the value obtained by dividing the jitter by the cycle time of the oscillation circuit tends to increase as the frequency decreases, and is less susceptible to jitter due to Gm noise in the low frequency region where the cycle time becomes longer. That is, in the oscillation circuit 100 according to the present embodiment, there is a merit that the Gm noise hardly affects the jitter.
  • the Gm noise becomes invisible by turning off the active capacitance circuit 10 and oscillating with the parasitic capacitance and the inductor 13.
  • the oscillation circuit 100 may be configured such that a fixed capacitance circuit having a fixed value is connected in parallel to the active capacitance circuit 10 and whether or not the fixed capacitance circuit is connected to the oscillation circuit 100 using a switch. Good. That is, it is possible to switch between using a circuit in which the active capacitor circuit 10 and the fixed capacitor circuit are connected in parallel, or using only the active capacitor circuit 10 as a capacitor constituting the LC oscillation circuit of the oscillation circuit 100. Even with this configuration, when the fixed capacitance circuit and the inductor 13 oscillate, the Gm noise cannot be seen.
  • two varactor capacitors 60 may be connected in parallel with the active capacitor circuit 10 as shown in FIG.
  • the bias voltage Vbias input to the active capacitance circuit 10 is a current DAC to which the constant Gm technique is applied as in the first embodiment described above.
  • the bias voltage Vbias is input from 50 and the like, and the bias voltage Vbias output from the loop filter 303 is input to the connection point of the two varactor capacitors. Even with this configuration, Gm noise can be extremely reduced.
  • FIG. 9 is a diagram illustrating a configuration of the oscillation circuit 200 according to the present embodiment.
  • the oscillation circuit 200 shown in the figure has a configuration in which a plurality of active capacitance circuits 10 are connected in parallel in the oscillation circuit 100 according to the second embodiment.
  • the inductor 13 can be shared among the plurality of active capacitance circuits 10. That is, an active capacitance circuit having a wider variable range of capacitance values can be realized by connecting a plurality of active capacitance circuits 10 in parallel. In this case, a transconductance circuit constituting each active capacitance circuit 10 with respect to the inductor 13 Can be realized by connecting in parallel.
  • the same reference numerals are given to components common to the oscillation circuit 100, and detailed description is omitted.
  • the oscillation circuit 200 can realize a very wide variable range of capacitance values by combining the adjustment of the number of active capacitance circuits 10 to be used and the adjustment of the current value to be mirrored to each active capacitance circuit 10. .
  • coarse capacitance adjustment is realized by adjusting the number of active capacitance circuits 10 used by being connected to the oscillation circuit 200, and fine capacitance adjustment can be realized by adjusting the current mirror current value generated by the current DAC 50.
  • the number of active capacitance circuits 10 and the current mirror current value are adjusted according to a control signal input from an external control circuit (not shown).
  • FIG. 10 is a block diagram showing a PLL (Phase Locked Loop) circuit according to the present embodiment.
  • the PLL circuit is an example of a suitable circuit configuration using the oscillation circuit 100 or the oscillation circuit 200 described above, and the circuit configuration using the oscillation circuit 100 or the oscillation circuit 200 is not limited to this.
  • the PLL circuit 300 includes a phase comparator 301, a drive circuit 302 using a charge pump, a loop filter 303, a voltage controlled oscillator 304, and a frequency divider 305.
  • a voltage controlled oscillator 304 the oscillation circuit 100 or the oscillation circuit 200 described above is used.
  • the oscillation circuit 100 or the oscillation circuit 200 performs switching of the transconductance Gm of the MOS transistor constituting the active capacitance circuit 10 according to the current value generated by the current DAC 50. Since the current DAC 50 is easy to digitally control, it can be used as a digitally controlled oscillator that controls the frequency by digital control. For this reason, the PLL circuit 300 according to the present embodiment can be configured as a so-called complete digital phase locked loop circuit.
  • FIG. 11 shows various suitable application examples using the above-described active capacitance circuit 10. Note that these application examples are merely examples, and it is needless to say that the active capacitance circuit introduced in this specification can be used in various situations that require adjustment of capacitance value switching.
  • FIG. 11A shows an example in which the active capacitance circuit 10 is used as the capacitance of the low-pass filter. According to this low-pass filter, a wide cut-off frequency can be realized by switching the capacitance value.
  • FIG. 11B shows an example in which the active capacitance circuit 10 is used as the decoupling capacitance.
  • a circuit such as a power supply
  • the above-described active capacitance circuit 10 a very high capacitance value can be realized with low noise, so that it can be used as an on-chip capacitance.
  • FIG. 11C shows an example in which the active capacitance circuit 10 is used as the variable phase compensation capacitance.
  • a phase compensation capacitor may be required to ensure stability.
  • the load condition changes depending on the situation, it is one of the factors that make the analog circuit difficult to guarantee the performance over all conditions.
  • By electrically realizing the variable capacitance it is possible to realize a circuit that automatically finds the optimum stable point according to the situation.
  • FIG. 11D shows an example in which the active capacitance circuit 10 is used in an ODT (On Die Termination) circuit in which a termination resistor is incorporated in the chip.
  • ODT On Die Termination
  • a termination circuit may be inserted into the chip on the receiver side in order to prevent reflected waves.
  • the termination circuit can be realized only by a resistor, but if it is configured only by a resistor, it consumes a steady current, and may be realized by AC coupling.
  • the capacitance value is not appropriate for the transmission frequency, impedance matching cannot be obtained, and a reflected wave component is generated.
  • an optimum capacity value can be set.
  • a transconductance circuit composed of MOS transistors; An inductor connected in parallel to the transconductance circuit; A variable capacitance circuit comprising: a Gm control circuit that varies a transconductance of the MOS transistor.
  • the Gm control circuit includes: a current source MOS transistor that allows current to flow between the drain and source of the MOS transistor; and a voltage control unit that variably generates a gate voltage input to the gate of the current source MOS transistor.
  • the variable capacitance circuit according to (1).
  • the transconductance circuit includes a first MOS transistor having a gate connected to a first terminal, a second MOS transistor having a gate connected to a drain of the first MOS transistor and a drain connected to a second terminal, and the second terminal.
  • the inductor is disposed between the first terminal and the second terminal;
  • variable capacitance circuit according to any one of (1) to (3), wherein the inductor is an inductor having a three-dimensional structure.
  • variable capacitance circuit according to any one of (1) to (4), wherein a plurality of the transconductance circuits are connected in parallel to the inductor.
  • a transconductance circuit composed of MOS transistors; An inductor connected in parallel to the transconductance circuit; A Gm control circuit for varying the transconductance of the MOS transistor; A negative resistance circuit connected in parallel to the transconductance circuit and the inductor; An oscillation circuit comprising:
  • variable capacitance circuit includes a transconductance circuit configured by a MOS transistor, an inductor connected in parallel to the transconductance circuit, and a current source MOS transistor for passing a current between the drain and source of the MOS transistor.
  • a control method for a variable capacitance circuit comprising a Gm control step of adjusting a capacitance value of the variable capacitance circuit by varying a gate voltage input to a gate of the current source MOS transistor.

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Abstract

容量バンクは容量値が不連続になる上、可変レンジが極めて狭い。このため、容量値の可変レンジを広く取る場合には、多くの容量を並列接続してスイッチで切り替えて使用することになっていた。寄生容量を増加させることなく可変容量回路の容量値を電気的制御によって連続的に可変可能とすること、可変容量回路を用いた発振回路の消費電流を従来に比べて小さくすること、の少なくとも一方を実現する。　ＭＯＳトランジスタにより構成されたトランスコンダクタンス回路と、当該トランスコンダクタンス回路に並列接続されたインダクタと、前記ＭＯＳトランジスタのトランスコンダクタンスを可変するＧｍ制御回路と、を備えることを特徴とする可変容量回路。

Description

可変容量回路、発振回路、および、可変容量回路の制御方法
　本技術は、可変容量回路、発振回路、および、可変容量回路の制御方法に関する。
　従来、容量値を変化させることが可能な回路として容量バンクが知られている。
　特許文献１には、容量バンクを用いて発振周波数を可変するＬＣ型周波数発振回路としてＬＣ－ＶＣＯが開示されている。このＬＣ－ＶＣＯは、インダクタ、オフセット容量、バラクタ容量、負性抵抗を実現するためのトランジスタ、および回路のバイアス抵抗ＲＴＯＰ、ＲＢＴＭを含んで構成されており、容量バンクで構成されたバラクタ容量の容量値を変化させて発振周波数を変化させている。
特開２０１２－４４２７４号公報
　しかしながら、容量バンクを用いた場合、容量値が不連続になる上、可変レンジが極めて狭いというデメリットがある。このため、容量バンクを用いつつ容量値の可変レンジを広く取るためには、容量値が小さい多数の容量を並列接続してスイッチで切り替えて使用することになる。しかしながら、多数の容量を並列接続してスイッチが増加すると、寄生容量が同時に増加してしまい、実効的な容量値が制限される問題が発生する。
　他方、容量バンクを発振回路に適用した場合、その発振回路の発振周波数Ｆは、下記（１）式で表すことができる。下記（１）式において、Ｌは発振回路のインダクタンス、Ｃは発振回路に用いた容量バンクの容量値である。
Figure JPOXMLDOC01-appb-M000001
　上記（１）式において、容量値Ｃが寄生容量によって増大した場合、所望の発振周波数Ｆに制御するためにはインダクタンスＬを小さくする必要があることが分かる。しかしながら、インダクタンスＬを小さくするとインダクタンスＬに対する寄生インダクタンスの影響が顕在化し、インダクタンスＬのモデリングが難しくなり、インダクタンスＬの制御が困難になる。
　また、容量バンクの消費電流Ｉは、下記（２）～（４）式により表される。下記（２）～（４）式において、Ｑは共振回路の共振のピークの鋭さを表す値、ωは角振動数、Ｌｓはインダクタのインダクタンス、ＲSはインダクタの寄生抵抗成分、ＲPはＲSを直列並列変換した抵抗成分（Ｑ値が高い狭帯域においてのみ成立）、をそれぞれ表す。
Figure JPOXMLDOC01-appb-M000002
Figure JPOXMLDOC01-appb-M000003
Figure JPOXMLDOC01-appb-M000004
　上記（２）～（４）式から、Ｌ値が小さくなるとＲｐが小さくなり、消費電流Ｉが増大することが分かる。従って、容量バンクを用いた発振回路では、広い周波数の可変レンジと低消費電流との両立が本質的に不可能であることが分かる。
　本技術は、前記課題に鑑みてなされたもので、寄生容量を増加させることなく可変容量回路の容量値を電気的制御によって可変する場合の連続性を従来に比べて向上すること、可変容量回路を用いた発振回路の消費電流を従来に比べて小さくすること、の少なくとも一方を実現することを目的とする。
　本技術の態様の１つは、ＭＯＳトランジスタにより構成されたトランスコンダクタンス回路と、当該トランスコンダクタンス回路に並列接続されたインダクタと、前記ＭＯＳトランジスタのトランスコンダクタンスを可変するＧｍ制御回路と、を備えることを特徴とする可変容量回路である。
　また、本技術の他の態様の１つは、ＭＯＳトランジスタにより構成されたトランスコンダクタンス回路と、当該トランスコンダクタンス回路に並列接続されたインダクタと、前記ＭＯＳトランジスタのトランスコンダクタンスを可変するＧｍ制御回路と、前記トランスコンダクタンス回路及び前記インダクタに並列接続された負性抵抗回路と、を備えることを特徴とする発振回路である。
　また、本技術の他の態様の１つは、可変容量回路の制御方法であって、前記可変容量回路は、ＭＯＳトランジスタにより構成されたトランスコンダクタンス回路と、当該トランスコンダクタンス回路に並列接続されたインダクタと、前記ＭＯＳトランジスタのドレイン－ソース間に電流を流す電流源ＭＯＳトランジスタと、を備えており、前記電流源ＭＯＳトランジスタのゲートに入力するゲート電圧を可変して前記可変容量回路の容量値を調整するＧｍ制御工程を含む、可変容量回路の制御方法である。
　なお、以上説明した発振回路や可変容量回路は、他の回路に組み込まれた状態で実施されたり他の聞きに組み込まれた状態で実施されたりする等の各種の態様を含む。また、本技術は、前記発振回路や可変容量回路の容量値を制御する制御方法、上述した制御プログラムを記録したコンピュータ読み取り可能な記録媒体、等としても実現可能である。
　本技術によれば、可変容量回路の容量値を可変する場合の連続性を従来に比べて向上すること、可変容量回路を用いた発振回路の消費電流を従来に比べて小さくすること、の少なくとも一方を実現することができる。なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また付加的な効果があってもよい。
第１の実施形態に係るアクティブ容量回路の構成の一例を示す図である。 カレントミラー電流を発生する電流ＤＡＣ の一例を示す図である。 第１の実施形態に係るアクティブ容量回路の等価回路を示す図である。 アクティブ容量回路の他の構成の一例を示す図である。 コンスタントＧｍ技術を適用した電流ＤＡＣの一例を示す図である。 コンスタントＧｍ技術を適用した電流ＤＡＣの他の例を示す図である。 第２の実施形態に係る発振回路の基本構成を示す図である。 第２の実施形態に係る発振回路を構成するアクティブ容量回路の容量値と発振周波数との関係を示す図である。 第３の実施形態に係る発振回路の構成を示す図である。 第４の実施形態に係るＰＬＬ回路を示すブロック図である。 アクティブ容量回路を利用して好適な各種応用例を示す図である。 第２の実施形態に係る発振回路の他の構成例を示す図である。
　以下、下記の順序に従って本技術を説明する。
（Ａ）第１の実施形態：
（Ｂ）第２の実施形態：
（Ｃ）第３の実施形態：
（Ｄ）第４の実施形態：
（Ｅ）その他応用例：
（Ａ）第１の実施形態：
　図１は、アクティブ容量回路１０の構成の一例を示す図である。
　同図において、アクティブ容量回路１０は、複数のＭＯＳトランジスタを組み合わせて構成されたトランスコンダクタンス回路１１、トランスコンダクタンス回路１１を構成するＭＯＳトランジスタのトランスコンダクタンス（Ｇｍ）を可変するＧｍ制御回路１２、及び、トランスコンダクタンス回路１１に並列接続されたインダクタ１３、を備えている。トランスコンダクタンス回路１１を構成する各ＭＯＳトランジスタには、ソース－ドレイン間に所定の定電圧（図１では、ＶｄｄとＶｓｓの差電圧）が印加されている。
　図１に示すトランスコンダクタンス回路１１は、ＭＯＳトランジスタＭ１１，Ｍ１２，Ｍ２１，Ｍ２２を有する。ＭＯＳトランジスタＭ１１，Ｍ１２，Ｍ２１，Ｍ２２は、ＮチャネルＭＯＳトランジスタ（ＮＭＯＳ）で構成してある。
　なお、本実施形態においては、ＭＯＳトランジスタＭ１１が第１ＭＯＳトランジスタを構成し、ＭＯＳトランジスタＭ１２が第３ＭＯＳトランジスタを構成し。ＭＯＳトランジスタＭ２１が第４ＭＯＳトランジスタを構成し、ＭＯＳトランジスタＭ２２が第２ＭＯＳトランジスタを構成する
　ＭＯＳトランジスタＭ１１は、ゲートを第１端子としての端子Ｔ１に接続され、ドレインをＭＯＳトランジスタＭ２２のゲートに接続されている。
　ＭＯＳトランジスタＭ１２は、ゲートを第２端子としての端子Ｔ２に接続され、ドレインをＭＯＳトランジスタＭ２１のゲートに接続されている。
　ＭＯＳトランジスタＭ２１は、ドレインを端子Ｔ１に接続され、ゲートをＭＯＳトランジスタＭ１２のドレインに接続されている。
　ＭＯＳトランジスタＭ２２は、ドレインを端子Ｔ２に接続され、ゲートをＭＯＳトランジスタＭ１１のドレインに接続されている。
　Ｇｍ制御回路１２は、ＭＯＳトランジスタＭ１１，Ｍ１２，Ｍ２１，Ｍ２２それぞれに対応させて設けた電流源ＭＯＳトランジスタＭ３１，Ｍ３２，Ｍ４１，Ｍ４２を有している。電流源ＭＯＳトランジスタＭ３１，Ｍ３２，Ｍ４１，Ｍ４２は、対応するＭＯＳトランジスタのドレイン－ソース間にそれぞれ電流を流す電流源として機能する。本実施形態において、電流源ＭＯＳトランジスタＭ３１，Ｍ３２，Ｍ４１，Ｍ４２は、ＰチャネルＭＯＳトランジスタ（ＰＭＯＳ）で構成してある。
　各電流源ＭＯＳトランジスタは、対応する各ＭＯＳトランジスタが配設される定電圧源ＶｄｄとグランドＶｓｓの間を接続するライン上に、対応する各ＭＯＳトランジスタと直列となるようにそれぞれ配設されている。
　より具体的には、定電圧源ＶｄｄとグランドＶｓｓの間を接続する第１ラインＬ１上に電流源ＭＯＳトランジスタＭ３１とＭＯＳトランジスタＭ１１が直列に配設され、定電圧源ＶｄｄとグランドＶｓｓの間を接続する第２ラインＬ２上に電流源ＭＯＳトランジスタＭ３２とＭＯＳトランジスタＭ１２が直列に配設され、定電圧源ＶｄｄとグランドＶｓｓの間を接続する第３ラインＬ３上に電流源ＭＯＳトランジスタＭ４１とＭＯＳトランジスタＭ２１が直列に配設され、定電圧源ＶｄｄとグランドＶｓｓの間を接続する第４ラインＬ４上に電流源ＭＯＳトランジスタＭ４２とＭＯＳトランジスタＭ２２が直列に配設されている。
　電流源ＭＯＳトランジスタＭ３１，Ｍ３２，Ｍ４１，Ｍ４２には、電流ＤＡＣ ５０が生成する電流がカレントミラーされている。電流ＤＡＣ ５０は、外部から入力される制御信号に応じて、生成する電流を可変することができる。
　図２は、制御信号に応じた電流を発生する電流ＤＡＣ ５０の一例を示す図である。電流ＤＡＣ ５０は、電流源ＭＯＳトランジスタＭ３１，Ｍ３２，Ｍ４１，Ｍ４２と同じ導電型のＭＯＳトランジスタであるＰＭＯＳで構成されたカレントミラー用トランジスタＭ５と、ＭＯＳトランジスタＭ１１，Ｍ１２，Ｍ２１，Ｍ２２と同じ導電型のＭＯＳトランジスタであるＭＯＳトランジスタＭ９１～Ｍ９ｎと、カレントミラー用トランジスタＭ５に接続するＭＯＳトランジスタＭ９１～Ｍ９ｎの数を切り替えてカレントミラー用トランジスタＭ５に流す電流値を切り替えるためのスイッチトランジスタＭ６１～Ｍ６ｎとを有する。なお、バイアス回路Ｃ４を構成する抵抗に流れる電流は、カレントミラー用トランジスタＭ５に流れる電流に対応し、下のＭＯＳトランジスタはスイッチトランジスタＭ６１～Ｍ６ｎのダミー回路に相当する。カレントミラー用トランジスタＭ５に流れる電流が電流源ＭＯＳトランジスタＭ３１，Ｍ３２，Ｍ４１，Ｍ４２にカレントミラーされる。ＭＯＳトランジスタＭ９１～Ｍ９ｎのゲートには、別途に設けるバイアス回路Ｃ４によってゲートにバイアス電圧を印加する構成としてある。これにより、アクティブ容量回路１０のトランスコンダクタンス回路１１を構成するＭＯＳトランジスタＭ１１，Ｍ１２，Ｍ２１，Ｍ２２に流れる電流がスイッチトランジスタＭ６１～Ｍ６ｎのオンされた数に応じた値に制御され、トランスコンダクタンス回路１１のトランスコンダクタンスＧｍが制御される。
　スイッチトランジスタＭ６１～Ｍ６ｎは、ＮＭＯＳで構成されている。カレントミラー用トランジスタＭ５とスイッチトランジスタＭ６１～Ｍ６ｎは、定電圧源ＶｄｄとグランドＶｓｓとを接続するライン上に配設されている。カレントミラー用トランジスタＭ５のゲート－ソース間は互いに接続されている。スイッチトランジスタＭ６１～Ｍ６ｎのゲートには、外部の電圧制御部（不図示）から制御信号Ｃｔｌ（ターンオン電圧）が入力される。
　すなわち、外部の電圧制御部からいずれのスイッチトランジスタＭ６１～Ｍ６ｎのゲートに制御信号Ｃｔｌ（ターンオン電圧）を入力されるかにより、カレントミラー用トランジスタＭ５に流れる電流は、スイッチトランジスタＭ６１～Ｍ６ｎのターンオン数に応じた値に制御される。
　電流源ＭＯＳトランジスタＭ３１，Ｍ３２，Ｍ４１，Ｍ４２は、カレントミラーされた電流Ｉｄｓを、ＭＯＳトランジスタＭ１１，Ｍ１２，Ｍ２１，Ｍ２２のドレイン－ソース間に流す。
　より具体的には、電流源ＭＯＳトランジスタＭ３１にカレントミラーされた電流がＭＯＳトランジスタＭ１１のドレイン－ソース間に流れる電流Ｉ１１となり、電流源ＭＯＳトランジスタＭ３２にカレントミラーされた電流がＭＯＳトランジスタＭ１２のドレイン－ソース間に流れる電流Ｉ１２となり、電流源ＭＯＳトランジスタＭ４１にカレントミラーされた電流がＭＯＳトランジスタＭ２１のドレイン－ソース間に流れる電流Ｉ２１となり、電流源ＭＯＳトランジスタＭ４２にカレントミラーされた電流がＭＯＳトランジスタＭ２２のドレイン－ソース間に流れる電流Ｉ２２となる。
　これらＭＯＳトランジスタＭ１１，Ｍ１２，Ｍ２１，Ｍ２２に流れる電流Ｉ１１，Ｉ１２，Ｉ２１，Ｉ２２の電流値に応じて、ＭＯＳトランジスタＭ１１，Ｍ１２，Ｍ２１，Ｍ２２のトランスコンダクタンスＧｍの値が変化する。
　すなわち、電流Ｉ１１，Ｉ１２，Ｉ２１，Ｉ２２を制御することにより、ＭＯＳトランジスタＭ１１，Ｍ１２，Ｍ２１，Ｍ２２のトランスコンダクタンスＧｍが制御される。ひいては電流源ＭＯＳトランジスタＭ３１，Ｍ３２，Ｍ４１，Ｍ４２に流すカレントミラー電流を制御することにより、ＭＯＳトランジスタＭ１１，Ｍ１２，Ｍ２１，Ｍ２２のトランスコンダクタンスＧｍを制御することができる。
　インダクタ１３は、ＭＯＳトランジスタＭ１１のドレインとＭＯＳトランジスタＭ２２のドレインの間に配設されており、一方の端子が、ＭＯＳトランジスタＭ１１のドレイン及びＭＯＳトランジスタＭ２２のゲートが接続されるノードに接続され、他方の端子が、ＭＯＳトランジスタＭ１２のドレイン及びＭＯＳトランジスタＭ２１のゲートが接続されるノードに接続されている。なお、インダクタ１３として３次元構造を持つ３Ｄインダクタを採用すれば、半導体装置内に形成するインダクタ１３を小面積化することができる。
　以上説明したアクティブ容量回路１０は、図３の等価回路により表すことができる。すなわち、アクティブ容量回路１０は、端子Ｔ１と端子Ｔ２の間に、互いに逆向きのトランスコンダクタンス回路Ｘ１，Ｘ２を並列接続した回路と互いに逆向きのトランスコンダクタンス回路Ｘ３，Ｘ４を並列接続した回路との間を、直列接続した２つのインダクタで接続した等価回路として表すことができる。
　この図３に示す等価回路と図１に示すアクティブ容量回路１０との対応関係は次の通りである。
　図３に示す等価回路におけるトランスコンダクタンス回路Ｘ１（＋Ｇｍ）のゲートは、図１に示すＭＯＳトランジスタＭ１１のゲートに対応し、トランスコンダクタンス回路Ｘ１（＋Ｇｍ）の出力はＭＯＳトランジスタＭ１２のドレインとインダクタ１３との間を流れる電流Ｉ１として現れる。
　図３に示す等価回路におけるトランスコンダクタンス回路Ｘ２（－Ｇｍ）のゲートは、図１に示すＭＯＳトランジスタＭ２１のゲートに対応し、トランスコンダクタンス回路Ｘ２（－Ｇｍ）の出力は、端子Ｔ１（ＭＯＳトランジスタＭ１１のゲート）とＭＯＳトランジスタＭ２１のドレインとの間を流れる電流Ｉ２として現れる。
　図３に示す等価回路におけるトランスコンダクタンス回路Ｘ３（＋Ｇｍ）のゲートは、図１に示すＭＯＳトランジスタＭ１２のゲートに対応し、トランスコンダクタンス回路Ｘ３（＋Ｇｍ）の出力はＭＯＳトランジスタＭ１１のドレインとインダクタ１３との間を流れる電流Ｉ３として現れる。
　図３に示す等価回路におけるトランスコンダクタンス回路Ｘ４（－Ｇｍ）のゲートは、図１に示すＭＯＳトランジスタＭ２２のゲートに対応し、トランスコンダクタンス回路Ｘ４（－Ｇｍ）の出力は、端子Ｔ２（ＭＯＳトランジスタＭ１２のゲート）とＭＯＳトランジスタＭ２２のドレインとの間を流れる電流Ｉ４として現れる。
　以上のように、図１の回路は、図３に示す等価回路に表現された回路構成を実現しており、しかも、略同一サイズの複数のＮチャネルＭＯＳトランジスタによって構成してあるため、ばらつきが発生しにくい。
　もちろん、図３に示す等価回路に表現された範囲内で上述したアクティブ容量回路１０の構成は適宜に変更可能である。例えば、図４に示すように、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとの組み合わせで、アクティブ容量回路を構成するトランスコンダクタンス回路を構成してもよい。
　以上説明したアクティブ容量回路１０の容量値Ｃは、下記（５）式により表すことができる。下記（５）式において、Ｌはインダクタ１３のインダクタンス、Ｇｍはトランスコンダクタンス回路１１のトランスコンダクタンスである。
Figure JPOXMLDOC01-appb-M000005
　上記（５）式によれば、トランスコンダクタンス回路１１のトランスコンダクタンスＧｍを変化させると、アクティブ容量回路１０全体の容量値Ｃが変化することが分かる。しかも、トランスコンダクタンス回路１１を構成するＭＯＳトランジスタＭ１１，Ｍ１２，Ｍ２１，Ｍ２２にカレントミラーする電流値を連続的に変化させればトランスコンダクタンス回路１１のトランスコンダクタンスＧｍも連続的に変化し、アクティブ容量回路１０の容量値を連続的に変化させることが可能であることが分かる。
　このように構成されたアクティブ容量回路１０は、設計バラつきを極めて小さくできる。一般的なメタル容量では±２０％程度の設計バラつきが発生するところ、アクティブ容量回路１０においてはメタル容量を用いないため、メタル容量に起因する設計バラつきが発生しない。また、アクティブ容量回路１０のトランスコンダクタンス回路１１のトランスコンダクタンスＧｍはコンスタントＧｍ技術を用いることで一定に制御可能であるため、設計パラメータを削減できる（変動要因がインダクタのみ）。さらに、インダクタ成分Ｌのバラつきは±３％程度であるため、アクティブ容量回路１０全体としてバラつきが極めて小さく、信頼性の高い容量設計が可能となる。また、アクティブ容量回路１０をインダクタとトランスコンダクタンス回路１１の組み合わせで構成してコンスタントＧｍ技術を用いてトランスコンダクタンス回路１１のトランスコンダクタンスＧｍを一定に制御することにより、プロセスバラつき、電圧変動、温度変化を極めて小さくできる。
　図５は、コンスタントＧｍ技術を適用した電流ＤＡＣ ５０の一例を示す図である。同図に示す電流ＤＡＣ ５０は、上述した図２に示す電流ＤＡＣ ５０の各スイッチトランジスタＭ６１～Ｍ６ｎについて、ＮＭＯＳのスイッチトランジスタＭ７１～Ｍ７ｎ及びトランジスタＭ８１～Ｍ８ｎの２段構成としてある。
　そして、スイッチトランジスタＭ７１～Ｍ７ｎについては、スイッチトランジスタＭ６１～Ｍ６ｎと同様に用い、トランジスタＭ８１～Ｍ８ｎについては、別途に設けるコンスタントＧｍバイアス回路Ｃ２によってゲートにバイアス電圧を印加する構成としてある。
これにより、アクティブ容量回路１０のトランスコンダクタンスＧｍがスイッチトランジスタＭ７１～Ｍ７ｎのオンされた数に応じた一定の値に制御される。
　また、図６は、コンスタントＧｍ技術を適用した電流ＤＡＣ ５０の他の例を示す図である。同図に示す電流ＤＡＣ ５０は、コンスタントＧｍバイアス回路Ｃ３が生成したバイアス電圧Ｖｂｉａｓを、アクティブ容量回路１０の電流源ＭＯＳトランジスタＭ３１，Ｍ３２，Ｍ４１，Ｍ４２のゲートに印加する構成である。コンスタントＧｍバイアス回路Ｃ３の可変抵抗の抵抗値を外部の制御部（不図示）からの制御信号（Ｃｔｌ２）によって制御可能であり、この可変抵抗の抵抗値を制御することにより、コンスタントＧｍバイアス回路Ｃ３が制御するアクティブ容量回路１０のＧｍ（コンスタントＧｍ）の値を調整することができる。
　また、アクティブ容量回路１０は、１Ｖ以下の低電圧動作が可能である。すなわち、電源－グランド間に配設すべき必須回路要素としては１つのＮＭＯＳと１つのＰＭＯＳを直列接続した構成のみであり、ＮＭＯＳのゲートソース間電位ＶｇｓとＰＭＯＳのドレインソース間電位Ｖｄｓに誤差を加えた程度の電圧で駆動可能である。
　また、従来の容量バンクの場合、スイッチで容量値を切り替えることで広い可変範囲を実現することになるため、上述したように、スイッチの寄生容量が同時に増加して実効的な容量値が制限されていた。これに対し、アクティブ容量回路１０は、電気的に容量を可変するため、寄生容量を増やすことなく広い可変範囲を実現することができる。その他、トランジスタと配線層のみで電気的に可変可能な容量を実現できるため、プロセス依存性がなく、デジタル技術との親和性が高い。
（Ｂ）第２の実施形態：
　図７は、本実施形態に係る発振回路１００の基本構成を示す図である。
　発振回路１００は、容量値を可変制御可能な第１の実施形態に係るアクティブ容量回路１０とインダクタ２０とによりＬＣ型発振回路を構成しており、アクティブ容量回路１０及びインダクタ２０のそれぞれに対して負性抵抗回路３０を並列接続した構成である。なお、発振回路１００を後述する図１０に示すＰＬＬ回路に用いる場合は、アクティブ容量回路１０に入力されるバイアス電圧Ｖｂｉａｓとして、ループフィルタ３０３の出力するバイアス電圧Ｖｂｉａｓが入力される。
　インダクタ２０は、等価なインダクタ２１，２２が直列接続された構成であり、インダクタ２１，２２の接続点が定電圧源Ｖｄｄに接続されている。この接続点と定電圧源Ｖｄｄの間には、定電流源を介挿してもよく、この場合、定電圧源Ｖｄｄの電圧が変動した場合にも発振回路１００に流れる電流が安定する。これにより、トランスコンダクタンスＧｍが更に変動しにくくなり、発振周波数の変動をより抑制することができる。
　負性抵抗回路３０は、クロスカップルされた一対のＮＭＯＳ３１，３２により構成されている。すなわち、ＮＭＯＳ３１のゲートとＮＭＯＳ３２のドレインが接続され、ＮＭＯＳ３１のドレインとＮＭＯＳ３２のゲートが接続されている。ＮＭＯＳ３１，３２のソースは低電位側電圧源Ｖｓｓに接続されている。負性抵抗回路３０は、アクティブ容量回路１０とインダクタ２０が形成するＬＣ回路部分の寄生抵抗成分による減衰分を発振回路１００の信号増幅により相殺する負性抵抗として機能する。
　このようなアクティブ容量回路１０を用いた発振回路１００は、上述したアクティブ容量回路１０自体が有する利点に加えて、アクティブ容量回路１０の容量値を連続的に可変可能である。このため、従来の発振回路に比べて発振周波数を連続的に可変可能であり、寄生容量が小さくて済むため消費電流が従来に比べて小さくなる利点もある。また、以下に説明する利点もある。
　図８は、発振回路１００を構成するアクティブ容量回路１０の発振周波数と「ジッタを発振回路１００のサイクルタイムで除した値」の関係を示す図である。アクティブ容量回路１０の容量値を増加させると発振回路１００における発振周波数Ｆは低くなる方向に変化する。
　ここで、従来、発振周波数を可変とする回路構成として、アクティブＬ回路が知られている（例えば、特表２０１４－５０２８２０号公報、等）。アクティブＬ回路は、トランジスタのトランスコンダクタンスと容量とを用いて構成した可変インダクタである。すなわち、アクティブＬ回路を用いた発振回路の容量にはメタル容量を用いられており、メタル容量は上述したように通常±２０％程度の設計バラつきを持っているため、アクティブＬ回路全体としてバラつきが大きくなるデメリットがある。
　また、アクティブＬ回路を用いた発振回路は、アクティブＬ回路のトランスコンダクタンスを調整することによりインダクタンスを変化させて発振周波数を調整する。ここで、発振回路では、インダクタンスが一定の固定Ｌ回路に対して並列にアクティブＬ回路を接続して用いる。このため、発振回路にアクティブＬ回路を接続すると、発振回路全体の実効的なインダクタンスが低下する方向に変化する。
　従って、インダクタンスが増加するようにアクティブＬ回路を制御しても、発振回路全体の実効的なインダクタンスの値は固定Ｌ回路の値によって制限されてしまい、発振回路にアクティブＬ回路を接続する前よりもインダクタンスを低くする方向、すなわち発振周波数を高周波側へ変化させる制御しか実効性がない。同時に、インダクタンスの増加とともにＭＯＳトランジスタに起因して発生するノイズ（以下、Ｇｍノイズと記載する）も増大していくため、アクティブＬ回路を接続した発振回路においては、周波数が高くなるほどＧｍノイズのジッタの影響が顕著化する。このため、アクティブＬ回路を用いた発振回路は、Ｇｍノイズによるジッタの影響が顕著化する周波数以下の低周波領域でしか利用できないデメリットがある。
　むろん、本実施形態に係る発振回路１００においても、Ｇｍノイズが発振周波信号に重畳される。しかしながら、本実施形態に係る発振回路１００においては、容量を並列に接続する構成であるため、発振回路にアクティブ容量回路を接続すると、発振回路全体の実効的な容量が上昇する方向に変化する。そして、アクティブ容量回路１０の容量値を増加させていくと、発振回路１００における発振周波数Ｆは低くなる方向に変化していく。同時に、容量の増加とともにＭＯＳトランジスタに起因して発生するノイズ（以下、Ｇｍノイズと記載する）も増大していくが、アクティブ容量回路１０を接続した発振回路においては、図８に示すように、ジッタを発振回路のサイクルタイムで除した値は周波数が低下するほど増加する傾向であり、サイクルタイムが長くなる低周波領域においてＧｍノイズによるジッタの影響を受けにくくなることが分かる。すなわち、本実施形態に係る発振回路１００においては、Ｇｍノイズがジッタに影響しにくいメリットがある。
　更に、発振回路１００を高周波で発振させる場合は、アクティブ容量回路１０をオフして寄生容量とインダクタ１３とで発振させることで、Ｇｍノイズが見えなくなる。
　また、本実施形態に係る発振回路１００は、固定値の固定容量回路をアクティブ容量回路１０に並列接続し、スイッチを用いて固定容量回路を発振回路１００に接続するか否かを切り替える構成としてもよい。すなわち、発振回路１００のＬＣ発振回路を構成する容量として、アクティブ容量回路１０と固定容量回路を並列接続した回路を用いるか、アクティブ容量回路１０のみを用いるか、を切り替え可能とする。この構成であっても、固定容量回路とインダクタ１３とで発振している際は、Ｇｍノイズが見えなくなる。
　また、本実施形態に係る発振回路１００は、図１２に示すように、アクティブ容量回路１０と並列に２つのバラクタ容量６０を接続してもよい。図１２のように構成された発振回路１００をＰＬＬ回路に用いる場合は、アクティブ容量回路１０に入力されるバイアス電圧Ｖｂｉａｓとしては上述した第１の実施形態のようにコンスタントＧｍ技術を適用した電流ＤＡＣ ５０等からバイアス電圧Ｖｂｉａｓを入力し、２つのバラクタ容量の接続点にはループフィルタ３０３の出力するバイアス電圧Ｖｂｉａｓを入力する。この構成であっても、Ｇｍノイズを極めて小さくすることができる。
（Ｃ）第３の実施形態：
　図９は、本実施形態に係る発振回路２００の構成を示す図である。同図に示す発振回路２００は、第２の実施形態に係る発振回路１００においてアクティブ容量回路１０を複数並列接続した構成である。なお、複数のアクティブ容量回路１０の間でインダクタ１３は共通化することができる。すなわち、容量値の可変範囲がより広いアクティブ容量回路はアクティブ容量回路１０を複数並列接続して実現することができるが、この場合、インダクタ１３に対し、各アクティブ容量回路１０を構成するトランスコンダクタンス回路を複数並列接続して実現することができる。以下、発振回路２００の説明において、発振回路１００と共通する構成については同じ符号を付し、詳細な説明を省略する。
　発振回路２００は、使用するアクティブ容量回路１０の数の調整と、各アクティブ容量回路１０にカレントミラーする電流値の調整とを組み合わせることで、非常に広い容量値の可変範囲を実現することができる。すなわち、発振回路２００に接続して使用するアクティブ容量回路１０の数を調整することで粗い容量調整を実現し、電流ＤＡＣ ５０が発生するカレントミラー電流値を調整することで細かい容量調整を実現できる。なお、アクティブ容量回路１０の数の調整とカレントミラー電流値を調整は、不図示の外部の制御回路から入力される制御信号に応じて行われる。
（Ｄ）第４の実施形態：
　図１０は、本実施形態に係るＰＬＬ（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）回路を示すブロック図である。なお、ＰＬＬ回路は、上述した発振回路１００又は発振回路２００を利用して好適な回路構成の一例であり、発振回路１００又は発振回路２００を利用する回路構成はこれに限るものではない。
　ＰＬＬ回路３００は、位相比較器３０１、チャージポンプによる駆動回路３０２、ループフィルタ３０３、電圧制御発振器３０４、および分周器３０５を有する。電圧制御発振器３０４には、上述した発振回路１００又は発振回路２００を利用する。
　発振回路１００又は発振回路２００は、アクティブ容量回路１０を構成するＭＯＳトランジスタのトランスコンダクタンスＧｍの切り替えを、電流ＤＡＣ ５０の発生する電流値により行う。電流ＤＡＣ ５０は、デジタル制御が容易であるため、デジタル制御によって周波数をコントロールするデジタル制御発振器として利用できる。このため、本実施形態に係るＰＬＬ回路３００は、いわゆる、完全デジタル位相同期回路として構成することもできる。
（Ｅ）その他応用例：
　図１１は、上述したアクティブ容量回路１０を利用して好適な各種応用例を示してある。なお、これら応用例はあくまで一例であり、本明細書で紹介したアクティブ容量回路は、容量値の切り替え調整が必要な様々な場面で使用可能であることは言うまでもない。
　図１１（ａ）は、ローパスフィルタの容量としてアクティブ容量回路１０を用いた例である。このローパスフィルタによれば、容量値の切替えにより広いカットオフ周波数を実現できる。
　図１１（ｂ）は、デカップリング容量としてアクティブ容量回路１０を用いた例である。電源等の回路では、面積とノイズ性能にトレードオフが生じるが、上述したアクティブ容量回路１０を用いることにより、非常に高い容量値を低ノイズで実現できるため、オンチップ容量として利用可能である。
　図１１（ｃ）は、可変位相補償容量としてアクティブ容量回路１０を用いた例である。
オペアンプを利用する回路では、安定性確保のため、位相補償容量が必要になる場合がある。このとき、負荷条件は状況により変化するので、全条件に渡って性能保証することがアナログ回路を難しくする要因の１つである。可変容量を電気的に実現することで、状況に応じて自動的に最適な安定点を見つける回路を実現することができる。
　図１１（ｄ）は、終端抵抗をチップ内に組み込むＯＤＴ（Ｏｎ　Ｄｉｅ　Ｔｅｒｍｉｎａｔｉｏｎ）回路にアクティブ容量回路１０を用いた例である。高速インターフェース等では、反射波を防ぐためにレシーバ側のチップ内に終端回路を挿入する場合がある。終端回路は、抵抗のみで実現することも可能だが、抵抗のみで構成すると定常電流を消費するため、ＡＣ結合で実現する場合がある。この時、伝送周波数に対して容量値が適切でないとインピーダンスマッチングが取れなくなり、反射波成分を生じさせてしまう。本発明で容量を可変することにより、最適な容量値を設定可能になる。
　なお、本技術は上述した実施形態や変形例に限られず、上述した実施形態および変形例の中で開示した各構成を相互に置換したり組み合わせを変更したりした構成、公知技術並びに上述した実施形態および変形例の中で開示した各構成を相互に置換したり組み合わせを変更したりした構成、等も含まれる。また，本技術の技術的範囲は上述した実施形態に限定されず，特許請求の範囲に記載された事項とその均等物まで及ぶものである。
　そして、本技術は、以下のような構成を取ることができる。
（１）
　ＭＯＳトランジスタにより構成されたトランスコンダクタンス回路と、
　当該トランスコンダクタンス回路に並列接続されたインダクタと、
　前記ＭＯＳトランジスタのトランスコンダクタンスを可変するＧｍ制御回路と、を備えることを特徴とする可変容量回路。
（２）
　前記Ｇｍ制御回路は、前記ＭＯＳトランジスタのドレイン－ソース間に電流を流す電流源ＭＯＳトランジスタと、前記電流源ＭＯＳトランジスタのゲートに入力するゲート電圧を可変して生成する電圧制御部と、を有する前記（１）に記載の可変容量回路。
（３）
　前記トランスコンダクタンス回路は、第１端子にゲートを接続された第１ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタのドレインにゲートを接続され且つドレインを第２端子に接続された第２ＭＯＳトランジスタと、前記第２端子にゲートを接続された第３ＭＯＳトランジスタと、前記第３ＭＯＳトランジスタのドレインにゲートを接続され且つドレインを第１端子に接続された第４ＭＯＳトランジスタと、を有し、
　前記インダクタは、前記第１端子と前記第２端子の間に配設され、
　前記電流源ＭＯＳトランジスタは、前記第１ＭＯＳトランジスタ、前記第２ＭＯＳトランジスタ、前記第３ＭＯＳトランジスタ及び前記第４ＭＯＳトランジスタにそれぞれ設けられる、前記（２）に記載の可変容量回路。
（４）
　前記インダクタは、３次元構造を持つインダクタである、前記（１）～前記（３）の何れか１つに記載の可変容量回路。
（５）
　前記インダクタに対し、前記トランスコンダクタンス回路を複数並列接続した、前記（１）～前記（４）の何れか１つに記載の可変容量回路。
（６）
　ＭＯＳトランジスタにより構成されたトランスコンダクタンス回路と、
　当該トランスコンダクタンス回路に並列接続されたインダクタと、
　前記ＭＯＳトランジスタのトランスコンダクタンスを可変するＧｍ制御回路と、
　前記トランスコンダクタンス回路及び前記インダクタに並列接続された負性抵抗回路と、
を備えることを特徴とする発振回路。
（７）
　可変容量回路の制御方法であって、
　前記可変容量回路は、ＭＯＳトランジスタにより構成されたトランスコンダクタンス回路と、当該トランスコンダクタンス回路に並列接続されたインダクタと、前記ＭＯＳトランジスタのドレイン－ソース間に電流を流す電流源ＭＯＳトランジスタと、を備えており、
　前記電流源ＭＯＳトランジスタのゲートに入力するゲート電圧を可変して前記可変容量回路の容量値を調整するＧｍ制御工程を含む、可変容量回路の制御方法。
１０…アクティブ容量回路、１１…トランスコンダクタンス回路、１２…Ｇｍ制御回路、１３…インダクタ、５０…電流ＤＡＣ 、Ｇｍ…トランスコンダクタンス、Ｉ１１…電流、Ｉ１２…電流、Ｉ２１…電流、Ｉ２２…電流、Ｉｄｓ…電流、Ｌ１…第１ライン、Ｌ２…第２ライン、Ｌ３…第３ライン、Ｌ４…第４ライン、Ｍ１１…ＭＯＳトランジスタ、Ｍ１２…ＭＯＳトランジスタ、Ｍ２１…ＭＯＳトランジスタ、Ｍ２２…ＭＯＳトランジスタ、Ｍ３１…電流源ＭＯＳトランジスタ、Ｍ３２…電流源ＭＯＳトランジスタ、Ｍ４１…電流源ＭＯＳトランジスタ、Ｍ４２…電流源ＭＯＳトランジスタ、Ｍ５…ＰＭＯＳ 、Ｍ６１～Ｍ６ｎ…ＮＭＯＳ、Ｔ１…端子、Ｔ２…端子、Ｖｄｄ…定電圧源、Ｖｓｓ…グランド、Ｘ１…回路、Ｘ２…回路

Claims (7)

  1. 　ＭＯＳトランジスタにより構成されたトランスコンダクタンス回路と、
    　当該トランスコンダクタンス回路に並列接続されたインダクタと、
    　前記ＭＯＳトランジスタのトランスコンダクタンスを可変するＧｍ制御回路と、を備えることを特徴とする可変容量回路。
  2. 　前記Ｇｍ制御回路は、前記ＭＯＳトランジスタのドレイン－ソース間に電流を流す電流源ＭＯＳトランジスタと、前記電流源ＭＯＳトランジスタのゲートに入力するゲート電圧を可変して生成する電圧制御部と、を有する請求項１に記載の可変容量回路。
  3. 　前記トランスコンダクタンス回路は、第１端子にゲートを接続された第１ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタのドレインにゲートを接続され且つドレインを第２端子に接続された第２ＭＯＳトランジスタと、前記第２端子にゲートを接続された第３ＭＯＳトランジスタと、前記第３ＭＯＳトランジスタのドレインにゲートを接続され且つドレインを第１端子に接続された第４ＭＯＳトランジスタと、を有し、
    　前記インダクタは、前記第１端子と前記第２端子の間に配設され、
    　前記電流源ＭＯＳトランジスタは、前記第１ＭＯＳトランジスタ、前記第２ＭＯＳトランジスタ、前記第３ＭＯＳトランジスタ及び前記第４ＭＯＳトランジスタにそれぞれ設けられる、請求項２に記載の可変容量回路。
  4. 　前記インダクタは、３次元構造を持つインダクタである、請求項１に記載の可変容量回路。
  5. 　前記インダクタに対し、前記トランスコンダクタンス回路を複数並列接続した、請求項１に記載の可変容量回路。
  6. 　ＭＯＳトランジスタにより構成されたトランスコンダクタンス回路と、
    　当該トランスコンダクタンス回路に並列接続されたインダクタと、
    　前記ＭＯＳトランジスタのトランスコンダクタンスを可変するＧｍ制御回路と、
    　前記トランスコンダクタンス回路及び前記インダクタに並列接続された負性抵抗回路と、
    を備えることを特徴とする発振回路。
  7. 　可変容量回路の制御方法であって、
    　前記可変容量回路は、ＭＯＳトランジスタにより構成されたトランスコンダクタンス回路と、当該トランスコンダクタンス回路に並列接続されたインダクタと、前記ＭＯＳトランジスタのドレイン－ソース間に電流を流す電流源ＭＯＳトランジスタと、を備えており、
    　前記電流源ＭＯＳトランジスタのゲートに入力するゲート電圧を可変して前記可変容量回路の容量値を調整するＧｍ制御工程を含む、可変容量回路の制御方法。
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