JP2012044274A - 位相同期回路および無線通信装置 - Google Patents
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- 238000004891 communication Methods 0.000 title claims abstract description 13
- 230000010355 oscillation Effects 0.000 claims abstract description 39
- 238000012545 processing Methods 0.000 claims abstract description 13
- 239000003990 capacitor Substances 0.000 claims abstract description 11
- 238000012937 correction Methods 0.000 claims abstract description 10
- 230000006870 function Effects 0.000 claims description 9
- 230000005540 biological transmission Effects 0.000 claims description 4
- 238000006243 chemical reaction Methods 0.000 abstract description 12
- 238000013461 design Methods 0.000 abstract description 12
- 230000004044 response Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 13
- 102000006463 Talin Human genes 0.000 description 4
- 108010083809 Talin Proteins 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 102100031476 Cytochrome P450 1A1 Human genes 0.000 description 2
- 101000760620 Homo sapiens Cell adhesion molecule 1 Proteins 0.000 description 2
- 101000941690 Homo sapiens Cytochrome P450 1A1 Proteins 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 101100348617 Candida albicans (strain SC5314 / ATCC MYA-2876) NIK1 gene Proteins 0.000 description 1
- 102100035353 Cyclin-dependent kinase 2-associated protein 1 Human genes 0.000 description 1
- 101000737813 Homo sapiens Cyclin-dependent kinase 2-associated protein 1 Proteins 0.000 description 1
- 101001139126 Homo sapiens Krueppel-like factor 6 Proteins 0.000 description 1
- 101000710013 Homo sapiens Reversion-inducing cysteine-rich protein with Kazal motifs Proteins 0.000 description 1
- 101000661807 Homo sapiens Suppressor of tumorigenicity 14 protein Proteins 0.000 description 1
- 101100007329 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) COS1 gene Proteins 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 108090000237 interleukin-24 Proteins 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
- H03L7/101—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using an additional control signal to the controlled loop oscillator derived from a signal generated in the loop
- H03L7/102—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using an additional control signal to the controlled loop oscillator derived from a signal generated in the loop the additional signal being directly applied to the controlled loop oscillator
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03J—TUNING RESONANT CIRCUITS; SELECTING RESONANT CIRCUITS
- H03J2200/00—Indexing scheme relating to tuning resonant circuits and selecting resonant circuits
- H03J2200/10—Tuning of a resonator by means of digitally controlled capacitor bank
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
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Abstract
【解決手段】キャリブレーション部190は、電圧制御発振器184の出力発振信号の周波数をカウントするカウンタ回路191と、カウンタ回路のカウント結果を保持しておくための第1および第2の記憶回路193,194と、カウンタ回路とターゲット周波数を比較し大小を判定する比較回路195と、比較回路の結果を受けカウンタ回路のカウント結果と第1の記憶回路の保持結果を比較し、電圧制御発振器の容量バンクを制御する制御回路106と、電圧制御発振器にキャリブレーション電圧を生成し与える電圧生成回路197と、カウンタ回路のカウント結果と第1および第2の記憶回路の結果より演算を行い、演算結果に応じて電圧生成回路を制御する処理回路198と、を含む。
【選択図】図1
Description
図2は、図1中のPLL(周波数シンセサイザー)の一般的な構成を示す図である。
PLL9は、さらに、電圧制御発振器(Voltage Controlled Oscillator:VCO)13、および分周器(Divider:N)14により構成される。
また、RFトランシーバ1は高精度な変復調クロックが必要であるため、図2中のVCOは一般的にインダクタLとキャパシタCを用いたLC−VCOが用いられている。
ここで、図3中の端子TVCTLおよび端子TOUTはそれぞれ図2中の端子TVCTLおよび端子TOUTを示している。
まず、リファレンス信号REFとPLL9の出力OUTを分周した信号FBの位相差をPFD10で位相差情報として検出しCP11にわたす。
その位相差に応じた電流をCP11がLF12に流し込み、LF12が電圧情報へと変換する。その電圧VCTLをVCO13が受け取り、バラクタ容量CVARの容量を変化させ、発振周波数を変化させる。
このようにリファレンス信号REFと信号FBの位相(周波数)が同一になるまでフィードバックが行われることで、リファレンス信号REFに同期したクロックが生成される。
これは、バラクタ容量CVARとオフセット容量COSを数ビット(bit)設け、段階(デジタル)的に容量を変え、その間をバラクタ容量CVARで連続(アナログ)的に変化させることで実現される。
たとえば、図4中に符号Bで示すような特性も考えられるが、LC−VCOで実現することは非常に困難であり、実現できたとしてもVCO13の電圧対周波数変換利得Kvcoが大きくなってしまう。
電圧対周波数変換利得Kvcoが大きくなってしまうとCP11の電流ノイズやLF12の抵抗ノイズ等がこのKvco倍されてVCO13の出力位相ノイズに変換されてしまう。
よって、電圧対周波数変換利得Kvcoは一般的に小さいほうが良く、この電圧対周波数変換利得Kvcoをできるだけ小さくすることでPLL全体としての位相ノイズ設計を緩和できる。
つまり、図4中の特性曲線Aで示すように発振周波数を変化させるのが一般的であり、それなりに広い周波数レンジを低いKvcoでカバー可能である。
ここで非常に重要なのは、各バンド間に周波数冗長性を持たせておくことであり、この周波数冗長性のことを“バンドオーバーラップ”と呼ぶことにする。
後の説明のためにもこのバンドオーバーラップの定義をしておくことにする。
図5に示すバンドBand1に注目すると、バンドオーバーラップは2つのバンド間の周波数冗長性であるため、バンドBand2との間のバンドオーバーラップBOLH、バンドBand0との間のバンドオーバーラップBOLLが存在する。
バンドオーバーラップBOLHの定義は、周波数キャリブレーション電圧VcalにおけるバンドBand1とバンドBand2のそれぞれの周波数F1とF2の中間周波数F12cに対してどれだけのマージンをもっているかである。
具体的には、中間周波数F12cに対して、バンドBand1に最大コントロール電圧Vdrhを与えたときの発振周波数F1hがどれだけマージンを持っているかであり、以下のように表される。
具体的には、中間周波数F01cに対して、バンドBand1の最小コントロール電圧Vdrlを与えたときの発振周波数F1minがどれだけマージンを持っているかであり、以下のように表される。
しかし、バンドオーバーラップを大きく取るということはKvcoを高くすることと等価であり、PLL位相ノイズ設計とのトレードオフとなるため、できるだけバンドオーバーラップを小さく設計したいというのが一般的である。
また、上記説明中にあった電圧VdrhとVdrlはそれぞれCPが性能を保証できる出力ダイナミックレンジの最大値と最小値である。
よって、この電圧により周波数可変レンジが制限されるため、先端の低電圧プロセスでは、同じビット数で同様の周波数変化を実現する場合、Kvcoが高くなってしまい設計が厳しくなる。
さらに、システムの要求仕様としてターゲット周波数にロックさせ、その周波数に対して±数%周波数を変動させファインチューニングを行いたいという場合がある。このような場合にもバンドオーバーラップは大切な指標となる。
このため、図6に示すようにPLL本体以外に周波数キャリブレーションを行うための回路が必要となる。
図6は、PLL本体とキャリブレーション回路を示す図である。
キャリブレーション回路20は、ターゲット周波数に対してFC21がカウントした値を比較する比較回路(COMP)24を有する。
キャリブレーション回路20は、COMP24の比較結果を判定し、VCO13に制御信号を供給するコントロール回路(CTL)25、およびVCO13のコントロール電圧端子に電圧を与えるバイアス回路(VBIAS)26を有する。
次に、一般的なキャリブレーションシーケンスを図7に関連付けて説明する。
ここでは、NはSCTLコードを示しており、最大にすることで容量を全てON状態にして発振周波数が最も遅くなる状態を仮定している。その状態で外部基準クロックREFCLKを規定カウント時間としてVCO13の発振周波数をFC21がカウントする(ST2)。
そのFC21のカウント結果をCOMP24がREGTG22に保持されているターゲット周波数と比較し、ターゲット周波数より低ければ結果をREGFC23に保持する。再度CTL25がSCTLを変化させVCO13の発振周波数が上がるように制御し、発振周波数がターゲット周波数を超えるまで上記シーケンスを繰り返す。
もし、発振周波数がターゲット周波数を超えたら、現在のカウント値とREGFC23に保持されている1つ前の状態のカウント値でどちらがよりターゲット値に近いかを比較し、どちらのバンドを採用するかを判定してキャリブレーションシーケンスが終了となる。
バンド選択を誤ってしまう原因は図6のうちVBIASで示されるキャリブレーション時に与える電圧とその電圧対VCO発振周波数の関係によるものである。
図8にこの現象の例を示す。
図8(A)および(B)は、キャリブレーション電圧による周波数キャリブレーションミスを説明するためのVCOのコントロール電圧対周波数特性を示す図である。
この例ではVCO13のコントロール電圧の上限Vdrhと下限Vdrlのちょうど中間にキャリブレーション電圧Vcalがあり、各バンドはVdrl−Vdrh間でVcalとの交点に対して点対称である。
2つのバンドBand1とバンドBand2に対して、線Xで示すようにターゲット周波数Ftgがあるとする。また、VcalをバンドBand1、Band2にそれぞれ与えたときの周波数がそれぞれF1c、F2cとして示されており、その中間周波数がFcである。
先述のキャリブレーションシーケンスの説明から、Ftg<Fcであることからキャリブレーション回路はバンドBand1を選択する。
よって、キャリブレーションシーケンスが終了して、PLLとして動作させるとPLLのコントロール電圧が変化し、Vctl=VlfでFtgにロックすることとなる。このとき周波数F1hはFtgより十分高く、マージンがあることが分かる。
この例では電圧Vdrl、Vcal、およびVdrhの関係は同じであるが、各バンドはVdrl−Vdrh間でVcalに対して非対称である。
この図8(B)から、Ftg<Fcであるため、周波数キャリブレーション回路20はバンドBand1を選択する。キャリブレーションシーケンスを終了してPLL動作に移り、コントロール電圧を変化させバンドBand1の最高周波数F1hにしてもFtgに到達しない。
つまり図8(B)に示すVcalで周波数キャリブレーションを行った場合、PLLはFtgにロックすることができず、誤ったバンドを選択していることになる。
よって、上記説明のような固定電圧を周波数キャリブレーションに用いるとターゲット周波数に届かないバンドを選択してしまう可能性がある。
このキャリブレーションミスを防ぐため、バラクタ容量を大きくし、周波数変動量を増加させることでバンドオーバーラップを増加させ、確実にターゲット周波数をカバーできるように設計する。
しかし先述した通り、バンドオーバーラップを大きくとるということはkvcoを大きくするのと等価であり、PLLの位相ノイズ設計とのトレードオフが問題となる。
なお、説明は次の順番で行う。
1.RFトランシーバ(無線通信装置)およびPLLの基本構成
2.周波数キャリブレーション回路の構成およびキャリブレーションシーケンス
図9は、本発明の実施形態に係る無線通信装置としてのRFトランシーバの構成例を示す図である。
図10は、本発明の実施形態に係るキャリブレーション回路を含むPLL(周波数シンセサイザー)の構成例を示す図である。
RFトランシーバ100は、第1の周波数変換部としてのミキサ160、第2の周波数変換部としてのミキサ170、および周波数シンセサイザとしてのPLL(PLL:Phase Locked Loop:位相同期回路)180を有する。PLLは位相同期部を形成する。
ミキサ160では、PLL180により局部発振信号により周波数差が導出され、後段の処理系に出力される。
また、ミキサ170でPLL180により供給される局部発振信号を受けて混合処理が施され、フィルタ150を介してPA130で増幅され、アンテナ110を通して無線により送信される。
そして、PLL180は、図10に示すように、周波数キャリブレーション回路190を含んで構成される。
PLL180、さらに、VCO(Voltage Controlled Oscillator:電圧制御発振器)184、およびDN(Divider:分周器)185により構成される。
また、RFトランシーバ100は高精度な変復調クロックが必要であるため、図10中のVCO184はインダクタLとキャパシタCを用いたLC−VCOが用いられる。
ここで、図11中の端子TVCTLおよび端子TOUTはそれぞれ図10中の端子TVCTLおよび端子TOUTを示している。
まず、リファレンス信号REFとPLL180の出力OUTを分周した信号FBの位相差をPFD181で位相差情報として検出しCP182にわたす。
その位相差に応じた電流をCP182がLF183に流し込み、LF83が電圧情報へと変換する。その電圧VCTLをVCO184が受け取り、バラクタ容量CVAR1の容量を変化させ、発振周波数を変化させる。
このようにリファレンス信号REFと信号FBの位相(周波数)が同一になるまでフィードバックが行われることで、リファレンス信号REFに同期したクロックが生成される。
これにより、バンドオーバーラップを確保し、必要以上に電圧対周波数変換利得Kvcoを大きくしないことでPLLの定数設計とのトレードオフを緩和することが可能に構成される。
以下、周波数キャリブレーション回路の構成およびキャリブレーションシーケンスについて説明する
キャリブレーション回路190は、ターゲット周波数に対してFC191がカウントした値を比較する比較回路(COMP)195を有する。
キャリブレーション回路190は、COMP195の比較結果を判定し、VCO184に制御信号を供給するコントロール回路(CTL)196、VCO184のコントロール電圧端子にキャリブレーション電圧を与えるバイアス回路(VBIAS)197を有する。VBIAS197は電圧生成回路を構成する。
キャリブレーション回路190は、カウンタ値保持回路(REGFC)193,194の保持値に応じてFC191のカウント結果と2つの保持回路193,194の結果より演算をし、VBIAS197を制御するための処理回路(CALC)198を有する。
図13(A)および(B)は、本実施形態に係る周波数キャリブレーションを説明するためのコントロール電圧対周波数特性を示す図である。
図13(A)は(中間周波数Fc)>(バンドBand1の周波数F1)の場合、図13(B)はFc<F1の場合である。
次に、本実施形態に係るキャリブレーションシーケンスを図12および図13に関連付けて説明する。
また、VBIAS197でVCTLとして電圧V(M)、M=0,1,2の3種類を生成するが、まず第1の電圧V(0)(図13に示すV0に相当)に設定し、VCO184に与える。
その時の第1の周波数F0をFC191でカウントし、その値をREGFC193に格納する。
次に、第2の電圧V(1)(図13に示すV1に相当)に設定し、VCOに184与え、上記と同様に第2の周波数F1をFC191でカウントし、その結果をREGFC(2)194に格納する。
次に、第3の電圧V(2)(図13のV2に相当)に設定し、VCO184に与え、同様に第3の周波数F2をFC191でカウントする(ST12〜ST14)。
個々でV1はV0とV2の間で任意に選択可能であるが、電源グランドの中間電圧を用いるのが生成し易い等の観点から望ましい。よって、以下ではV1をV0とV2の中間電圧に選んだとして以下説明する。
第1の周波数F0と第3の周波数F2から下記式5で中間周波数Fcを求める。
もしFc>F1であれば関数F(v)は下記式6のように求められ、
外部基準クロックREFCLKを規定カウント時間としてVCO184の発振周波数をFC21がカウントする(ST17〜ST19)。
そのFC191のカウント結果をCOMP195がREGTG22に保持されているターゲット周波数と比較し、ターゲット周波数より低ければ結果をREGFC193に保持する。再度CTL25がSCTLを変化させVCO184の発振周波数が上がるように制御し、発振周波数がターゲット周波数を超えるまで上記シーケンスを繰り返す。
もし、発振周波数がターゲット周波数を超えたら、現在のカウント値とREGFC193に保持されている1つ前の状態のカウント値でどちらがよりターゲット値に近いかを比較し、どちらのバンドを採用するかを判定しキャリブレーションシーケンスが終了となる。
VBIAS197は、図14に示すように、抵抗R0〜RN+1とスイッチSw0〜SwNから成り、スイッチSwがCALC198からの信号で切替え、そのコードに応じた電圧を出力する。
この抵抗ラダーで生成する電圧の中に図13に示すV0、V1、およびV2に相当する電圧も生成できるようにしておけばよい。
このようなキャリブレーション電圧を決定するためのシーケンスを行う。
その後に周波数キャリブレーションを行うことでVCO184を構成する素子がどのようにバラつこうと、常にバンドオーバーラップBOLHとBOLLが最大に取れる電圧にVcalが補正される。
上記から必要以上に電圧対周波数変換利得Kvcoをあげる必要が無いため、バラクタ容量を大きくする必要が無い。つまり小面積化の可能性がある。
さらに、電圧対周波数変換利得Kvcoを抑えられるためPLLの位相ノイズ設計とのトレードオフ緩和ができ、設計の容易化にも繋がる。
製造ばらつきに依存せず、簡単な回路構成でバンドオーバーラップを最大化可能である。
必要以上にバラクタ容量を大きくする必要が無いため回路面積の削減が期待できる。
必要以上にバラクタ容量を大きくする必要が無いため電圧対周波数変換利得Kvcoを下げられ、PLLとしての位相ノイズ設計緩和が期待できる。
Claims (8)
- 容量バンクを有し電圧情報に応じて発振周波数を変化させる電圧制御発振器を含み、上記電圧制御発振器の発振信号を基準信号に位相同期させる位相同期部と、
電圧制御発振器の周波数キャリブレーションを行うに当たり上記電圧制御発振器に適切なキャリブレーション電圧を与えるための電圧補正機能を含むキャリブレーション部と、を有し、
上記キャリブレーション部は、
上記電圧制御発振器の出力発振信号の周波数をカウントするカウンタ回路と、
上記カウンタ回路のカウント結果を保持しておくための第1の記憶回路および第2の記憶回路と、
上記カウンタ回路とターゲット周波数を比較し大小を判定する比較回路と、
上記比較回路の結果を受け上記カウンタ回路のカウント結果と前記第1の記憶回路の保持結果を比較し、上記電圧制御発振器の容量バンクを制御する制御回路と、
上記電圧制御発振器にキャリブレーション電圧を生成し与える電圧生成回路と、
上記カウンタ回路のカウント結果と上記第1および第2の記憶回路の結果より演算を行い、演算結果に応じて上記電圧生成回路を制御する処理回路と、を含む
位相同期回路。 - 上記キャリブレーション部の処理回路は、
上記電圧生成回路により3つの異なる第1の電圧、第2の電圧、および第3の電圧を上記電圧制御発振器の与えたときの第1の電圧のときの第1の周波数、第2の電圧のときの第2の周波数、第3の電圧のときの第3の周波数の3つの周波数データにより上記演算を行う
請求項1記載の位相同期回路。 - 上記処理回路は、
上記第1の周波数と第3の周波数から中間周波数を求め、上記第2の周波数が上記中間周波数より高いか低いかを判定して場合分けし、それぞれの場合の電圧対周波数の1次近似関数を求め、中間周波数となる電圧を近似的に求め、当該電圧に応じた電圧を生成するように上記電圧生成回路を制御する
請求項2記載の位相同期回路。 - 上記位相同期部は、
上記基準信号と上記電圧制御発振器の出力発振信号との位相を比較する位相比較器と、
上記位相比較器の位相比較情報を電流に変換するチャージポンプと、
上記チャージポンプから電流を流し込み、電流情報を電圧情報に変換し上記電圧制御発振器に供給するループフィルタと、を含む
請求項1から3のいずれか一に記載の位相同期回路。 - 無線信号を受信するアンテナと、
基準信号に位相同期した発振信号を出力する位相同期回路と、
アンテナで受信した受信信号の利得を制御する低雑音増幅器と、
上記低雑音増幅器を介した受信信号を上記位相同期回路の発振信号を受けて周波数変換する第1の周波数変換部と、
送信信号を上記位相同期回路の発振信号を受けて周波数変換する第2の周波数変換部と、
上記第2の周波数変換部による送信信号を増幅し、上記アンテナ側に出力する電力増幅器と、を有し、
上記位相同期回路は、
容量バンクを有し電圧情報に応じて発振周波数を変化させる電圧制御発振器を含み、上記電圧制御発振器の発振信号を基準信号に位相同期させる位相同期部と、
電圧制御発振器の周波数キャリブレーションを行うに当たり上記電圧制御発振器に適切なキャリブレーション電圧を与えるための電圧補正機能を含むキャリブレーション部と、を有し、
上記キャリブレーション部は、
上記電圧制御発振器の出力発振信号の周波数をカウントするカウンタ回路と、
上記カウンタ回路のカウント結果を保持しておくための第1の記憶回路および第2の記憶回路と、
上記カウンタ回路とターゲット周波数を比較し大小を判定する比較回路と、
上記比較回路の結果を受け上記カウンタ回路のカウント結果と前記第1の記憶回路の保持結果を比較し、上記電圧制御発振器の容量バンクを制御する制御回路と、
上記電圧制御発振器にキャリブレーション電圧を生成し与える電圧生成回路と、
上記カウンタ回路のカウント結果と上記第1および第2の記憶回路の結果より演算を行い、演算結果に応じて上記電圧生成回路を制御する処理回路と、を含む
無線通信装置。 - 上記キャリブレーション部の処理回路は、
上記電圧生成回路により3つの異なる第1の電圧、第2の電圧、および第3の電圧を上記電圧制御発振器の与えたときの第1の電圧のときの第1の周波数、第2の電圧のときの第2の周波数、第3の電圧のときの第3の周波数の3つの周波数データにより上記演算を行う
請求項5記載の無線通信装置。 - 上記処理回路は、
上記第1の周波数と第3の周波数から中間周波数を求め、上記第2の周波数が上記中間周波数より高いか低いかを判定して場合分けし、それぞれの場合の電圧対周波数の1次近似関数を求め、中間周波数となる電圧を近似的に求め、当該電圧に応じた電圧を生成するように上記電圧生成回路を制御する
請求項6記載の無線通信装置。 - 上記位相同期部は、
上記基準信号と上記電圧制御発振器の出力発振信号との位相を比較する位相比較器と、
上記位相比較器の位相比較情報を電流に変換するチャージポンプと、
上記チャージポンプから電流を流し込み、電流情報を電圧情報に変換し上記電圧制御発振器に供給するループフィルタと、を含む
請求項5から7のいずれか一に記載の無線通信装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010181247A JP5573484B2 (ja) | 2010-08-13 | 2010-08-13 | 位相同期回路および無線通信装置 |
US13/067,671 US8412120B2 (en) | 2010-08-13 | 2011-06-20 | Phase-locked circuit and radio communicating device |
CN201110230440.2A CN102377430B (zh) | 2010-08-13 | 2011-08-12 | 锁相电路和无线电通信设备 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010181247A JP5573484B2 (ja) | 2010-08-13 | 2010-08-13 | 位相同期回路および無線通信装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012044274A true JP2012044274A (ja) | 2012-03-01 |
JP5573484B2 JP5573484B2 (ja) | 2014-08-20 |
Family
ID=45565182
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010181247A Expired - Fee Related JP5573484B2 (ja) | 2010-08-13 | 2010-08-13 | 位相同期回路および無線通信装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US8412120B2 (ja) |
JP (1) | JP5573484B2 (ja) |
CN (1) | CN102377430B (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015154486A (ja) * | 2014-02-13 | 2015-08-24 | 富士通株式会社 | 信号生成システム及び方法 |
WO2017126241A1 (ja) * | 2016-01-21 | 2017-07-27 | ソニー株式会社 | 可変容量回路、発振回路、および、可変容量回路の制御方法 |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101904749B1 (ko) * | 2012-05-10 | 2018-10-08 | 삼성전자주식회사 | 위상 고정 루프의 스위칭 및 위상 잡음 향상 기법을 적용한 트랜시버 |
JP2014022766A (ja) * | 2012-07-12 | 2014-02-03 | Sony Corp | 信号処理装置および方法、受信装置および方法、並びに、送信装置および方法 |
KR20150073391A (ko) * | 2013-12-23 | 2015-07-01 | 삼성전자주식회사 | 전압 제어 발진기 및 이를 포함하는 위상 고정 루프 |
US9503107B1 (en) * | 2015-07-27 | 2016-11-22 | Qualcomm Incorporated | Closed loop bank selection for temperature compensation in wireless systems |
CN106130544B (zh) * | 2016-06-15 | 2021-10-29 | 上海兆芯集成电路有限公司 | 自动频带校准方法与系统 |
JP2018085563A (ja) * | 2016-11-21 | 2018-05-31 | ソニーセミコンダクタソリューションズ株式会社 | 発振装置、および発振方法 |
CN106936428A (zh) * | 2017-02-24 | 2017-07-07 | 苏州威发半导体有限公司 | 锁相环电路中自动频率控制的实现方法 |
CN107040257B (zh) * | 2017-03-17 | 2020-09-01 | 上海东软载波微电子有限公司 | 锁相环带宽控制电路及方法 |
US10965415B2 (en) * | 2017-03-25 | 2021-03-30 | Lg Electronics Inc. | Method for assigning PTRS for phase noise removal in wireless communication system, and device therefor |
KR102493467B1 (ko) * | 2017-08-16 | 2023-01-31 | 삼성전자 주식회사 | 버랙터 회로를 포함하는 발진장치 및 이의 동작 방법 |
CN107561516B (zh) * | 2017-08-29 | 2019-09-13 | 纵目科技(厦门)有限公司 | 一种雷达快速校正发射频率的方法 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04186926A (ja) * | 1990-11-20 | 1992-07-03 | Matsushita Electric Ind Co Ltd | クロック発生装置 |
JPH10271001A (ja) * | 1997-03-21 | 1998-10-09 | Sony Corp | 発振制御装置 |
JP2004007433A (ja) * | 2002-05-31 | 2004-01-08 | Renesas Technology Corp | 通信用半導体集積回路装置 |
JP2005318509A (ja) * | 2004-03-31 | 2005-11-10 | Nec Compound Semiconductor Devices Ltd | Pll周波数シンセサイザ回路及びその周波数チューニング方法 |
JP2007067635A (ja) * | 2005-08-30 | 2007-03-15 | Asahi Kasei Microsystems Kk | 半導体集積回路 |
JP2008005141A (ja) * | 2006-06-21 | 2008-01-10 | Sony Corp | 電圧制御発振装置及びその制御方法 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05152989A (ja) * | 1991-12-02 | 1993-06-18 | Sony Corp | スーパーヘテロダイン受信機 |
JP3839117B2 (ja) * | 1997-01-30 | 2006-11-01 | 株式会社ルネサステクノロジ | Pll回路およびそれを用いた無線通信端末機器 |
JP2010035098A (ja) * | 2008-07-31 | 2010-02-12 | Sony Corp | 位相同期回路並びに記録再生装置および電子機器 |
JP4650554B2 (ja) * | 2008-10-22 | 2011-03-16 | ソニー株式会社 | 無線受信機 |
-
2010
- 2010-08-13 JP JP2010181247A patent/JP5573484B2/ja not_active Expired - Fee Related
-
2011
- 2011-06-20 US US13/067,671 patent/US8412120B2/en not_active Expired - Fee Related
- 2011-08-12 CN CN201110230440.2A patent/CN102377430B/zh not_active Expired - Fee Related
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04186926A (ja) * | 1990-11-20 | 1992-07-03 | Matsushita Electric Ind Co Ltd | クロック発生装置 |
JPH10271001A (ja) * | 1997-03-21 | 1998-10-09 | Sony Corp | 発振制御装置 |
JP2004007433A (ja) * | 2002-05-31 | 2004-01-08 | Renesas Technology Corp | 通信用半導体集積回路装置 |
JP2005318509A (ja) * | 2004-03-31 | 2005-11-10 | Nec Compound Semiconductor Devices Ltd | Pll周波数シンセサイザ回路及びその周波数チューニング方法 |
JP2007067635A (ja) * | 2005-08-30 | 2007-03-15 | Asahi Kasei Microsystems Kk | 半導体集積回路 |
JP2008005141A (ja) * | 2006-06-21 | 2008-01-10 | Sony Corp | 電圧制御発振装置及びその制御方法 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015154486A (ja) * | 2014-02-13 | 2015-08-24 | 富士通株式会社 | 信号生成システム及び方法 |
WO2017126241A1 (ja) * | 2016-01-21 | 2017-07-27 | ソニー株式会社 | 可変容量回路、発振回路、および、可変容量回路の制御方法 |
US10566954B2 (en) | 2016-01-21 | 2020-02-18 | Sony Corporation | Variable capacitance circuit, oscillator circuit, and method of controlling variable capacitance circuit |
Also Published As
Publication number | Publication date |
---|---|
US20120040627A1 (en) | 2012-02-16 |
JP5573484B2 (ja) | 2014-08-20 |
US8412120B2 (en) | 2013-04-02 |
CN102377430A (zh) | 2012-03-14 |
CN102377430B (zh) | 2016-01-20 |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20130620 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140213 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140507 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
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|
LAPS | Cancellation because of no payment of annual fees |