JP2015154486A - 信号生成システム及び方法 - Google Patents

信号生成システム及び方法 Download PDF

Info

Publication number
JP2015154486A
JP2015154486A JP2014228596A JP2014228596A JP2015154486A JP 2015154486 A JP2015154486 A JP 2015154486A JP 2014228596 A JP2014228596 A JP 2014228596A JP 2014228596 A JP2014228596 A JP 2014228596A JP 2015154486 A JP2015154486 A JP 2015154486A
Authority
JP
Japan
Prior art keywords
signal
oscillator
frequency
free
running
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2014228596A
Other languages
English (en)
Other versions
JP6485003B2 (ja
Inventor
ダブリュ ウォーカー・ウィリアム
W Walker William
ダブリュ ウォーカー・ウィリアム
ネドヴィッチ・ニコラ
Nikola Nedwich
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Publication of JP2015154486A publication Critical patent/JP2015154486A/ja
Application granted granted Critical
Publication of JP6485003B2 publication Critical patent/JP6485003B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
    • H03B1/00—Details
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
    • H03B19/00—Generation of oscillations by non-regenerative frequency multiplication or division of a signal from a separate source
    • H03B19/06—Generation of oscillations by non-regenerative frequency multiplication or division of a signal from a separate source by means of discharge device or semiconductor device with more than two electrodes
    • H03B19/08—Generation of oscillations by non-regenerative frequency multiplication or division of a signal from a separate source by means of discharge device or semiconductor device with more than two electrodes by means of a discharge device
    • H03B19/12—Generation of oscillations by non-regenerative frequency multiplication or division of a signal from a separate source by means of discharge device or semiconductor device with more than two electrodes by means of a discharge device using division only
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
    • H03B27/00—Generation of oscillations providing a plurality of outputs of the same frequency but differing in phase, other than merely two anti-phase outputs
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/03—Astable circuits
    • H03K3/0315—Ring oscillators
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/0805—Details of the phase-locked loop the loop being adapted to provide an additional control signal for use outside the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/24—Automatic control of frequency or phase; Synchronisation using a reference signal directly applied to the generator

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

【課題】複数の発振器の自走周波数を略等しくすることで発振器間の注入同期を得ることを可能にする信号生成システム等を提供する。【解決手段】信号生成システムは、第１の発振器を含むフェーズロックループを含んでよい。システムは、第２の発振器を更に含んでよい。第１の発振器は、フェーズロックループによって生成されるフェーズロックループ制御信号に基づき第１の信号を生成するよう構成されてよい。第２の発振器は、フェーズロックループ制御信号に基づき第２の信号を生成するよう構成され、第１の信号の自走周波数が、第１の発振器からのエネルギが第２の発振器に結合される場合に第１の発振器と第２の発振器との間の注入同期を得るよう、第２の信号の自走周波数と略等しくなるようにする。【選択図】図１

Description

本願で論じられる実施形態は、注入同期のためのモノリシック信号生成に関する。
クロック分配、又は複数のクロックの生成は、マルチプロセッサ、マルチチャネル高速トランシーバ、及び多数の他のタイプの同期システムにおいて、ますます一般的になりつつある。例えば、幾つかの最近のマルチレーン・トランシーバは、トランシーバのレーンごとに２５ギガビット／秒又はそれ以上で動作し、その結果、トランシーバは、トランシーバの各レーンにおいて、フルレート・アーキテクチャに関し２５ギガヘルツ又はそれ以上、あるいは、ハーフレート・アーキテクチャに関し１２．５ギガヘルツ又それ以上で動作するクロックを有する。夫々のレーンについてそれらの周波数で動作するクロックを分配又は生成するための電力は、そのようなトランジスタの総電力の大部分を消費している。２５ギガヘルツ又はそれ以上で動作する分散クロックにおけるジッタを制御することは、ますます困難になりつつある。
クロックをトランシーバの各レーンへ分配する目下の方法は、１つのクロックを生成する中央のフェーズロックループ（ＰＬＬ）と、クロックを他のレーンへ分配するリピータとを含む。そのようなリピータは、通常は消費電力が多く、デューティサイクル歪み及びジッタを生じさせる。代替的に、又は追加的に、ＰＬＬは、トランシーバの各レーンのためのクロックを生成するよう、夫々のレーンに含まれてよい。しかし、夫々のレーンにおいてＰＬＬを有することは、高い電力消費と、大きい面積オーバヘッドとに帰結し得る。
本願で請求される対象は、上述されたもののような環境においてのみ動作し又はあらゆる欠点を解消する実施形態に制限されない。むしろ、ここまで記載されてきた背景は、本願で記載される実施形態が実施され得る技術分野の一例を例示するためにのみ提供される。
上記を鑑み、本発明は、複数の発振器の自走周波数を略等しくすることで発振器間の注入同期を得ることを可能にする信号生成システム及び方法を提供する。
実施形態の態様に従って、信号生成システムは、第１の発振器を含むフェーズロックループを含んでよい。当該システムは、第２の発振器を更に含んでよい。前記第１の発振器は、前記フェーズロックループによって生成されるフェーズロックループ制御信号に基づき第１の信号を生成するよう構成されてよい。前記第２の発振器は、前記フェーズロックループ制御信号に基づき第２の信号を生成するよう構成されてよく、前記第１の信号の自走周波数が、前記第１の発振器からのエネルギが前記第２の発振器に結合される場合に前記第１の発振器と前記第２の発振器との間の注入同期を得るよう前記第２の信号の自走周波数と略等しくなるようにする。
実施形態の目的及び利点は、少なくとも、特許請求の範囲において特に指摘されている要素、特徴、及び組み合わせによって、実現及び達成されるであろう。上記の概要及び下記の詳細な説明は、例及び解説であり、請求される本発明の限定でないことが、理解されるべきである。例となる実施形態は、添付の図面の使用を通じて、更なる限定性及び詳細を有して記載及び説明されるであろう。
本発明の実施形態によれば、複数の発振器の自走周波数を略等しくすることで発振器間の注入同期を得ることを可能にする信号生成システム及び方法を提供することが可能となる。
信号生成システムの例のブロック図である。
信号生成方法の例のフローチャートである。
信号生成システムの他の例のブロック図である。
信号生成システムの他の例のブロック図である。
信号生成システムを較正する方法の例のフローチャートである。 信号生成システムを較正する方法の例のフローチャートである。
実施形態の態様に従って、同じ周波数を有する信号を生成するためのシステム及び方法が、本願において開示される。例えば、システム及び方法は、高速トランシーバの複数のレーンにおける使用のために同じ周波数のクロック信号を生成するのに使用されてよい。幾つかの実施形態において、例となるシステムは、第１の発振器を備えるフェーズロックループ（ＰＬＬ）を含んでよい。システムは、第２の発振器を更に有してよく、該第２の発振器は、第１の発振器及び第２の発振器が電気的又は機械的に注入同期され得るように較正される。第１及び第２の発振器が注入同期される場合に、それらは、同じ周波数を有する信号を生成してよい。
２つの発振器の注入同期をもたらす幾つかの条件は、次の式において説明される：

α＿ｍｉｎ＝Ｑ×（ω＿１−ω＿２）／ω＿０
上記の式で、α＿ｍｉｎは、注入同期の最小結合強度であり、Ｑは、発振器のクオリティ・ファクタであり、ω１及びω２は、２つの発振器の自走周波数（注入同期前の発振器の周波数）であり、ω０は、発振器が注入同期される場合にそれらの発振器の同期された周波数である。幾つかの環境において、発振器どうしの間で大きい結合強度を達成することは、困難であり得る。例えば、発振器どうしの間の大きい磁気結合強度は、発振器どうしをより近くに置くことによって、又は発振器に磁性材料を導入することによって、達成されてよい。それらはいずれも、幾つかのシステム設計においては望ましくないことがある。他の例として、発振器どうしの間のより大きい電気結合強度は、電気注入同期のために供給される電力の量を増大させることによって、達成されてよい。結果として、より小さい値のα＿ｍｉｎが、幾つかの環境においては望ましいことがある。
より小さい値のα＿ｍｉｎは、発振器のＱを小さくすること、又は発振器の自走周波数間の差を小さくすることによって、達成されてよい。発振器のＱを小さくすることは、小さくされたＱが、発振器によって生成される信号の位相ノイズの増大又はジッタの増大を生じさせ得るので、望ましくないことがある。幾つかの実施形態に従って、本願で開示されるシステム及び方法は、発振器によって生成される信号の自走周波数間の差が小さくされた発振器を提供する。発振器によって生成される信号の自走周波数間の差を小さくすることによって、発振器どうしを注入同期させるための結合強度は低減されてよい。幾つかの実施形態において、発振器によって生成される信号の周波数間の差は、発振器の間で制御信号を供給することによって、且つ、発振器を較正することによって、小さくされてよい。
本発明の実施形態は、添付の図面を参照して説明されるであろう。
図１は、本願で記載される少なくとも一実施形態に従って配置される信号生成システム１００（“システム１００”）の例のブロック図である。システム１００は、ＰＬＬ制御ユニット１０６及び第１の発振器１１０を含むＰＬＬ１０４と、第２の発振器１２０と、較正モジュール１３０とを含んでよい。
ＰＬＬ制御回路１０６は、第１の発振器１１０、第２の発振器１２０、及び較正モジュール１３０と通信上結合されてよい。第１の発振器１１０は、ＰＬＬ制御回路１０６及び較正モジュール１３０へ通信上結合されてよい。較正モジュール１３０は、第２の発振器１２０と通信上結合されてよい。較正モジュール１３０はまた、ＰＬＬ制御回路１０６及び第１の発振器１１０へ通信上結合されてよい。
ＰＬＬ１０４は、リファレンス信号１０２を受信し、第１の信号１１２を生成するよう構成されてよい。第１の信号１１２は、リファレンス信号１０２の周波数及び位相に関係する周波数及び位相を有してよい。特に、ＰＬＬ制御回路１０６は、リファレンス信号１０２及び第１の信号１１２を受信し、リファレンス信号１０２と第１の信号１１２とを比較するよう構成されてよい。リファレンス信号１０２と第１の信号１１２との比較に基づき、ＰＬＬ制御回路１０６は、ＰＬＬ制御信号１０８を生成し、ＰＬＬ制御信号１０８を出力するよう構成されてよい。ＰＬＬ制御信号１０８は、第１の発振器１１０及び第２の発振器１２０を制御するよう構成されてよい。幾つかの実施形態において、ＰＬＬ制御信号１０８は、アナログ信号若しくはデジタル信号又はアナログ信号とデジタル信号との組み合わせであってよい。ＰＬＬ制御信号１０８がアナログ信号である場合に、ＰＬＬ制御信号１０８は電圧又は電流信号であってよい。
第２の発振器１２０は、第２の信号１２２を生成し、第２の信号１２２を出力するよう構成されてよい。システム１００の動作の間、第２の発振器１２０は、受信されたＰＬＬ制御信号１０８と、注入同期信号１４０と、較正モジュール１３０から受信されるチューニング信号１３２とに基づき、第２の信号１２２を生成するよう構成されてよい。システム１００の較正の間、第２の発振器１２０は、チューニング信号１３２と、較正モジュール１３０から受信される較正制御信号１３６とに基づき、第２の信号１２２を生成するよう構成されてよい。
較正モジュール１３０は、チューニング信号１３２を生成し、チューニング信号１３２を出力するよう構成されてよい。幾つかの実施形態において、較正モジュール１３０は、第１の信号１１２の自走周波数と第２の信号１２２の自走周波数との間の比較に基づき、チューニング信号１３２を生成するよう構成されてよい。較正モジュール１３０は更に、較正制御信号１３６を生成し、較正制御信号１３６を第１の発振器１１０及び第２の発振器１２０へ出力するよう構成されてよい。
幾つかの実施形態において、較正モジュール１３０は、ＰＬＬ制御回路１０６、第１の発振器１１０、及び第２の発振器１２０のためのイネーブル／ディセーブル信号１３４を生成するよう構成されてよい。
幾つかの実施形態において、較正モジュール１３０は、回路であってよい。そのような及び他の実施形態において、較正モジュール１３０は、第１及び第２の信号１１２及び１２２の周波数を測定するための周波数カウンタと、第１の信号１１２及びチューニング信号１３２の周波数を記憶するためのレジスタと、有限状態機械のような制御ロジックとを含んでよい。代替的に、又は追加的に、較正モジュール１３０は、ハードウェアと、プロセッサ又は同様のものによって実行されるよう構成されるコンピュータ実行可能命令との組み合わせであってよい。
システム１００は、第１の発振器１１０によって生成される第１の信号１１２及び第２の発振器１２０によって生成される第２の信号１２２が略同じ周波数を有し、それにより、第１の発振器１１０及び第２の発振器１２０が注入同期され得るように構成されてよい。第１の信号１１２及び第２の信号１２２の周波数を略同じにさせるよう、システム１００、及び、特に、第２の発振器１２０は、較正されてよい。
第２の発振器１２０の較正の議論は、次のとおりである。幾つかの実施形態において、較正を開始するよう、較正モジュール１３０は、イネーブル／ディセーブル信号１３４を第１の発振器１１０、第２の発振器１２０、及びＰＬＬ制御回路１０６へ送信することによって、第１の発振器１１０を有効にし、且つ、第２の発振器１２０及びＰＬＬ制御回路１０６を無効にしてよい。較正モジュール１３０は、次いで、較正制御信号１３６を生成し、第１の発振器１１０へ送信してよい。較正制御信号１３６に基づき、第１の発振器１１０は、第１の信号１１２を生成し、第１の信号１１２を較正モジュール１３０へ送信してよい。較正モジュール１３０は、第１の信号１１２の周波数を測定し記憶してよい。較正の間、第１の信号１１２は、自走であってよく、第１の信号１１２がＰＬＬ１０４によって供給される帰還ループ構成に基づかず較正制御信号１３６に基づくことを示す。
第１の信号１１２を受信した後、較正モジュール１３０は、第１の発振器１１０を無効にし、且つ、第２の発振器１２０を有効にしてよい。第２の発振器１２０を有効にした後、第２の発振器１２０は、較正モジュール１３０によって供給される較正制御信号１３６に基づき、第２の信号１２２を生成してよい。較正モジュール１３０は、第２の信号１２２の周波数を測定し、第２の信号１２２の周波数を第１の信号１１２の周波数と比較してよい。第２の信号１２２の周波数と第１の信号１１２の周波数との比較に基づき、較正モジュール１３０は、チューニング信号１３２を生成してよい。チューニング信号１３２は、第２の発振器１２０へ送信されてよい。チューニング信号１３２は、第２の発振器１２０に、第２の信号１２２の周波数及び／又は位相を調整させてよい。較正の間、第２の信号１２２は、自走であってよく、第２の信号１２２がＰＬＬタイプの帰還ループ又は注入同期に基づかず較正制御信号１３６及びチューニング信号１３２に基づくことを示す。
較正モジュール１３０は、調整された第２の信号１２２の周波数を測定し、調整された第２の信号１２２の周波数を第１の信号１１２の周波数と比較してよい。その比較に基づき、較正モジュール１３０は、第２の発振器１２０へ供給されるチューニング信号１３２を変更してよい。このように、較正モジュール１３０は、第１及び第２の信号１１２及び１２２の周波数間の差が特定の範囲内になるまで、チューニング信号１３２を変更し続けてよい。例えば、幾つかの実施形態において、較正モジュール１３０は、第１及び第２の信号１１２及び１２２の周波数間の差が１０００Ｈｚ、１００００Ｈｚ、５００００Ｈｚ、又は何らかの他の差の範囲内になるまで、チューニング信号１３２を変更し続けてよい。幾つかの実施形態において、特定の範囲は、第１の発振器１１０と第２の発振器１２０との間の結合強度に基づき、決定されてよい。第１及び第２の信号１１２及び１２２の周波数間の差が特定の範囲内になった後、較正モジュール１３０は、チューニング信号１３２を変更するのをやめてよく、チューニング信号１３２を記憶してよい。これにより、第２の発振器１２０の較正を終えてよい。
第２の発振器１２０を較正した後、較正モジュール１３０は、ＰＬＬ制御回路１０６、第１の発振器１１０、及び第２の発振器１２０を有効にしてよい。ＰＬＬ制御回路１０６は、ＰＬＬ制御信号１０８を生成してよく、ＰＬＬ制御信号１０８を第１の発振器１１０へ及び第２の発振器１２０へ供給してよい。較正モジュール１３０は、第２の発振器１２０の較正により得られるチューニング信号１３２を第２の発振器１２０へ供給してよい。第１の発振器１１０は、ＰＬＬ制御信号１０８に基づき第１の信号１１２を生成してよく、第２の発振器１２０は、ＰＬＬ制御信号１０８、チューニング信号１３２、及び注入同期信号１４０に基づき第２の信号１２２を生成してよい。システム１００の非較正動作の間、第１の信号１１２は自走でなく、ＰＬＬ１０４によって制御されてよい。同様に、第２の信号１２２は自走でなく、注入同期されてよい。
第１及び第２の信号１１２及び１２２の自走周波数は、第１の発振器１１０及び第２の発振器１２０が注入同期により結合され得るように、略等しくなり得る。幾つかの実施形態において、第１及び第２の発振器１１０及び１２０が注入同期される間、第１及び第２の信号１１２及び１２２の周波数は等しい。システム１００のリファレンス信号１０２又は何らかの側面のわずかの変化は、ＰＬＬ制御信号１０８の変化を生じさせ得る。しかしながら、第１の発振器１１０及び第２の発振器１２０はいずれもＰＬＬ制御電圧に基づき動作しているので、システム１００における変化は、第１及び第２の信号１１２及び１２２の両方の周波数及び／又は位相に対する変化を生じさせ得る。結果として、ＰＬＬ制御電圧の変化は、第１及び第２の発振器１１０及び１２０を注入同期から外れさせ得る第１及び第２の信号１１２及び１２２の間の差の変化を生じさせない。
幾つかの実施形態において、第１及び第２の発振器１１０及び１２０は、磁気的に注入同期されてよい。そのような及び他の実施形態において、注入同期信号１４０は、第１及び第２の発振器１１０及び１２０の間の磁気結合であってよい。注入同期信号１４０のゲインは１よりも小さく、第１及び第２の発振器１１０及び１２０を注入同期させるよう、第１の発振器１１０から第２の発振器１２０へ供給される第１の発振器１１０に関連した電力に対して、低減された量の電力を示す。低減された量の電力は、第１及び第２の信号１１２及び１２２が注入同期される前に第１及び第２の信号１１２及び１２２の自走周波数が略等しいことによる。
代替的に、又は追加的に、第１及び第２の発振器１１０及び１２０は、電気的に注入同期されてよい。そのような及び他の実施形態において、注入同期信号１４０は、第１の発振器１１０から第２の発振器１２０へ供給される第１の信号１１２であってよい。注入同期信号１４０のゲインは１よりも小さく、第１の信号１１２の一部のみが注入同期のために第２の発振器１２０へ供給されることを示す。低減された量の電力は、第１及び第２の信号１１２及び１２２が注入同期される前に第１及び第２の信号１１２及び１２２の自走周波数が略等しいことによる。
幾つかの実施形態において、チューニング信号１３２は、第２の信号１２２を生成するときに第２の発振器１２０によって使用されるキャパシタンスの量を調整してよい。代替的に、又は追加的に、チューニング信号１３２は、第２の発振器１２０の動作の周波数バンドを調整してよい。幾つかの実施形態において、システム１００は、トランシーバの部分であってよい。そのような及び他の実施形態において、第１及び第２の信号１１２及び１２２は、クロック信号であってよい。
幾つかの実施形態において、第１の発振器１１０及び第２の発振器１２０は、アナログ又はデジタル発振器であってよい。例えば、第１の発振器１１０及び第２の発振器１２０のいずれか一方又は両方は、電圧制御型発振器、数値制御型発振器、又はデジタル制御型発振器であってよい。幾つかの実施形態において、ＰＬＬ１０４は、タイプＩ ＰＬＬ、タイプＩＩ ＰＬＬ、タイプＩＩＩ ＰＬＬ、又は他のタイプのＰＬＬであってよい。幾つかの実施形態において、第１の発振器１１０及び第２の発振器１２０は、リング発振器又はＬＣタンク発振器のような同じ発振器タイプであってよい。代替的に、又は追加的に、第１及び第２の発振器１１０及び１２０は、異なるタイプの発振器であってよい。
変更、付加、又は省略は、本開示の適用範囲から逸脱することなしに、システム１００に対してなされてよい。例えば、幾つかの実施形態において、何らかの他のモジュール又は回路が、イネーブル信号１３４をＰＬＬ制御回路１０６、第１の発振器１１０、及び第２の発振器１２０へ供給してよい。加えて、システム１００は、単一の第２の発振器１２０を含むように表されているが、第２の発振器１２０と同じように動作することができる複数の発振器を含んでよい。複数の発振器の夫々は、ＰＬＬ制御回路１０６からＰＬＬ制御信号１０８を受信してよい。代替的に、又は追加的に、複数の発振器の夫々は、複数の発振器の夫々のための較正モードの間に決定される較正モジュール１３０からの個々のチューニング信号を受信してよい。代替的に、又は追加的に、較正制御信号１３６及びＰＬＬ制御信号１０８は、同じバス上で伝送されてよい。
代替的に、又は追加的に、システム１００は、第１及び第２の信号１１２及び１２２を較正モジュール１３０へ供給する前に第１の信号１１２及び第２の信号１２２を分周するための１又はそれ以上の分周器を更に含んでよい。そのような及び他の実施形態において、分周された第１及び第２の信号１１２及び１２２は、較正モジュール１３０によって比較されてよい。分周された第１及び第２の信号１１２及び１２２を較正モジュール１３０へ供給することによって、第１及び第２の信号１１２及び１２２の周波数を測定するための回路の複雑性は低減され得、且つ、第１及び第２の信号１１２及び１２２を較正モジュール１３０へ供給するための電力要件は低減され得る。
図２は、本願で記載される少なくとも一実施形態に従って配置される信号生成方法２００の例のフローチャートである。方法２００は、幾つかの実施形態において、図１のシステム１００のような信号生成システムによって実施されてよい。個別のブロックとして表されているとしても、様々なブロックは、所望の実施に依存して、更なるブロックに分けられても、より少ないブロックへとまとめられても、又は除去されてもよい。
方法２００は、ブロック２０２から開始してよい。ブロック２０２で、自走第１信号が、ＰＬＬ内の第１の発振器を用いて生成されてよい。自走第１信号は、較正制御信号に基づいてよい。
ブロック２０４で、自走第２信号が、第２の発振器を用いて生成されてよい。自走第２信号は、較正制御信号及びチューニング信号に基づいてよい。幾つかの実施形態において、第１の発振器は、第１の発振器タイプであってよく、第２の発振器は、第１の発振器タイプとは異なる第２の発振器タイプであってよい。
ブロック２０６で、チューニング信号は、自走第１信号の周波数と自走第２信号の周波数との間の比較に基づき生成されてよい。幾つかの実施形態において、チューニング信号を生成することは、自走第１信号の周波数と自走第２信号の周波数とを比較し、自走第１信号の周波数と自走第２信号の周波数とが略等しくなるまでチューニング信号を変更することを含んでよい。
幾つかの実施形態において、チューニング信号を変更することは、自走第２信号を生成するために第２の発振器によって使用されるキャパシタンスを変更してよい。代替的に、又は追加的に、チューニング信号を変更することは、第２の発振器の動作の周波数バンドを変更してよい。
ブロック２０８で、フェーズロックループされた第１の信号が、ＰＬＬ内の第１の発振器を用いて生成されてよい。フェーズロックループされた第１の信号は、ＰＬＬによって生成されるＰＬＬ制御信号に基づいてよい。
ブロック２１０で、注入同期された第２の信号が、第２の発振器を用いて生成されてよい。注入同期された第２の信号は、フェーズロックループされた第１の信号の周波数と注入同期された第２の信号の周波数とが等しくなるように、ＰＬＬ制御信号及びチューニング信号に基づいてよい。
幾つかの実施形態において、フェーズロックループされた第１の信号及び注入同期された第２の信号は更に、周波数バンド選択信号に基づいてよい。幾つかの実施形態において、フェーズロックループされた第１の信号の周波数及び注入同期された第２の信号の周波数は、第１の発振器と第２の発振器との間の注入同期の結果として等しくなり得る。
当業者であれば、本願で開示されるこのような及び他のプロセス及び方法に関し、プロセス及び方法において実行される機能が異なる順序で実施されてよいと認識するであろう。加えて、説明されているステップ及び動作は例としてのみ与えられており、ステップ及び動作の幾つかは、開示されている実施形態の本質を損なうことなしに、任意であっても、より少ないステップ及び動作にまとめられても、又は更なるステップ及び動作に拡張されてもよい。
例えば、方法２００は、第１の発振器と第２の発振器との間の注入同期を得るよう、フェーズロックループされた第１の信号の少なくとも一部を第２の発振器へ供給することを更に含んでよい。代替的に、又は追加的に、方法２００は、自走第１信号の周波数及び自走第２信号の周波数が略等しくなるまでチューニング信号を変更する場合に第１の発振器を無効にすることを更に含んでよい。
図３は、本願で記載される少なくとも一実施形態に従って配置される信号生成システム３００（“システム３００”）の他の例のブロック図である。システム３００は、ＰＬＬ制御回路３０６及び第１の発振器３１０を含むＰＬＬ３０４を含んでよい。システム３００は、第２の発振器３２０、第３の発振器３３０、及び較正モジュール３４０を更に含んでよい。
第１の発振器３１０は、インダクタ３１２、第１のキャパシタバンク３１４、第２のキャパシタバンク３１６、及びゲインブロック３１８を含んでよい。第１の発振器３１０は、第１の信号３１１を生成し、第１の信号３１１を第１の発振器３１０、ＰＬＬ制御回路３０６、及び較正モジュール３４０へ出力するよう構成されてよい。第１の信号３１１の周波数及び位相は、第１のキャパシタバンク３１４及び第２のキャパシタバンク３１６において選択されるキャパシタンスの量と、インダクタ３１２のインダクタンスとに依存してよい。ゲインブロック３１８は、第１の信号３１１を生じさせる、第１のキャパシタバンク３１４及び第２のキャパシタバンク３１６において選択されるキャパシタンスとインダクタ３１２のインダクタンスとの間の発振を引き起こすためのエネルギを供給してよい。
較正モジュール３４０から受信される調整信号３４２は、第１の信号３１１を生成するよう第２のキャパシタバンク３１６によって寄与されるキャパシタンスの量を選択してよい。較正モジュール３４０から受信される周波数バンド選択信号３４８は、第１の信号３１１を生成するよう第１のキャパシタバンク３１４によって寄与されるキャパシタンスの量を選択してよい。
第２の発振器３２０は、インダクタ３２２、第１のキャパシタバンク３２４、第２のキャパシタバンク３２６、及びゲインブロック３２８を含んでよい。第２の発振器３２０は、第２の信号３２１を生成し、第２の信号３２１を第２の発振器３２０及び較正モジュール３４０へ出力するよう構成されてよい。第２の信号３２１の周波数及び位相は、第１のキャパシタバンク３２４及び第２のキャパシタバンク３２６において選択されるキャパシタンスの量と、インダクタ３２２のインダクタンスとに依存してよい。ゲインブロック３２８は、第２の信号３２１を生じさせる、第１のキャパシタバンク３２４及び第２のキャパシタバンク３２６において選択されるキャパシタンスとインダクタ３２２のインダクタンスとの間の発振を引き起こすためのエネルギを供給してよい。
較正モジュール３４０から受信される第１のチューニング信号３４４は、第２の信号３２１を生成するよう第２のキャパシタバンク３２６によって寄与されるキャパシタンスの量を選択してよい。周波数バンド選択信号３４８は、較正モジュール３４０から第２の発振器３２０によって受信されてよく、第２の信号３２１を生成するよう第１のキャパシタバンク３２４によって寄与されるキャパシタンスの量を選択してよい。
第３の発振器３３０は、インダクタ３３２、第１のキャパシタバンク３３４、第２のキャパシタバンク３３６、及びゲインブロック３３８を含んでよい。第３の発振器３３０は、第３の信号３３１を生成し、第３の信号３３１を第３の発振器３３０及び較正モジュール３４０へ出力するよう構成されてよい。第３の信号３３１の周波数及び位相は、第１のキャパシタバンク３３４及び第２のキャパシタバンク３３６において選択されるキャパシタンスの量と、インダクタ３３２のインダクタンスとに依存してよい。ゲインブロック３３８は、第３の信号３３１を生じさせる、第１のキャパシタバンク３３４及び第２のキャパシタバンク３３６において選択されるキャパシタンスとインダクタ３３２のインダクタンスとの間の発振を引き起こすためのエネルギを供給してよい。
較正モジュール３４０から受信される第２のチューニング信号３４６は、第３の信号３３１を生成するよう第２のキャパシタバンク３３６によって寄与されるキャパシタンスの量を選択してよい。周波数バンド選択信号３４８は、較正モジュール３４０から第３の発振器３３０によって受信されてよく、第３の信号３３１を生成するよう第１のキャパシタバンク３３４によって寄与されるキャパシタンスの量を選択してよい。
ＰＬＬ制御回路３０６は、分周器３８０、位相検出器（ＰＤ）３８２、電荷ポンプ（ＣＰ）３８４、及びローパスフィルタ（ＬＦ）３８６を含んでよい。分周器３８０は、第１の信号３１１を受信し、第１の信号３１１を分周するよう構成されてよい。分周された第１の信号３１１は、ＰＤ３８２へ供給されてよい。ＰＤ３８２は、分周された第１の信号３１１及びリファレンス信号３６０を受信してよく、分周された第１の信号３１１及びリファレンス信号３６０の位相を比較してよい。その比較に基づき、ＰＤ３８２は、ＣＰ３８４へ送信されるエラー信号を生成してよい。ＣＰ３８４は、エラー信号を積分し、ＰＬＬ制御信号３５０を生成する。ＰＬＬ制御信号３５０は、ＬＦ３８６によってローパスフィルタリングされ、ＰＬＬ制御回路３０６によって出力される。幾つかの実施形態において、ＰＤ３８２は、位相−周波数検出器（ＰＦＤ）によって置換されてよい。
ＰＬＬ制御信号は、第１、第２、及び第３の発振器３１０、３２０、及び３３０へ供給されてよい。特に、ＰＬＬ制御信号３５０は、第１の信号３１１を生成するために第１の発振器３１０によって使用される第１のキャパシタバンク３１４のキャパシタンス、第２の信号３２１を生成するために第２の発振器３２０によって使用される第１のキャパシタバンク３２４のキャパシタンス、及び第３の信号３３１を生成するために第３の発振器３３０によって使用される第１のキャパシタバンク３３４のキャパシタンスへ供給されて、それらを調整する。
較正モジュール３４０は、調整信号３４２を生成し、調整信号３４２を出力するよう構成されてよい。較正モジュール３４０は更に、第１のチューニング信号３４４を生成し、第１のチューニング信号３４４を出力するよう、第２のチューニング信号３４６を生成し、第２のチューニング信号３４６を出力するよう、周波数バンド選択信号３４８を生成し、周波数バンド選択信号３４８を出力するよう、且つ較正制御信号３５２を生成し、較正制御信号３５２を第１、第２、及び第３の発振器３１０、３２０、及び３３０へ出力するよう構成されてよい。
較正制御信号３５２は、第１の信号３１１を生成するために第１の発振器３１０によって使用される第１のキャパシタバンク３１４のキャパシタンス、第２の信号３２１を生成するために第２の発振器３２０によって使用される第１のキャパシタバンク３２４のキャパシタンス、及び第３の信号３３１を生成するために第３の発振器３３０によって使用される第１のキャパシタバンク３３４のキャパシタンスを調整するよう構成されてよい。較正制御信号３５２は、システム３００の較正中に第１、第２、及び第３の発振器３１０、３２０、及び３３０へ供給され、ＰＬＬ制御信号３５０は、システム３００の非較正動作中に第１、第２、及び第３の発振器３１０、３２０、３３０へ供給され、それにより、それらの信号は、両方が同時に第１、第２、及び第３の発振器３１０、３２０、及び３３０へ供給されない点に留意されたい。
較正モジュール３４０は更に、ＰＬＬ制御回路３０６、第１の発振器３１０、第２の発振器３２０、及び第３の発振器３３０を有効又は無効にするよう構成されてよい。図３は、較正モジュール３４０が、ＰＬＬ制御回路３０６、第１の発振器３１０、第２の発振器３２０、及び第３の発振器３３０を有効又無効にするためにイネーブル信号を供給することを、図３における明りょうさのために表さないが、イネーブル信号は、較正モジュール１３０に関して図１において表されているのと同じように伝えられてよい。
システム３００は、第１、第２、及び第３の発振器３１０、３２０、及び３３０が注入同期され得るように、第１、第２、及び第３の信号３１１、３２１、及び３３１の自走周波数を略同じであるようにするよう構成される。特に、それにより、第１、第２、及び第３の発振器３１０、３２０、及び３３０は磁気的に注入同期されてよい。第１、第２、及び第３の信号３１１、３２１、及び３３１の自走周波数を略同じであるようにしようと試みる１つの方法は、第１、第２、及び第３の発振器３１０、３２０、及び３００を同じであるよう設計することであってよい。しかし、第１、第２、及び第３の発振器３１０、３２０、及び３３０が同じであるよう設計される場合でさえ、製造プロセスは、公差、エラー、等に起因して完璧でない。結果として、第１、第２、及び第３の発振器３１０、３２０、及び３３０は、同じであるよう設計された場合でさえ、製造後に異なることがある。そのような差異のために、第１、第２、及び第３の発振器３１０、３２０、及び３３０によって夫々生成される第１、第２、及び第３の信号３１１、３２１、及び３３１は、ＰＬＬ制御信号及び周波数バンド制御信号のような同じ又は略同じ信号が第１、第２、及び第３の発振器３１０、３２０、及び３３０へ供給される場合でさえ、同じ自走周波数を有さないことがある。
そのような差異を補償するよう、第１、第２、及び第３の発振器３１０、３２０、及び３００は、較正モジュール３４０によってチューニングされ得る第２のキャパシタバンク３１６、３２６、及び３３６を設けられる。特に、第２及び第３の発振器３２０及び３３０の第２のキャパシタバンク３２６及び３３６は、第２及び第３の信号３２１及び３３１の自走周波数が第１の信号３１１の自走周波数に近似するまで、較正モジュール３４０によってチューニングされてよい。
第２の発振器３２０の較正の議論は、次のとおりである。幾つかの実施形態において、較正を開始するよう、較正モジュール３４０は、第１の発振器３１０を有効にし、且つ、第２及び第３の発振器３２０及び３３０並びにＰＬＬ制御回路３０６を無効にしてよい。
較正モジュール３４０は、次いで、第１、第２、及び第３の発振器３１０、３２０、及び３３０のために動作の周波数バンドを選択してよい。所望の周波数バンドに基づき、較正モジュール３４０は、周波数バンド選択信号３４８を生成し、周波数バンド選択信号３４８を第１、第２及び第３の発振器３１０、３２０、及び３３０へ供給する。他の周波数バンドがシステム３００の動作の間に選択される場合は、システム３００の較正はもう一度やり直してよい。
次いで、較正制御信号３５２が較正モジュール３４０によって生成され、第１の発振器３１０へ供給されてよい。幾つかの実施形態において、較正制御信号３５２は、較正制御信号３５２についての値の範囲の中央値である値に設定されてよい。調整信号３４２がまた、第１の発振器３１０の第２のキャパシタバンク３１６へ供給されてよい。幾つかの実施形態において、第２のキャパシタバンク３１６、３２６、及び３３６は、微調整制御バラクタのアレイであってよい。そのような及び他の実施形態において、調整信号３４２は、第２のキャパシタバンク３１６におけるバラクタが中心点に設定されるように、設定されてよい。第２のキャパシタバンク３１６におけるバラクタは、第２及び第３の発振器３２０及び３３０の第２のキャパシタバンク３２６及び３３６をチューニングするための最大範囲を与えるよう中心点に設定されてよい。
第１の発振器３１０が調整信号３４２、周波数バンド選択信号３４８、及び較正制御信号３５２に基づき第１の信号３１１を生成する状態で、較正モジュール３４０は、第１の信号３１１の周波数を測定してよい。幾つかの実施形態において、第１の信号３１１の自走周波数は、リファレンスクロック及び周波数カウンタを用いて測定されてよい。
第１の発振器３１０の自走周波数を測定した後、較正モジュール３４０は、第１の発振器３１０を無効にしてよい。較正モジュール３４０は、第１のチューニング信号３４４を第２の発振器３２０へ供給してよい。幾つかの実施形態において、第１のチューニング信号３４４は、第２のキャパシタバンク３２６におけるバラクタが中心点に設定されるように、設定されてよい。
有効にされた後、第２の発振器３２０は、第１のチューニング信号３４４、周波数バンド選択信号３４８、及び較正制御信号３５２に基づき第２の信号３２１を生成してよい。較正モジュール３４０は、第１の信号３１１の自走周波数が測定される方法と同じように又は異なる方法で第２の信号３２１の自走周波数を測定してよい。較正モジュール３４０はまた、第１及び第２の信号３１１及び３２１の自走周波数を比較してよい。第２の信号３２１の自走周波数が、第１の信号３１１の自走周波数よりも閾値分を越えて大きい場合に、較正モジュール３４０は、第１のチューニング信号３４４を低下させることによって第１のチューニング信号３４４を変更してよい。第２の信号３２１の自走周波数が第１の信号３１１の自走周波数よりも閾値分を越えて小さい場合に、較正モジュール３４０は、第１のチューニング信号３４４を高めることによって第１のチューニング信号３４４を変更してよい。閾値は、幾つかある基準の中で特に、第１、第２、及び第３の発振器３１０、３２０、及び３３０の間の磁気結合強度、第２のキャパシタバンク３１６、３２６、及び３３６におけるキャパシタンスの量、第２の発振器３２０の最も細かいチューニングステップを決定するのに役立つ第２のキャパシタバンク３１６、３２６、及び３３６の精度に基づき、選択されてよい。
較正モジュール３４０は、第２の信号３２１の自走周波数が第１の信号３１１の自走周波数の閾範囲内になるまで、第２の信号３２１の自走周波数を測定し、第１のチューニング信号３４４を調整し続けてよい。第２の信号３２１の自走周波数を第１の信号３１１の自走周波数の閾範囲内にあるようにする第１のチューニング信号３４４の値は、較正モジュール３４０によって記憶されてよい。較正モジュール３４０は、次いで、第２の発振器３２０を無効にしてよい。
較正モジュール３４０は、次いで、第３の発振器３３０を有効にし、較正モジュール３４０が上述されたように第２の発振器３２０を較正するのと同じように、第２のチューニング信号３４６をチューニングすることによって第３の発振器３３０を較正してよい。
第２及び第３の発振器３２０及び３３０を較正した後、較正モジュール３４０は、ＰＬＬ制御回路３０６を有効にしてよく、それにより、ＰＬＬ制御信号３５０が第１、第２、及び第３の発振器３１０、３２０、及び３３０へ供給される。較正モジュール３４０は、周波数バンド選択信号３４８を第１、第２、及び第３の発振器３１０、３２０、及び３３０へ、調整信号３４２を第１の発振器３１０へ、且つ、較正された第１及び第２のチューニング信号３４４及び３４６を第２及び第３の発振器３２０及び３３０へ夫々供給してよい。第２及び第３の発振器３２０及び３３０が較正された状態で、第１、第２、及び第３の信号３１１、３２１、及び３３１の自走周波数は、略等しくなる。結果として、第１、第２、及び第３の発振器３１０、３２０、及び３３０は、第１、第２、及び第３の信号３１１、３２１、及び３３１の自走周波数が略等しくない場合と比べて低減された電力により磁気注入同期され得る。特に、第１及び第２の発振器３１０及び３２０は、磁気結合３７０により注入同期されてよい。第２及び第３の発振器３２０及び３３０は、磁気結合３７２により注入同期されてよく、第１及び第３の発振器３１０及び３３０は、磁気結合３７４により注入同期されてよい。
変更、付加、又は省略は、本開示の適用範囲から逸脱することなしに、システム３００に対してなされてよい。例えば、幾つかの実施形態において、較正モジュール３４０は、別個の周波数バンド選択信号３４８を第１、第２、及び第３の発振器３１０、３２０、及び３３０の夫々へ供給してよい。そのような及び他の実施形態において、第１、第２、及び第３の発振器３１０、３２０、及び３３０は、異なる設計を有してよい。結果として、較正モジュール３４０は、周波数バンド選択信号３４８並びに第１及び第２のチューニング信号３４４及び３４６を用いて第２及び第３の発振器３２０及び３３０を較正してよい。代替的に、又は追加的に、システム３００は、第１、第２、及び第３の信号３１１、３２１、及び３３１を較正モジュール３４０へ供給する前に第１、第２、及び第３の信号３１１、３２１、３３１を分周するよう１又はそれ以上の分周器を更に含んでよい。そのような及び他の実施形態において、分周された第１、第２、及び第３の信号３１１、３２１、及び３３１が較正モジュール３４０によって比較されてよい。分周された第１、第２、及び第３の信号３１１、３２１、及び３３１を較正モジュール３４０へ供給することによって、第１、第２、及び第３の信号３１１、３２１、及び３３１の周波数を測定するための回路の複雑性は低減され得、且つ、第１、第２、及び第３の信号３１１、３２１、及び３３１を供給するための電力要件は低減され得る。
図４は、本願で記載される少なくとも一実施形態に従って配置される信号生成システム４００（“システム４００”）の他の例のブロック図である。システム４００は、ＰＬＬ制御回路４０６及び第１の発振器４１０を含むＰＬＬ４０４と、第２の発振器４２０と、較正モジュール４４０とを含んでよい。
図４に表されるように、第１の発振器４１０は、インダクタンス−キャパシタンス発振器であってよい。第１の発振器４１０は、インダクタ４１２、第１のキャパシタバンク４１４、第２のキャパシタバンク４１６、及びゲインブロック４１８を含んでよい。第１の発振器４１０は、第１の信号４１１を生成し、第１の信号４１１を第１の発振器４１０、ＰＬＬ制御回路４０６、及び較正モジュール４４０へ出力するよう構成されてよい。第１の信号４１１の周波数及び位相は、第１のキャパシタバンク４１４及び第２のキャパシタバンク４１６において選択されるキャパシタンスの量と、インダクタ４１２のインダクタンスとに依存してよい。ゲインブロック４１８は、第１の信号４１１を生じさせる、第１のキャパシタバンク４１４及び第２のキャパシタバンク４１６において選択されるキャパシタンスとインダクタ４１２のインダクタンスとの間の発振を引き起こすためのエネルギを供給してよい。
較正モジュール４４０から受信される調整信号４４２は、第１の信号４１１を生成するよう第２のキャパシタバンク４１６によって寄与されるキャパシタンスの量を選択してよい。較正モジュール４４０から受信される周波数バンド選択信号４４８は、第１の信号４１１を生成するよう第１のキャパシタバンク４１４によって寄与されるキャパシタンスの量を選択してよい。
図４に表されるように、第２の発振器４２０は、リング構成において結合されている複数の増幅器４２２を含むリング発振器であってよい。第２の発振器４２０は、第２の信号４２１を生成し、第２の信号４２１を第２の発振器４２０及び較正モジュール４４０へ出力するよう構成されてよい。第２の信号４２１の周波数及び位相は、増幅器４２２へ供給される供給電圧に依存してよい。増幅器４２２へ供給される供給電圧は、較正モジュール４４０からのチューニング信号４４４、ＰＬＬ制御回路４０６によって供給される制御信号４５０、及び／又は較正モジュール４４０によって供給される較正制御信号４５２によって、供給／調整されてよい。幾つかの実施形態において、チューニング信号４４４は、例えば、第２の発振器４２０の動作の周波数バンドを選択することによって、第２の発振器４２０の粗調整を提供してよい。そのような及び他の実施形態において、ＰＬＬ制御信号４５０及び較正制御信号４５２は、チューニング信号４４４によって選択される動作の周波数バンド内で第２の発振器４２０の微調整を提供してよい。
加えて、第２の発振器４２０は、第１の発振器４１０から第１の信号４１１を受信して、第２の発振器４２０を第１の発振器４１０と電気的に注入同期させるよう構成されてよい。第１の信号４１１の幾らかの量の電力は、第２の発振器４２０を第１の信号４１１と注入同期させるよう第２の発振器４２０へ供給されてよい。電力回路４２８は、第１の信号４１１を減衰させて、第１の信号４１１の電力の一部を第２の発振器４２０へ供給するために、システム４００において含まれてよい。そのような及び他の実施形態において、第１の信号４１１は、電力回路４２８によって供給されてよい。電力回路４２８は、第１の信号４１１を減衰させ且つバッファリングしてよく、そして、減衰されバッファリングされた第１の信号４１１を第２の発振器４２０へ供給してよい。幾つかの実施形態において、電力回路４２８は、キャパシタを含んでよい。代替的に、又は追加的に、電力回路４２８は、能動素子の何らかの組み合わせを含んでよい。例えば、電力回路４２８は、第１の信号４１１を減衰させ且つバッファリングする増幅器として構成されるトランジスタの組み合わせを含んでよい。
ＰＬＬ制御回路４０６は、分周器４８０、位相検出器（ＰＤ）４８２、電荷ポンプ（ＣＰ）４８４、及びローパスフィルタ（ＬＦ）４８６を含んでよい。ＰＬＬ制御回路４０６は、リファレンス信号４６０及び第１の信号４１１に基づきＰＬＬ制御信号４５０を生成するよう構成されてよい。ＰＬＬ制御回路４０６の動作は、図３のＰＬＬ制御回路３０６の動作と同じであってよく、よって、これ以上の詳細はここでは与えられない。
図４において、ＰＬＬ制御信号４５０は、第１及び第２の発振器４１０及び４２０へ供給される。特に、ＰＬＬ制御信号４５０は、第１の信号４１１を生成するために第１の発振器４１０によって使用される第１のキャパシタバンク４１４のキャパシタンスを調整し、且つ、第２の信号４２１を生成するために第２の発振器４２０内の増幅器４２２へ供給される電圧を調整するよう構成されてよい。幾つかの実施形態において、ＰＬＬ制御信号４５０は、第２の発振器４２０内の夫々の増幅器４２２の出力にあるキャパシタンスを調整するよう、又は第２の発振器４２０内の夫々の増幅器４２２へ供給される動作電流を調整するよう構成されてよい。
較正モジュール４４０は、調整信号４４２を生成し、調整信号４４２を出力するよう構成されてよい。較正モジュール４４０は更に、チューニング信号４４４を生成し、チューニング信号４４４を出力するよう、周波数バンド選択信号４４８を生成し、周波数バンド選択信号４４８を出力するよう、且つ、較正制御信号４５２を生成し、較正制御信号４５２を出力するよう構成されてよい。
較正制御信号４５２は、第１のキャパシタバンク４１４へ供給されてよく、第１のキャパシタバンク４１４のキャパシタンスを調整し、それにより第１の信号４１１の周波数及び／又は位相を調整してよい。較正制御信号４５２はまた、第２の発振器４２０へ供給されてよく、増幅器４２２へ供給される供給電圧を調整してよい。結果として、較正制御信号４５２は、第２の信号４２１の周波数及び／又は位相を調整してよい。較正制御信号４５２は、システム４００の較正中に第１及び第２の発振器４１０及び４２０へ供給され、ＰＬＬ制御信号４５０は、システム４００の非較正動作中に第１及び第２の発振器４１０及び４２０へ供給され、それにより、ＰＬＬ制御信号４５０及び較正制御信号４５２は、両方が同時に第１及び第２の発振器４１０及び４２０へ供給されない点に留意されたい。
較正モジュール４４０は更に、ＰＬＬ制御回路４０６、第１の発振器４１０、及び第２の発振器４２０を有効又は無効にするよう構成されてよい。図４は、較正モジュール４４０が、ＰＬＬ制御回路４０６、第１の発振器４１０、及び第２の発振器４２０を有効又無効にするためにイネーブル信号を供給することを、明りょうさのために表さないが、イネーブル信号は、較正モジュール１３０に関して図１において表されているのと同じように供給されてよい。
上述されたように、第１の信号４１１の少なくとも一部が、第２の発振器４２０を第１の発振器４１０と電気的に注入同期させるよう第２の発振器４２０へ供給されてよい。第１の信号４１１によって第２の発振器４２０へ供給される電力の量は、第１の信号４１１及び第２の信号４２１の自走周波数間の差に依存してよい。システム４００は、第２の信号４２１の自走周波数が第１の信号４１１の自走周波数と略等しくなるように第２の発振器４２０を較正するよう構成されてよい。特に、第２の発振器４２０は、チューニング信号４４４を調整することによって較正モジュール４４０によりチューニングされてよい。
第２の発振器４２０の較正の議論は、次のとおりである。幾つかの実施形態において、較正を開始するよう、較正モジュール４４０は、第１の発振器４１０を有効にし、且つ、第２の発振器４２０及びＰＬＬ制御回路４０６を無効にしてよい。
較正モジュール４４０は、次いで、第１の発振器４１０のために動作の周波数バンドを選択してよい。所望の周波数バンドに基づき、較正モジュール４４０は、周波数バンド選択信号４４８を生成し、周波数バンド選択信号４４８を第１の発振器４１０へ供給する。他の周波数バンドがシステム４００の動作の間に選択される場合は、システム４００の較正はもう一度やり直してよい。
次いで、較正制御信号４５２が較正モジュール４４０によって生成され、第１の発振器４１０へ供給されてよい。幾つかの実施形態において、較正制御信号４５２は、較正制御信号４５２についての値の範囲の中央値である値に設定されてよい。調整信号４４２がまた、第１の発振器４１０の第２のキャパシタバンク４１６へ供給されてよい。幾つかの実施形態において、第２のキャパシタバンク４１６は、微調整制御バラクタのアレイであってよい。そのような及び他の実施形態において、調整信号４４２は、第２のキャパシタバンク４１６におけるバラクタが中心点に設定されるように、設定されてよい。
第１の発振器４１０が調整信号４４２、周波数バンド選択信号４４８、及び較正制御信号４５２に基づき第１の信号４１１を生成する状態で、較正モジュール４４０は、第１の信号４１１の周波数を測定してよい。幾つかの実施形態において、第１の信号４１１の自走周波数は、リファレンスクロック及び周波数カウンタを用いて測定されてよい。
第１の発振器４１０の自走周波数を測定した後、較正モジュール４４０は、第１の発振器４１０を無効にしてよい。較正モジュール４４０は、チューニング信号４４４を第２の発振器４２０へ供給してよい。幾つかの実施形態において、チューニング信号４４４は、第２の発振器４２０の利用可能な周波数バンドの中心周波数バンドに設定されてよい。
較正モジュール４４０によって有効にされた後、第２の発振器４２０は、チューニング信号４４４及び較正制御信号４５２に基づき第２の信号４２１を生成してよい。較正モジュール４４０は、第１の信号４１１の自走周波数が測定される方法と同じように又は異なる方法で第２の信号４２１の自走周波数を測定してよい。較正モジュール４４０はまた、第１及び第２の信号４１１及び４２１の自走周波数を比較してよい。第２の信号４２１の自走周波数が、第１の信号４１１の自走周波数よりも閾値分を越えて大きい場合に、較正モジュール４４０は、チューニング信号４４４を低下させることによってチューニング信号４４４を変更してよい。第２の信号４２１の自走周波数が第１の信号４１１の自走周波数よりも閾値分を越えて小さい場合に、較正モジュール４４０は、チューニング信号４４４を高めることによってチューニング信号４４４を変更してよい。較正モジュール４４０は、第２の信号４２１の自走周波数が第１の信号４１１の自走周波数の閾範囲内になるまで、第２の信号４２１の自走周波数を測定し、チューニング信号４４４を調整し続けてよい。第２の信号４２１の自走周波数を第１の信号４１１の自走周波数の閾範囲内にあるようにするチューニング信号４４４の値は、較正モジュール４４０によって記憶されてよい。較正モジュール４４０は、次いで、第２の発振器４２０を無効にしてよい。閾値は、幾つかある基準の中で特に、チューニング信号４４４によって選択される周波数バンドのバンド幅、第１及び第２の発振器４１０及び４２０の間に注入同期を提供するよう第１の信号４１１から第２の発振器４２０へ供給されるべき電力量に基づき、選択されてよい。
第２の発振器４２０を較正した後、較正モジュール４４０は、較正制御信号４５２を供給するのをやめてよく、且つ、ＰＬＬ制御回路４０６を有効にしてよく、それにより、ＰＬＬ制御信号４５０が第１及び第２の発振器４１０及び４２０へ供給される。較正モジュール４４０は、周波数バンド選択信号４４８及び調整信号４４２を第１の発振器４１０へ、且つ、較正されたチューニング信号４４４を第２の発振器４２０へ供給してよい。第２の発振器４２０が較正された状態で、第１及び第２の信号４１１及び４２１の自走周波数は、略等しくなる。注入同期の間、第１及び第２の信号４１１及び４２１の自走周波数は同じであってよい。
較正により略等しい自走周波数の信号を供給することによって、システム４００は、異なるタイプの発振器間の注入同期を可能にすることができる。代替的に、又は追加的に、システム４００は、第１及び第２の信号４１１及び４２１の自走周波数が注入同期の前に略等しいことにより、第１及び第２の発振器４１０及び４２０がより高いＱを有し且つ第２の発振器４２０へ入力される電力が低くとも電気的に注入同期されることを可能にすることができる。
変更、付加、又は省略は、本開示の適用範囲から逸脱することなしに、システム４００に対してなされてよい。例えば、幾つかの実施形態において、第２の発振器４２０は、第１の発振器４１０と同タイプの発振器であってよい。そのような及び他の実施形態において、第２の発振器４２０は、図３に記載されるのと同じように較正されてよい。代替的に、又は追加的に、第１の発振器４１０は、第２の発振器４２０と同様にリングタイプの発振器であってよい。そのような及び他の実施形態において、較正モジュール４４０は、第２の発振器４２０へ供給されるチューニング信号４４４と同様の一信号を第１の発振器４１０へ供給してよい。
代替的に、又は追加的に、システム４００は、第１及び第２の信号４１１及び４２１を較正モジュール４４０へ供給する前に第１及び第２の信号４１１及び４２１を分周するよう１又はそれ以上の分周器を更に含んでよい。そのような及び他の実施形態において、分周された第１及び第２の信号４１１及び４２１が較正モジュール４４０によって比較されてよい。分周された第１及び第２の信号４１１及び４２１を較正モジュール４４０へ供給することによって、第１及び第２の信号４１１及び４２１の周波数を測定するための回路の複雑性は低減され得、且つ、第１及び第２の信号４１１及び４２１を供給するための電力要件は低減され得る。
加えて、システム４００は、単一の第２の発振器４２０を含むように表されているが、システム４００は、第２の発振器４２０と同じく動作することができる複数の発振器を含んでよい。複数の発振器の夫々は、ＰＬＬ制御回路４０６からＰＬＬ制御信号４５０を受信してよい。代替的に、又は追加的に、複数の発振器の夫々は、複数の発振器の夫々について較正モードの間に決定される較正モジュール４４０からの個々のチューニング信号を受信してよい。
図５Ａ及び図５Ｂは、本願で記載される少なくとも一実施形態に従って配置される信号生成システムを較正する方法５００の例のフローチャートを表す。方法５００は、幾つかの実施形態において、図１のシステム１００、図３のシステム３００、及び／又は図４のシステム４００のような信号生成システムによって実施されてよい。個別のブロックとして表されているとしても、様々なブロックは、所望の実施に依存して、更なるブロックに分けられても、より少ないブロックへとまとめられても、又は除去されてもよい。
方法５００は、ブロック５０２から開始してよく、ブロック５０２で、第１の発振器が有効にされてよく、そして、第１の信号を生成するようセットアップされてよい。第１の発振器をセットアップすることは、第１の発振器によって生成される第１の信号の自走周波数に作用する１又はそれ以上の制御信号を第１の発振器に供給することを含んでよい。
ブロック５０４で、第１の発振器によって生成される第１の信号の自走周波数が測定されてよい。ブロック５０６で、第１の発振器は無効にされてよい。ブロック５０８で、他の発振器が較正のために選択されてよい。
ブロック５１０で、選択された発振器は有効にされ、信号を生成するようセットアップされてよい。選択された発振器をセットアップすることは、選択された発振器によって生成される信号の自走周波数に作用する１又はそれ以上の制御信号をその選択された発振器に供給することを含んでよい。
ブロック５１２で、選択された発振器によって生成される信号の自走周波数が測定されてよい。
ブロック５１４で、その信号の自走周波数が、第１の信号の自走周波数に閾値を足したものよりも大きいかどうかが決定されてよい。閾値は、とりわけ、第１の発振器と選択された発振器との間の結合強度、第１の発振器及び選択された発振器を含むシステムの設計、第１の発振器及び選択された発振器を含むシステムの電力要件、に基づいてよい。
信号の自走周波数が、第１の信号の自走周波数に閾値を足したものよりも大きい場合に（ブロック５１４で“はい”）、方法５００はブロック５１６へ進んでよい。信号の自走周波数が、第１の信号の自走周波数に閾値を足したものよりも大きくない場合に（ブロック５１４で“いいえ”）、方法５００はブロック５１８へ進んでよい。
ブロック５１６で、選択された発振器へ供給されるチューニング信号が変更されてよい。チューニング信号は、選択された発振器へ供給される制御信号の１つであってよく、選択された発振器によって生成される信号の自走周波数に作用する。特に、チューニング信号は、選択された発振器によって生成される信号の自走周波数を下げるよう変更されてよい。選択された発振器によって生成される信号の自走周波数を下げるようチューニング信号を変更することは、選択された発振器の構成に基づきチューニング信号を増大又は低減させることを含んでよい。
ブロック５１８で、選択された発振器によって生成される信号の自走周波数が、第１の信号の自走周波数から閾値を引いたものよりも小さいかどうかが決定されてよい。信号の自走周波数が、第１の信号の自走周波数から閾値を引いたものよりも小さい場合に（ブロック５１８で“はい”）、方法５００はブロック５２０へ進んでよい。信号の自走周波数が、第１の信号の自走周波数から閾値を引いたものよりも小さくない場合に（ブロック５１８で“いいえ”）、方法５００はブロック５２２へ進んでよい。
ブロック５２０で、選択された発振器へ供給されるチューニング信号が変更されてよい。特に、チューニング信号は、選択された発振器によって生成される信号の自走周波数を上げるよう変更されてよい。選択された発振器によって生成される信号の自走周波数を上げるようチューニング信号を変更することは、選択された発振器の構成に基づきチューニング信号を増大又は低減させることを含んでよい。
ブロック５２２で、チューニング信号は、選択された発振器のために設定されてよい。加えて、選択された発振器は無効にされてよい。
ブロック５２４で、較正され得る更なる発振器が存在するかどうかが決定されてよい。較正され得る更なる発振器が存在する場合に（ブロック５２４で“はい”）、方法５００はブロック５０８へ進んでよい。較正され得る更なる発振器が存在しない場合に（ブロック５２４で“いいえ”）、方法５００はブロック５２６へ進んでよい。ブロック５２６で、較正は終了してよい。
方法５００は、更なるステップ及び／又は動作を含んでよい。例えば、方法５００は、第１の発振器及び夫々の較正される発振器へ制御信号を供給するよう構成され得るＰＬＬ制御回路を有効にすることを含んでよい。代替的に、又は追加的に、方法５００は、夫々の較正される発振器に、その対応する設定されたチューニング信号を供給し、第１の発振器及び夫々の較正される発振器を有効にすることを更に含んでよい。
幾つかの実施形態において、図１の較正モジュール１３０、図３の較正モジュール３４０、及び図４の較正モジュール４４０のような較正モジュールは、コンピュータにより実行可能な命令を搬送若しくは担持するコンピュータ可読媒体、又はそれに記憶されているデータ構造を用いて実施されてよい。そのようなコンピュータ可読媒体は、汎用の又は特別目的のコンピュータによってアクセスされ得る如何なる利用可能な媒体であってもよい。一例として、制限なしに、そのようなコンピュータ可読媒体は、ランダムアクセスメモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、電気的消去可能なプログラム可能読み出し専用メモリ（ＥＥＰＲＯＭ）、コンパクトディスク読み出し専用メモリ（ＣＤ−ＲＯＭ）、若しくは他の光ディスクストレージ、磁気ディスクストレージ若しくは他の磁気記憶装置、フラッシュメモリ装置（例えば、固体状態メモリ装置）、又はコンピュータにより実行可能な命令若しくはデータ構造の形で所望のプログラムコードを搬送若しくは記憶するために使用されてよく且つ汎用の若しくは特別目的のコンピュータによってアクセスされ得るその他記憶媒体を含む有形な又は非一時的なコンピュータ可読記憶媒体を含んでよい。上記の組み合わせもコンピュータ可読媒体の適用範囲内に含まれてよい。
コンピュータにより実行可能な命令は、例えば、汎用のコンピュータ、特別目的のコンピュータ、又は特別目的のプロセッシング装置（例えば、１又はそれ以上のプロセッサ）に特定の機能又は機能のグループを実行させる命令及びデータを含んでよい。対象は、構造的な特徴及び／又は方法論的な動作に特有の言語において記載されているが、添付の特許請求の範囲において定義される対象は、必ずしも、上記の具体的な特徴又は動作に制限されない。むしろ、上記の具体的な特徴及び動作は、特許請求の範囲を実施する形態の例として開示されている。
本願で使用されるように、語「モジュール」又は「コンポーネント」は、モジュール若しくはコンポーネントの動作を実行するよう構成される具体的なハードウェア実装、及び／又は、コンピュータシステムの汎用のハードウェア（例えば、コンピュータ可読媒体、プロセッシング装置、等）に記憶され及び／又はそれによって実行され得るソフトウェアオブジェクト若しくはソフトウェアルーチンを指してよい。幾つかの実施形態において、本願で記載される異なるコンポーネント、モジュール、エンジン、及びサービスは、コンピュータシステムで実行するオブジェクト又はプロセスとして（例えば、別個のスレッドとして）実施されてよい。本願で記載されるシステム及び方法の幾つかは、概して、ソフトウェア（汎用のハードウェアに記憶され及び／又はそれによって実行される。）において実施されるように記載されるが、具体的なハードウェア実装、又はソフトウェアと具体的なハードウェア実装との組み合わせも可能であり検討される。本明細書において、“コンピューティングエンティティ”は、本願で先に定義されたあらゆるコンピュータシステム、又はコンピュータシステムで実行されるあらゆるモジュール若しくはモジュールの組み合わせであってよい。
本願で挙げられている全ての例及び条件付きの語は、教育的な目的のために、当該技術を促進することに本発明者によって寄与される概念及び本発明を読む者が理解することを助けること、及びそのような具体的に挙げられている例及び条件に制限されないと解釈されることを目的とする。本発明の実施形態が詳細に記載されてきたが、様々な変更、置換、及び代替が、本発明の精神及び適用範囲から逸脱することなしにそれらの実施形態に対してなされてよいことが理解されるべきである。
上記の実施形態に加えて、以下の付記を開示する。
（付記１）
第１の発振器を含むフェーズロックループと、
第２の発振器と
を有し、
前記第１の発振器は、前記フェーズロックループによって生成されるフェーズロックループ制御信号に基づき第１の信号を生成するよう構成され、
前記第２の発振器は、前記フェーズロックループ制御信号に基づき第２の信号を生成するよう構成され、前記第１の信号の自走周波数が、前記第１の発振器と前記第２の発振器との間の注入同期を得るよう前記第２の信号の自走周波数と略等しくなるようにする、
信号生成システム。
（付記２）
前記第１の発振器と前記第２の発振器との間の注入同期は、磁気注入同期である、
付記１に記載の信号生成システム。
（付記３）
前記第１の発振器と前記第２の発振器との間の注入同期は、前記第１の信号から生じる電力の一部を前記第２の発振器へ供給することによる電気注入同期である、
付記１に記載の信号生成システム。
（付記４）
チューニング信号を生成するよう構成される較正モジュールを更に有し、
前記第２の信号は、前記フェーズロックループ制御信号、前記チューニング信号、及び前記第１の信号に基づく、
付記１に記載の信号生成システム。
（付記５）
前記第１の信号は、フェーズロックループされた第１の信号であり、前記第２の信号は、注入同期された第２の信号であり、
前記較正モジュールは、較正モードの間、
前記較正モジュールによって生成される較正制御信号に基づき前記第１の発振器によって生成される自走第１信号と、前記チューニング信号及び前記較正制御信号に基づき前記第２の発振器によって生成される自走第２信号とを比較すること、及び
前記自走第１信号の周波数と前記自走第２信号の周波数とが略等しくなるまで前記チューニング信号を変更すること
によって、前記チューニング信号を生成する、
付記４に記載の信号生成システム。
（付記６）
前記チューニング信号は、前記第２の信号を生成するために前記第２の発振器によって使用されるキャパシタンスの量を決定する、
付記４に記載の信号生成システム。
（付記７）
前記第１の信号及び前記第２の信号は、更に、周波数バンド選択信号に基づく、
付記６に記載の信号生成システム。
（付記８）
前記第１の発振器及び前記第２の発振器は、同じ発振器タイプである、
付記６に記載の信号生成システム。
（付記９）
前記チューニング信号は、前記第２の発振器のための動作の周波数バンドを決定する、
付記４に記載の信号生成システム。
（付記１０）
前記第１の発振器は、第１の発振器タイプであり、前記第２の発振器は、前記第１の発振器タイプとは異なる第２の発振器タイプである、
付記９に記載の信号生成システム。
（付記１１）
前記第１の発振器タイプは、ＬＣタンク発振器であり、前記第２の発振器タイプは、リング発振器である、
付記１０に記載の信号生成システム。
（付記１２）
フェーズクロックループにおける第１の発振器により、較正制御信号に基づき、自走第１信号を生成し、
第２の発振器により、前記較正制御信号及びチューニング信号に基づき、自走第２信号を生成し、
前記自走第１信号の周波数と前記自走第２信号の周波数との比較に基づき、前記チューニング信号を生成し、
前記フェーズロックループにおける前記第１の発振器により、前記フェーズロックループによって生成されるフェーズロックループ制御信号に基づき、フェーズロックループされた第１の信号を生成し、
前記第２の発振器により、前記フェーズロックループ制御信号及び前記チューニング信号に基づき、注入同期された第２の信号を生成して、前記フェーズロックループされた第１の信号の周波数と前記注入同期された第２の信号の周波数とが等しくなるようにする、
信号生成方法。
（付記１３）
前記フェーズロックループされた第１の信号の周波数と、前記注入同期された第２の信号の周波数とは、前記第１の発振器と前記第２の発振器との間の注入同期から等しい、
付記１２に記載の信号生成方法。
（付記１４）
前記チューニング信号を生成することは、
前記自走第１信号の周波数と前記自走第２信号の周波数とを比較すること、及び
前記自走第１信号の周波数と前記自走第２信号の周波数とが略等しくなるまで前記チューニング信号を変更すること
を有する、付記１２に記載の信号生成方法。
（付記１５）
前記自走第１信号の周波数と前記自走第２信号の周波数とが略等しくなるまで前記チューニング信号を変更する場合に、前記第１の発振器を無効にする
付記１４に記載の信号生成方法。
（付記１６）
前記チューニング信号を変更することは、前記自走第２信号を生成するために前記第２の発振器によって使用されるキャパシタンスを変更する、
付記１４に記載の信号生成方法。
（付記１７）
前記フェーズロックループされた第１の信号及び前記注入同期された第２の信号は、更に、周波数バンド選択信号に基づく、
付記１６に記載の信号生成方法。
（付記１８）
前記チューニング信号を変更することは、前記第２の発振器の動作の周波数バンドを変更する、
付記１４に記載の信号生成方法。
（付記１９）
前記第１の発振器と前記第２の発振器との間の電気注入同期を得るよう前記フェーズロックループされた第１の信号の少なくとも一部を前記第２の発振器へ供給する
付記１８に記載の信号生成方法。
（付記２０）
前記第１の発振器は、第１の発振器タイプであり、前記第２の発振器は、前記第１の発振器タイプとは異なる第２の発振器タイプである、
付記１８に記載の信号生成方法。
１００，３００，４００ 信号生成システム
１０２，３６０，４６０ リファレンス信号
１０４ フェーズロックループ（ＰＬＬ）
１０６，３０６，４０６ ＰＬＬ制御回路
１０８，３５０，４５０ ＰＬＬ制御信号
１１０，３１０，４１０ 第１の発振器
１１２，３１１，４１１ 第１の信号
１２０，３２０，４２０ 第２の発振器
１２２，３２１，４２１ 第２の信号
１３０，３４０，４４０ 較正モジュール
１３２，４４４ チューニング信号
１３４ イネーブル／ディセーブル信号
１３６，３５２，４５２ 較正制御信号
１４０ 注入同期信号
２００ 信号生成方法
３３０ 第３の発振器
３３１ 第３の信号
３４２，４４２ 調整信号
３４４ 第１のチューニング信号
３４６ 第２のチューニング信号
３４８，４４８ 周波数バンド選択信号
４２８ 電力回路
５００ 信号生成システムの較正方法

Claims (20)

  1. 第１の発振器を含むフェーズロックループと、
    第２の発振器と
    を有し、
    前記第１の発振器は、前記フェーズロックループによって生成されるフェーズロックループ制御信号に基づき第１の信号を生成するよう構成され、
    前記第２の発振器は、前記フェーズロックループ制御信号に基づき第２の信号を生成するよう構成され、前記第１の信号の自走周波数が、前記第１の発振器と前記第２の発振器との間の注入同期を得るよう前記第２の信号の自走周波数と略等しくなるようにする、
    信号生成システム。
  2. 前記第１の発振器と前記第２の発振器との間の注入同期は、磁気注入同期である、
    請求項１に記載の信号生成システム。
  3. 前記第１の発振器と前記第２の発振器との間の注入同期は、前記第１の信号から生じる電力の一部を前記第２の発振器へ供給することによる電気注入同期である、
    請求項１に記載の信号生成システム。
  4. チューニング信号を生成するよう構成される較正モジュールを更に有し、
    前記第２の信号は、前記フェーズロックループ制御信号、前記チューニング信号、及び前記第１の信号に基づく、
    請求項１に記載の信号生成システム。
  5. 前記第１の信号は、フェーズロックループされた第１の信号であり、前記第２の信号は、注入同期された第２の信号であり、
    前記較正モジュールは、較正モードの間、
    前記較正モジュールによって生成される較正制御信号に基づき前記第１の発振器によって生成される自走第１信号と、前記チューニング信号及び前記較正制御信号に基づき前記第２の発振器によって生成される自走第２信号とを比較すること、及び
    前記自走第１信号の周波数と前記自走第２信号の周波数とが略等しくなるまで前記チューニング信号を変更すること
    によって、前記チューニング信号を生成する、
    請求項４に記載の信号生成システム。
  6. 前記チューニング信号は、前記第２の信号を生成するために前記第２の発振器によって使用されるキャパシタンスの量を決定する、
    請求項４に記載の信号生成システム。
  7. 前記第１の信号及び前記第２の信号は、更に、周波数バンド選択信号に基づく、
    請求項６に記載の信号生成システム。
  8. 前記第１の発振器及び前記第２の発振器は、同じ発振器タイプである、
    請求項６に記載の信号生成システム。
  9. 前記チューニング信号は、前記第２の発振器のための動作の周波数バンドを決定する、
    請求項４に記載の信号生成システム。
  10. 前記第１の発振器は、第１の発振器タイプであり、前記第２の発振器は、前記第１の発振器タイプとは異なる第２の発振器タイプである、
    請求項９に記載の信号生成システム。
  11. 前記第１の発振器タイプは、ＬＣタンク発振器であり、前記第２の発振器タイプは、リング発振器である、
    請求項１０に記載の信号生成システム。
  12. フェーズクロックループにおける第１の発振器により、較正制御信号に基づき、自走第１信号を生成し、
    第２の発振器により、前記較正制御信号及びチューニング信号に基づき、自走第２信号を生成し、
    前記自走第１信号の周波数と前記自走第２信号の周波数との比較に基づき、前記チューニング信号を生成し、
    前記フェーズロックループにおける前記第１の発振器により、前記フェーズロックループによって生成されるフェーズロックループ制御信号に基づき、フェーズロックループされた第１の信号を生成し、
    前記第２の発振器により、前記フェーズロックループ制御信号及び前記チューニング信号に基づき、注入同期された第２の信号を生成して、前記フェーズロックループされた第１の信号の周波数と前記注入同期された第２の信号の周波数とが等しくなるようにする、
    信号生成方法。
  13. 前記フェーズロックループされた第１の信号の周波数と、前記注入同期された第２の信号の周波数とは、前記第１の発振器と前記第２の発振器との間の注入同期から等しい、
    請求項１２に記載の信号生成方法。
  14. 前記チューニング信号を生成することは、
    前記自走第１信号の周波数と前記自走第２信号の周波数とを比較すること、及び
    前記自走第１信号の周波数と前記自走第２信号の周波数とが略等しくなるまで前記チューニング信号を変更すること
    を有する、請求項１２に記載の信号生成方法。
  15. 前記自走第１信号の周波数と前記自走第２信号の周波数とが略等しくなるまで前記チューニング信号を変更する場合に、前記第１の発振器を無効にする
    請求項１４に記載の信号生成方法。
  16. 前記チューニング信号を変更することは、前記自走第２信号を生成するために前記第２の発振器によって使用されるキャパシタンスを変更する、
    請求項１４に記載の信号生成方法。
  17. 前記フェーズロックループされた第１の信号及び前記注入同期された第２の信号は、更に、周波数バンド選択信号に基づく、
    請求項１６に記載の信号生成方法。
  18. 前記チューニング信号を変更することは、前記第２の発振器の動作の周波数バンドを変更する、
    請求項１４に記載の信号生成方法。
  19. 前記第１の発振器と前記第２の発振器との間の電気注入同期を得るよう前記フェーズロックループされた第１の信号の少なくとも一部を前記第２の発振器へ供給する
    請求項１８に記載の信号生成方法。
  20. 前記第１の発振器は、第１の発振器タイプであり、前記第２の発振器は、前記第１の発振器タイプとは異なる第２の発振器タイプである、
    請求項１８に記載の信号生成方法。
JP2014228596A 2014-02-13 2014-11-11 信号生成システム及び方法 Active JP6485003B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/179,600 US9270289B2 (en) 2014-02-13 2014-02-13 Monolithic signal generation for injection locking
US14/179,600 2014-02-13

Publications (2)

Publication Number Publication Date
JP2015154486A true JP2015154486A (ja) 2015-08-24
JP6485003B2 JP6485003B2 (ja) 2019-03-20

Family

ID=53775864

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014228596A Active JP6485003B2 (ja) 2014-02-13 2014-11-11 信号生成システム及び方法

Country Status (2)

Country Link
US (1) US9270289B2 (ja)
JP (1) JP6485003B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021520744A (ja) * 2019-04-11 2021-08-19 浙江大学Ｚｈｅｊｉａｎｇ Ｕｎｉｖｅｒｓｉｔｙ 低周波基準信号に基づくオンチップの同期自己修復システム

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9893716B2 (en) * 2015-10-21 2018-02-13 Texas Instruments Incorporated Resonant circuit calibration
WO2017105349A1 (en) * 2015-12-16 2017-06-22 Agency For Science, Technology And Research Frequency synthesizers and methods for synthesizing a frequency
CN108449086B (zh) * 2018-02-27 2021-11-16 灿芯创智微电子技术（北京）有限公司 多通道高速串行总线发送端并行端口同步方法及电路
US11482924B2 (en) * 2018-07-26 2022-10-25 Analog Devices International Unlimited Company Power isolator exhibiting low electromagnetic interference
EP3648352A1 (en) 2018-10-31 2020-05-06 Stichting IMEC Nederland Signal generator
US10812089B2 (en) 2019-03-18 2020-10-20 Xilinx, Inc. Apparatus and method to reduce lock time via frequency band calibration
JP7146699B2 (ja) 2019-06-26 2022-10-04 株式会社クボタ 作業機の連結構造
US11405043B1 (en) 2021-09-16 2022-08-02 Qualcomm Incorporated Phase calibration with half-rate clock for injection-locking oscillators

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04186926A (ja) * 1990-11-20 1992-07-03 Matsushita Electric Ind Co Ltd クロック発生装置
JP2005513826A (ja) * 2001-07-05 2005-05-12 テレフオンアクチーボラゲツト エル エム エリクソン（パブル） 発振器
JP2005536095A (ja) * 2002-08-12 2005-11-24 イーエヌキュー セミコンダクター インコーポレイティド 直接ディジタルチューニングを使用する電圧制御発振器の注入ロックのための方法と装置
JP2007082158A (ja) * 2005-09-16 2007-03-29 Fujitsu Ltd クロック信号の生成及び分配装置
JP2009165109A (ja) * 2008-01-08 2009-07-23 Hynix Semiconductor Inc 半導体素子、クロック同期化回路、及び、クロック同期化回路の駆動方法
JP2009225438A (ja) * 2008-02-20 2009-10-01 Tokyo Institute Of Technology 発振装置
JP2012044274A (ja) * 2010-08-13 2012-03-01 Sony Corp 位相同期回路および無線通信装置
WO2012111131A1 (ja) * 2011-02-17 2012-08-23 国立大学法人東京工業大学 ミリ波帯無線送受信装置
JP2013123175A (ja) * 2011-12-12 2013-06-20 Mitsubishi Electric Corp 自己注入同期発振器

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6911870B2 (en) * 2002-08-02 2005-06-28 Agere Systems, Inc. Quadrature voltage controlled oscillator utilizing common-mode inductive coupling
US7015765B2 (en) 2003-01-13 2006-03-21 The Trustees Of Columbia In The City Of New York Resonant clock distribution for very large scale integrated circuits
US6882182B1 (en) 2003-09-23 2005-04-19 Xilinx, Inc. Tunable clock distribution system for reducing power dissipation
US7237217B2 (en) 2003-11-24 2007-06-26 International Business Machines Corporation Resonant tree driven clock distribution grid
US8659338B2 (en) 2009-10-12 2014-02-25 Cyclos Semiconductor, Inc. Resonant clock distribution network architecture with programmable drivers
US8704603B2 (en) * 2011-04-13 2014-04-22 Qualcomm Incorporated Low power wideband LO using tuned injection locked oscillator

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04186926A (ja) * 1990-11-20 1992-07-03 Matsushita Electric Ind Co Ltd クロック発生装置
JP2005513826A (ja) * 2001-07-05 2005-05-12 テレフオンアクチーボラゲツト エル エム エリクソン（パブル） 発振器
JP2005536095A (ja) * 2002-08-12 2005-11-24 イーエヌキュー セミコンダクター インコーポレイティド 直接ディジタルチューニングを使用する電圧制御発振器の注入ロックのための方法と装置
JP2007082158A (ja) * 2005-09-16 2007-03-29 Fujitsu Ltd クロック信号の生成及び分配装置
JP2009165109A (ja) * 2008-01-08 2009-07-23 Hynix Semiconductor Inc 半導体素子、クロック同期化回路、及び、クロック同期化回路の駆動方法
JP2009225438A (ja) * 2008-02-20 2009-10-01 Tokyo Institute Of Technology 発振装置
JP2012044274A (ja) * 2010-08-13 2012-03-01 Sony Corp 位相同期回路および無線通信装置
WO2012111131A1 (ja) * 2011-02-17 2012-08-23 国立大学法人東京工業大学 ミリ波帯無線送受信装置
JP2013123175A (ja) * 2011-12-12 2013-06-20 Mitsubishi Electric Corp 自己注入同期発振器

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021520744A (ja) * 2019-04-11 2021-08-19 浙江大学Ｚｈｅｊｉａｎｇ Ｕｎｉｖｅｒｓｉｔｙ 低周波基準信号に基づくオンチップの同期自己修復システム
JP7240010B2 (ja) 2019-04-11 2023-03-15 浙江大学 低周波基準信号に基づくオンチップの同期自己修復システム
US11705908B2 (en) 2019-04-11 2023-07-18 Zhejiang University On-chip synchronous self-repairing system based on low-frequency reference signal

Also Published As

Publication number Publication date
US9270289B2 (en) 2016-02-23
US20150229316A1 (en) 2015-08-13
JP6485003B2 (ja) 2019-03-20

Similar Documents

Publication Publication Date Title
JP6485003B2 (ja) 信号生成システム及び方法
US8493111B1 (en) Ultra high frequency resolution fractional N synthesizer
US11012081B2 (en) Apparatus and methods for digital phase locked loop with analog proportional control function
CN111386657B (zh) 数字时间转换器辅助的全数字锁相环电路
US8441291B2 (en) PLL using interpolative divider as digitally controlled oscillator
US8786337B2 (en) Low jitter clock generator for multiple lanes high speed data transmitter
US20140225653A1 (en) Cascaded pll for reducing low-frequency drift in holdover mode
KR101190313B1 (ko) 주파수 전압 변환기를 이용한 자기잡음제거 전압제어 발진기
CN108173545B (zh) 锁相环电路、多锁相环系统及其输出相位同步方法
US9577646B1 (en) Fractional phase locked loop (PLL) architecture
US9628066B1 (en) Fast switching, low phase noise frequency synthesizer
US8885788B1 (en) Reducing settling time in phase-locked loops
US8253502B2 (en) Spread spectrum clock generator and semiconductor device
US10778236B2 (en) PLL with wide frequency coverage
US10018970B2 (en) Time-to-digital system and associated frequency synthesizer
US9356612B2 (en) Method and apparatus to calibrate frequency synthesizer
US10218367B2 (en) Frequency synthesizing device and automatic calibration method thereof
TWI478501B (zh) 收發裝置、其壓控震盪裝置與其控制方法
US9634677B2 (en) Clock generator and integrated circuit using the same and injection-locked phase-locked loop control method
JP6513535B2 (ja) 自己注入位相同期回路
US8274337B2 (en) Digital phase locked loop
JP2013058881A (ja) Ｐｌｌ回路
KR20080101723A (ko) 튜닝 회로 및 방법
KR101207072B1 (ko) 위상 보간 기능을 갖는 위상고정루프 및 위상고정루프에서 위상 보간을 수행하는 방법
KR101548256B1 (ko) 인젝션 락킹 기반 링오실레이터의 피브이티 변화 교정을 위한 장치 및 방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170704

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20180608

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180703

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180813

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190122

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190204

R150 Certificate of patent or registration of utility model

Ref document number: 6485003

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150