CN111386657B - 数字时间转换器辅助的全数字锁相环电路 - Google Patents

数字时间转换器辅助的全数字锁相环电路 Download PDF

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Abstract

本发明公开了一种数字时间转换器(digital‑to‑time converter，DTC)辅助的全数字锁相环(all digital phase locked loop，ADPLL)电路(200)，包括：DTC误差补偿器(202)，用于接收相位偏移信号，所述相位偏移信号是对时间数字转换器(time‑to‑digital converter，TDC)电路(204)的输出进行处理之后得到的，所述相位偏移信号包括DTC误差，所述DTC误差对应于经过DTC电路(206)处理的参考时钟信号与取自所述ADPLL电路的输出信号的反馈时钟信号之间的相位差。所述补偿器用于处理所述相位偏移信号，以生成表示所述DTC误差的数字信号，所述数字信号作为输出信号。另外，将所述输出信号从所述相位偏移信号中减去，得到所述相位偏移信号的相位纠正信号。

Description

数字时间转换器辅助的全数字锁相环电路
技术领域
本发明涉及一种数字时间转换器(digital-to-time converter，DTC)辅助的全数字锁相环(all digital phase locked loop，ADPLL)电路。
背景技术
人们提出将高性能全数字锁相环(All Digital Phase-Locked Loop，ADPLL)作为传统模拟PLL的一种有吸引力的替代方案。相比于模拟PLL，ADPLL具有IC实现面积小、可制造性和可编程性等几个优点。模拟PLL通常需要大型片上电容，而这些电容容易漏电，导致PLL性能下降。相反，ADPLL使用基于数字同步逻辑的环路滤波器，因此更紧凑，对外界噪声，以及工艺、电压、温度(process,voltage,and temperature，PVT)变化不敏感。而且，通常采用时间数字转换器(Time-to-Digital Converter,TDC)以避免使用模拟密集型组件(例如电荷泵)，在先进的纳米级CMOS技术中，这些模拟密集型组件在低电源电压下更难以实现和运行。具体地，相比于模拟电路，持续扩展的CMOS工艺更偏爱数字电路。
目前，广泛采用两类基于TDC的ADPLL架构：分频器辅助的ADPLL和无分频器(次采样)的ADPLL。分频器辅助的ADPLL采用可编程分频器来实现分数频率分辨率。但是，delta-sigma调制器在TDC的输入端引入高频噪声，从而对ADPLL的环路带宽和TDC的线性度提出了严格的要求。对于无分频器的ADPLL而言，现在是将TDC移动到反馈路径，直接通过高速计数器和TDC组合将输出相位量化为数字代码。具体地，输出相位没有多余的高频噪声。然而，TDC的分辨率步长必须归一化到计数器输入时钟周期，因此需要进行精确校准。
在这两类基于TDC的ADPLL架构中，都需要高分辨率和动态范围足以覆盖至少一个振荡器周期测量范围的高性能TDC。由于TDC量化噪声是经过ADPLL的反馈环路进行低通滤波的，这个操作限制了ADPLL的带内相位噪声。同时，TDC通常是杂散的主要来源，杂散的水平是分辨率和转换特性的非线性度的函数。有趣的是，已经提出数字时间转换器(Digital-to-Time Converter，DTC)辅助的ADPLL来降低TDC的分辨率/动态范围要求。采用DTC能够减少TDC的比特数，甚至减少到单比特TDC的极限情况。原则上，DTC所需的工作功率比具有相同比特数的TDC要少，从而大大减少了合成器的整体功耗，而且DTC自然地利用了过采样和子测距的优势。
图1示出了传统DTC辅助(子采样)的ADPLL 100，在这种情况下，TDC的动态范围要求得到极大放宽。然而，延迟单元与路由路径不匹配产生的DTC非线性度严重降低了ADPLL的杂散性能和带内噪声性能。所以为了减小这些非线性误差，采用复杂的后台非线性度校准技术，导致较大IC实现面积、高功率、建立时间长。
因此，本发明的一个目的是解决现有技术中的至少一个问题和/或提供在本领域中有用的选择。
发明内容
根据本发明的第一方面，提供了一种数字时间转换器(digital-to-timeconverter，DTC)辅助的全数字锁相环(all digital phase locked loop，ADPLL)电路，包括：DTC误差补偿器，用于接收相位偏移信号，所述相位偏移信号是对时间数字转换器(time-to-digital converter，TDC)电路的输出进行处理之后得到的，所述相位偏移信号包括DTC误差，所述DTC误差对应于经过DTC电路处理的参考时钟信号与取自所述ADPLL电路的输出信号的反馈时钟信号之间的相位差。所述补偿器包括：第一电路，设置有用于接收所述相位偏移信号的解复用器，复用器和电耦合到所述解复用器和所述复用器的多个低通滤波电路，所述低通滤波电路分别用于根据所述参考时钟信号进行操作，所述解复用器用于根据输出到所述DTC电路的DTC输入控制字将所述相位偏移信号输出到选定的低通滤波电路，所述选定的低通滤波电路用于对所述相位偏移信号进行滤波以生成表示所述DTC误差的数字信号，所述复用器用于根据所述DTC输入控制字输出所述数字信号，作为所述补偿器的输出信号。将所述补偿器的输出信号从所述相位偏移信号中减去，得到所述相位偏移信号的相位纠正信号。
优选地，所述ADPLL电路还包括：数字环路滤波器，其中，将所述补偿器的输出信号提供给所述数字环路滤波器进行处理，然后发送到数控振荡器。
优选地，所述多个低通滤波电路可以并行排列。
优选地，所述ADPLL电路还包括：分数相位计算模块，用于根据所述DTC输入控制字处理所述TDC电路的输出，得到分数信号。
优选地，所述ADPLL电路还包括：第二电路，设置有复用器和电耦合到所述复用器和相应低通滤波电路的多个积分器，所述积分器分别用于根据帧时钟信号进行操作，所述积分器用于从所述相应低通滤波电路接收相应数字信号进行处理以生成另一数字信号，所述复用器用于根据所述DTC输入控制字输出所述另一数字信号，作为所述补偿器的第二输出信号。在处理所述TDC电路的输出过程中将所述补偿器的第二输出信号减去，以生成下一个相位偏移信号，然后将所述下一个相位偏移信号提供给所述补偿器。
优选地，每个积分器可以包括D触发器电路和加法器。
优选地，所述多个积分器可以并行排列。
根据本发明第二方面，提供了一种用于处理基于帧的传输的数字时间转换器(digital-to-time converter，DTC)辅助的全数字锁相环(all digital phase lockedloop，ADPLL)电路，包括：DTC误差补偿器，用于接收相位偏移信号，所述相位偏移信号是对时间数字转换器(time-to-digital converter，TDC)电路的输出进行处理之后得到的，所述相位偏移信号包括DTC误差，所述DTC误差对应于经过DTC电路处理的参考时钟信号与取自所述ADPLL电路的输出信号的反馈时钟信号之间的相位差。所述补偿器包括：第一电路，设置有用于接收所述相位偏移信号的解复用器，复用器和电耦合到所述解复用器和所述复用器的多个低通滤波电路，所述低通滤波电路分别用于根据所述参考时钟信号进行操作，所述解复用器用于根据输出到所述DTC电路的DTC输入控制字将所述相位偏移信号输出到选定的低通滤波电路，所述选定的低通滤波电路用于对所述相位偏移信号进行滤波以生成表示所述DTC误差的数字信号，所述复用器用于根据所述DTC输入控制字输出所述数字信号，作为所述补偿器的第一输出信号；第二电路，设置有复用器和电耦合到所述复用器和相应低通滤波电路的多个积分器，所述积分器分别用于根据帧时钟信号进行操作，所述积分器用于从所述相应低通滤波电路接收相应数字信号进行处理以生成另一数字信号，所述复用器用于根据所述DTC输入控制字输出所述另一数字信号，作为所述补偿器的第二输出信号。将所述第一输出信号从所述相位偏移信号中减去，得到所述相位偏移信号的相位纠正信号。在所述TDC电路的输出处理过程中将所述第二输出信号减去，以生成下一个相位偏移信号，然后将所述下一个相位偏移信号提供给所述补偿器。
优选地，所述ADPLL电路还包括：数字环路滤波器，其中，将所述补偿器的输出信号提供给所述数字环路滤波器进行处理，然后发送到数控振荡器。
优选地，所述多个低通滤波电路可以并行排列。
优选地，所述ADPLL电路还包括：分数相位计算模块，用于根据所述DTC输入控制字处理所述TDC电路的输出，得到分数信号。
优选地，每个积分器可以包括D触发器电路和加法器。
优选地，所述多个积分器可以并行排列。
应当清楚的是，与本发明一方面相关的特征也可以适用于本发明其它方面。
本发明的这些和其它方面将根据下文描述的实施例显而易见和阐明。
附图说明
下面结合附图公开本发明的实施例，其中：
图1示出了根据现有技术的数字时间转换器(digital-to-time converter，DTC)辅助的全数字锁相环(all digital phase locked loop，ADPLL)的示意图。
图2示出了根据实施例的提出的DTC辅助的ADPLL电路的示意图。
图3示出了图2的ADPLL电路的提出的DTC误差补偿器的示意图。
具体实施方式
图2示出了根据实施例的提出的DTC辅助的ADPLL电路200(具有按位DTC误差校正功能)的示意图。为简洁起见，下文中将DTC辅助的ADPLL电路200称为ADPLL电路200。广义上，ADPLL电路200(至少)包括：DTC误差补偿器202，用于接收相位偏移信号(即“Phase_offset”)，该相位偏移信号是对时间数字转换器(time-to-digital Converter，TDC)电路204的输出进行处理之后得到的，该相位偏移信号包括DTC误差，该DTC误差对应于由DTC电路206处理的参考时钟信号(即“Fref”)与取自ADPLL电路200的输出信号的反馈时钟信号(即“CKV”)之间的相位差。结合图2，通过以下方式(即参加等式(4))生成上文中的经过处理的输出(即来自TDC电路204)：分数相位计算模块216对“TDC_norm”信号(来自TDC电路204)进行处理，生成“Phase_frc_fb”信号。“Phase_frc_fb”信号为经过处理的输出(即经过处理的“TDC_norm”信号)。下文将详细阐述这种信号处理方面。同样在这种情况下，TDC电路204具有高分辨率，而DTC电路206具有低分辨率。图3示出了包括第一复用器电路300和第二复用器电路302的DTC误差补偿器202的示意图。
第一复用器电路300设置有用于接收相位偏移信号的解复用器304，复用器306和电耦合到解复用器304和复用器306的多个低通滤波电路308。低通滤波电路308与解复用器304和复用器306并行排列。低通滤波电路308分别用于根据参考时钟信号进行操作，解复用器304用于根据DTC控制字(分别提供给解复用器304和复用器306)向选定的低通滤波电路308输出相位偏移信号。选定的低通滤波电路308用于对相位偏移信号进行(低通)滤波以生成表示DTC误差的第一数字信号(即DTC_phase_err[x]，其中“x”表示“DTC_sel”)。然后，复用器306用于根据DTC控制字输出第一数字信号，作为补偿器202的第一输出信号(即“DTC_phase_err”)。需要说明的是，第一输出信号为DTC误差矢量。
另一方面，第二复用器电路302设置有复用器310和电耦合到复用器310和相应低通滤波电路308的多个积分器312。在一个示例中，每个积分器312使用D触发器电路和加法器实现。积分器312相对于复用器310并行排列。积分器312还分别用于根据帧时钟信号(即“Frame_clk”)进行操作。此外，积分器312用于从相应的低通滤波电路308接收相应的第一数字信号进行处理以生成第二数字信号。然后，复用器310用于根据DTC控制字输出第二数字信号，作为补偿器202的第二输出信号(即“DTC_phase_err_fra”)。应当理解的是，(在本实施例中)第二输出信号是唯一的基于帧的DTC误差矢量，该矢量按帧时钟速率(即“Frame_clk”)进行更新。更具体地，将补偿器202的第一输出信号从相位偏移信号中(信号)减去，得到相位偏移信号的相位纠正信号(即“Phase_err_dtc_comp”)(即参考图2)；在TDC电路204的输出处理过程中将第二输出信号减去，以生成下一个相位偏移信号，然后将下一个相位偏移信号提供给补偿器202。一般而言，这意味着在一个信号帧中校准的任何DTC误差都向下传递到下一个即时信号帧进行DTC误差校正。
应当理解的是，为了处理基于帧的RF传输，电激活(补偿器202的)第一复用器电路300和第二复用器电路302进行处理。尽管如此，如果需要，还可以针对基于帧的RF传输选择性地关闭第二复用器电路302，但这意味着进行的处理不再是最优的了。补偿器202还用于处理非基于帧的RF传输(例如连续传输)。对于非基于帧的RF传输，将第一复用器电路300设置为连续运行，而电去激活第二复用器电路302。另一方面，如果所提出的ADPLL电路200需要再次处理基于帧的RF传输，则第二复用器电路302将像之前一样开启以进行操作。
应当理解，所提出的ADPLL电路200设计为专门用于短距离物联网(Internet-of-Things，IoT)应用的超低功耗ADPLL，以低能耗蓝牙(Bluetooth Low Energy，BTLE)、紫蜂(Zigbee)等为基础。一般而言，低功耗是对电池供电应用的主要挑战。为了实现低功耗设计，对ADPLL电路200采用基于DTC的子采样架构。为此，ADPLL电路200还可以包括数字环路滤波器207、基于LC的数控振荡器(Digitally Control Oscillator，DCO)208、分频器210(即2分频计数器)、高速频率计数器(未示出)和时钟门控电路212。参考图2，基于LC的DCO208设置在分频器210和数字环路滤波器207的中间。特别地，将相位纠正信号输送到数字环路滤波器207进行处理，然后将相位纠正信号(即“Phase_err_dtc_comp”)转发到基于LC的DCO 208。然后，时钟门控电路212用于接收经过DTC电路206处理的信号，还接收反馈时钟信号(经过分频器210转发)。时钟门控电路212用于将经过处理的信号转发给TDC电路204。
应当理解的是，基于LC的DCO 208可以通过数字方式调谐，具有高频率分辨率。分频器210用于对基于LC的DCO 208的输出做分频，得到半速率信号CKV(将作为反馈时钟信号提供)。高速频率计数器用于直接以CKV信号频率运行，并且仅在初始频率校准(即粗略调频和中度调频)过程中启用。在ADPLL电路200(锁定到分数通道)的跟踪状态下，禁用高速频率计数器以节省功率。控制DTC电路206，从而通过对参考时钟信号和反馈时钟信号进行(相位)对准而将TDC电路204的操作时间缩到最短。补偿器202被设计为ADPLL电路200的DTC校准环路的一部分，DTC校准环路还包括DTC_sel引擎模块214、分数相位计算模块216和DTC分辨率估计器314(即在图3中标记为“DTC_res_est”)。DTC分辨率估计器314具体设置为实现下述等式(6)中定义的数学函数，以生成“DTC_resol_err”信号。应当理解的是，在补偿器202的输出端使用跟踪模式(由DTC分辨率估计器314)以选定的DTC步长检测DTC的非线性度。应当理解的是，DTC步长是DTC电路206的控制代码输入“DTC_sel”。更具体地，“DTC_sel”由DTC_sel引擎模块214根据下述等式(1)计算。为避免疑义，DTC分辨率估计器314是补偿器202的一部分。分数相位计算模块216用于从TDC电路204接收“TDC_norm”信号(即归一化信号)，(根据频率控制字)处理“TDC_norm”信号以输出经过处理的信号。然后，如图2所示，使用第二输出信号(即“DTC_phase_errfra”)处理该经过处理的信号。此外，DTC_sel引擎模块214从补偿器202接收“DTC_resol_err”信号，开始DTC控制字的最优选择。
接下来，下面将更详细地阐述补偿器202执行的误差校准和补偿功能。应当理解的是，可以在后台校准“DTC_phase_err”，并将“DTC_phase_err”从检测到的相位偏移(即，第一数字信号)中。此外，如前所述，“DTC_phase_err_fra”可以逐帧校准，并由分数相位计算模块216减去。为清楚起见，该帧指的是传输帧，下文中将采用相同的定义，除非另有明确说明。
对于每一帧，ADPLL电路200首先进入频率粗调和频率中调状态。然后，ADPLL电路200进入频率微调状态(即跟踪状态)。在跟踪状态下，根据分数相位“phase_frc”生成DTC控制字“DTC_sel”。选择DTC控制字“DTC_sel”，以通过将参考时钟信号和反馈时钟信号对准而将TDC电路204的操作时间缩到最短。具体地，代码选择可以用等式(1)描述：
其中，DTC_RFphase_stage为DTC电路206的有效RF相位分辨率。
如等式(2)所述，对于每个相位误差比较，将相位误差记录为选定的DTC控制字“DTC_sel”的DTC_phase_err：
DTC_phase_err(DTC_sel)＝(1-alpha)·DTC_phase_err(DTC_sel)+alpha·phase_offset (2)
其中，alpha是滤波系数。以等于参考时钟信号的输入速率的频率更新等式(2)中定义的校准。
接下来，如等式(3)所定义，从phase_offset减去DTC_phase_err，来补偿DTC非线性度：
phase_err_dtc_comp＝phase_offset-DTC_phase_err(DTC_sel) (3)
需要说明的是，该DTC误差补偿能够在后台运行，以将DTC误差减至最小。
在使用跳频进行传输的RF发射器中，配置载波频率，实现逐帧变化。例如，蓝牙收发器利用跳频和传输帧。所提及的后台DTC误差补偿需要一定的时间才能遍历所有的DTC控制字，因此DTC误差矢量需要一定的时间才能达到稳定状态。在这方面，引入并逐帧更新了“DTC_phase_err_fra”。在分数相位计算模块216中减去“DTC_phase_err_fra”。这种误差减小通过等式(4)描述为：phase_frc_fb＝1-TDC_norm-DTC_sel·DTC_RFphase_stage-DTC_phase_err_fra(DTC_sel)
phase_frc_fb＝1-TDC_norm-DTC_sel·DTC_RFphase_stage-DTC_phase_err_fra(DTC_sel) (4)
其中，TDC_norm是归一化的TDC输出。
为了完整起见，还强调等式(4)实际上描述的是为分数相位计算模块216配置的实际操作。此外，如果DTC电路206是理想的，则根据等式(4)，生成的“Phase_frc_fb”信号将等于期望的相位信号“phase_frc”。
在一个信号帧的末尾，根据等式(5)更新“DTC_phase_err_fra”：
DTC_phase_err_fra(：)＝DTC_phase_err_fra(：)+DTC_phase_err (5)
随后，可以在DTC分辨率估计器314中根据等式(6)计算DTC增益：
DTC_resol_err＝(DTC_phase_err_fra(DTC_sel_max)-DTC_phase_errfra(DTC_sel_min))/(DTC_sel_max-DTC_sel_min) (6)
其中，DTC_sel_max和DTC_sel_min共同定义了用于定时调整的DTC范围。特别地，根据第一个和最后一个DTC步长值计算DTC分辨率以获得DTC步长分辨率。应当理解的是，根据等式(6)的校准是按帧率更新的。“帧率”的定义可理解为在某些应用(例如蓝牙)中，RF传输是以帧为单位的。具体地，蓝牙设计为传输20ms，再停止几十毫秒，再传输20ms，如此循环。
综上所述，由所公开的ADPLL电路200执行的(按位)DTC校准方法有益地消除了DTC不匹配和DTC分辨率变化的影响。这有利地降低IPN和杂散音水平。同时，所提出的DTC校准方法设计用于逐帧(在生成和更新基于帧的DTC误差矢量方面)工作并且还可以在后台工作。尽管如此，DTC校准方法也可以与非基于帧的传输(例如连续传输)一起工作。还应当理解的是，根据频率控制字(与频率成正比，相位等于2×Pi/频率)，DTC_phase_error是逐个帧进行扩展的。随着从第一帧开始更新“DTC_phase_err_fra”，“DTC_phase_err”从第二帧开始将大幅减小，从而大大缩短校准环路建立时间。此外，所提出的ADPLL电路200(使用DTC辅助的子采样架构)将TDC电路204的输入动态范围减小到一个DTC步长内，从而达到降低功耗的目的。
尽管本发明已在附图和前述描述中进行了详细说明和描述，但此类说明和描述应视为说明性或示例性的，而非限制性的；本发明不限于所公开的实施例。本领域技术人员在实践所要求保护的发明时，可以理解和实现所公开实施例的其它变化。

Claims (13)

1.一种数字时间转换器(digital-to-time converter，DTC)辅助的全数字锁相环(alldigital phase locked loop，ADPLL)电路，其特征在于，包括：
DTC误差补偿器，用于接收相位偏移信号，所述相位偏移信号是对时间数字转换器(time-to-digital Converter，TDC)电路的输出进行处理之后得到的，所述相位偏移信号包括DTC误差，所述DTC误差对应于经过DTC电路处理的参考时钟信号与取自所述ADPLL电路的输出信号的反馈时钟信号之间的相位差，所述补偿器包括：
第一电路，设置有用于接收所述相位偏移信号的解复用器，复用器和电耦合到所述解复用器和所述复用器的多个低通滤波电路，所述低通滤波电路分别用于根据所述参考时钟信号进行操作，所述解复用器用于根据输出到所述DTC电路的DTC输入控制字将所述相位偏移信号输出到选定的低通滤波电路，所述选定的低通滤波电路用于对所述相位偏移信号进行滤波以生成表示所述DTC误差的数字信号，所述复用器用于根据所述DTC输入控制字输出所述数字信号，作为所述补偿器的输出信号，
将所述补偿器的输出信号从所述相位偏移信号中减去，得到所述相位偏移信号的相位纠正信号。
2.根据权利要求1所述ADPLL电路，其特征在于，还包括：数字环路滤波器，将所述补偿器的输出信号提供给所述数字环路滤波器进行处理，然后发送到数控振荡器。
3.根据权利要求1或2所述ADPLL电路，其特征在于，所述多个低通滤波电路并联布置。
4.根据权利要求1或2所述ADPLL电路，其特征在于，还包括：分数相位计算模块，用于根据所述DTC输入控制字处理所述TDC电路的输出，得到分数信号。
5.根据上述权利要求1或2所述ADPLL电路，其特征在于，还包括：
第二电路，设置有复用器和电耦合到所述复用器和相应低通滤波电路的多个积分器，所述积分器分别用于根据帧时钟信号进行操作，所述积分器用于从所述相应低通滤波电路接收相应数字信号进行处理以生成另一数字信号，所述复用器用于根据所述DTC输入控制字输出所述另一数字信号，作为所述补偿器的第二输出信号，
在所述TDC电路的输出处理过程中将所述补偿器的第二输出信号减去，以生成下一个相位偏移信号，然后将所述下一个相位偏移信号提供给所述补偿器。
6.根据权利要求5所述的ADPLL电路，其特征在于，每个积分器包括D触发器电路和加法器。
7.根据权利要求5所述的ADPLL电路，其特征在于，所述多个积分器并联布置。
8.一种数字时间转换器(digital-to-time converter，DTC)辅助的全数字锁相环(alldigital phase locked loop，ADPLL)电路，其特征在于，用于处理基于帧的传输，所述电路包括：
DTC误差补偿器，用于接收相位偏移信号，所述相位偏移信号是对时间数字转换器(time-to-digital Converter，TDC)电路的输出进行处理之后得到的，所述相位偏移信号包括DTC误差，所述DTC误差对应于经过DTC电路处理的参考时钟信号与取自所述ADPLL电路的输出信号的反馈时钟信号之间的相位差，所述补偿器包括：
(i)第一电路，设置有用于接收所述相位偏移信号的解复用器，复用器和电耦合到所述解复用器和所述复用器的多个低通滤波电路，所述低通滤波电路分别用于根据所述参考时钟信号进行操作，所述解复用器用于根据输出到所述DTC电路的DTC输入控制字将所述相位偏移信号输出到选定的低通滤波电路，所述选定的低通滤波电路用于对所述相位偏移信号进行滤波以生成表示所述DTC误差的数字信号，所述复用器用于根据所述DTC输入控制字输出所述数字信号，作为所述补偿器的第一输出信号；以及
(ii)第二电路，设置有复用器和电耦合到所述复用器和相应低通滤波电路的多个积分器，所述积分器分别用于根据帧时钟信号进行操作，所述积分器用于从所述相应低通滤波电路接收相应数字信号进行处理以生成另一数字信号，所述复用器用于根据所述DTC输入控制字输出所述另一数字信号，作为所述补偿器的第二输出信号，
将所述第一输出信号从所述相位偏移信号中减去，得到所述相位偏移信号的相位纠正信号；
在所述TDC电路的输出处理过程中将所述第二输出信号减去，以生成下一个相位偏移信号，然后将所述下一个相位偏移信号提供给所述补偿器。
9.根据权利要求8所述的ADPLL电路，其特征在于，还包括：数字环路滤波器，将所述补偿器的输出信号提供给所述数字环路滤波器进行处理，然后发送到数控振荡器。
10.根据权利要求8和9中任一项所述的ADPLL电路，其特征在于，所述多个低通滤波电路并联布置。
11.根据权利要求8或9中任一项所述的ADPLL电路，其特征在于，还包括：分数相位计算模块，用于根据所述DTC输入控制字处理所述TDC电路的输出，得到分数信号。
12.根据权利要求8或9中任一项所述的ADPLL电路，其特征在于，每个积分器包括D触发器电路和加法器。
13.根据权利要求8或9中任一项所述的ADPLL电路，其特征在于，所述多个积分器并联布置。
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