CN107528583B - 使用采样时间至数字转换器的倍频延迟锁定环路 - Google Patents

使用采样时间至数字转换器的倍频延迟锁定环路 Download PDF

Info

Publication number
CN107528583B
CN107528583B CN201710477077.1A CN201710477077A CN107528583B CN 107528583 B CN107528583 B CN 107528583B CN 201710477077 A CN201710477077 A CN 201710477077A CN 107528583 B CN107528583 B CN 107528583B
Authority
CN
China
Prior art keywords
output
delay
chain
flip
flop
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710477077.1A
Other languages
English (en)
Other versions
CN107528583A (zh
Inventor
王海松
O·布尔格
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kaiwei International Co
Marvell International Ltd
Marvell Asia Pte Ltd
Original Assignee
Marvell Asia Pte Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Marvell Asia Pte Ltd filed Critical Marvell Asia Pte Ltd
Publication of CN107528583A publication Critical patent/CN107528583A/zh
Application granted granted Critical
Publication of CN107528583B publication Critical patent/CN107528583B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0818—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter comprising coarse and fine delay or phase-shifting means
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/091—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector using a sampling device

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Pulse Circuits (AREA)

Abstract

倍频延迟锁定环路电路包括延迟链和反馈环路，延迟链包括串联连接的多个可变延迟电路并且具有延迟链输出，反馈环路包括用于获得数字控制信号的电路系统，该数字控制信号表示延迟链输出中的相位偏移的幅度和符号，以用于控制可变延迟电路中的可变延迟电路中的延迟。用于获得数字控制信号的电路系统包括被配置为对输入之间的时间延迟进行操作以生成数字控制信号的采样时间至数字转换器(STDC)。STDC用从延迟链输出和反馈除法器的输出获得的信号之间的第一差，减去从延迟链输出和反馈除法器的输出获得的信号之间的第二差，以提供差值，并且该差值指示延迟链输出中的输出偏移的符号和幅度。

Description

使用采样时间至数字转换器的倍频延迟锁定环路
相关申请的交叉引用
本公开要求2016年6月21日提交的共同未决的共同受让的美国临时专利申请No.62/352,895的权益，由此通过引入将其整体并入本文。
技术领域
本公开涉及使用采样时间至数字转换器的倍频延迟锁定环路，以控制用参考信号的边沿对延迟锁定环路的自激边沿的替换。
背景技术
这里提供的背景描述是用于一般呈现本公开的上下文的目的。本发明人的工作(在本背景部分中描述该工作的程度上)以及在提交时可能未另外被算作现有技术的描述的方面，既不被明确地也不隐含地承认是针对本公开的现有技术。
延迟锁定环路(DLL)可用于将信号锁定到参考信号——即生成相对于输入参考信号的相位具有恒定延迟的输出信号。在基本的延迟锁定环路中，可变延迟链(即，可变延迟的链)的输出被回环至相位检测器的输入，相位检测器还具有作为另一输入的参考信号。相位检测器检查在回环延迟链输出与参考信号之间的相位差，并且生成控制信号，该控制信号调整延迟链中的可变延迟，以将延迟链输出的相位与参考信号的相位对准。通常，相位检测器输出仅指示延迟链输出是在参考信号之前还是之后，以及因此指示延迟链输出是应该推迟还是提前。
倍频延迟锁定环路(MDLL)类似地使用可变延迟的链，但是参考信号的脉冲边沿(本文中被称为“参考边沿”)被用于以选择的间隔来替换DLL内的自激振荡器(例如环形振荡器)的边沿(本文中被称为“自激边沿”)(通常该选择的间隔对应于参考信号的每个周期，其正常长于由环形振荡器的自激振荡频率指定的周期——由环形振荡器的自激振荡频率指定的周期在本文中被称为“自激周期”——除非倍数N＝1)。
因为上升或下降边沿从其否则将会下降的地方被移除，替换MDLL输出信号的边沿造成输出信号的扰动。这样的扰动被称为“尖刺(spur)”。
发明内容
根据本公开的主题的实施方式的倍频延迟锁定环路电路包括延迟链和反馈环路，延迟链包括串联连接的多个可变延迟电路并且具有延迟链输出，反馈环路包括用于从延迟链供应的反馈信号获得数字控制信号的电路系统，该数字控制信号表示延迟链输出中的相位偏移的幅度和符号，以用于控制多个可变延迟电路中的可变延迟电路中的延迟。
在一个这样的实施方式中，反馈环路还包括反馈除法器，反馈除法器用于对被反馈的延迟链输出进行分频以用于与参考信号进行比较，由此使倍频延迟锁定环路电路的输出倍频。
在这样的实施方式的一个变体中，用于获得数字控制信号的电路包括采样时间至数字转换器，采样时间至数字转换器被配置为对输入之间的时间延迟进行操作以生成数字控制信号作为输出，输入包括从延迟链输出和反馈除法器的输出获得的信号。
在这样的一个变体中，采样时间至数字转换器用从延迟链输出和反馈除法器的输出获得的信号中的一个信号与从延迟链输出和反馈除法器的输出获得的信号中的另一信号之间的第一差，减去从延迟链输出和反馈除法器的输出获得的信号中的一个信号与从延迟链输出和反馈除法器的输出获得的信号中的另一信号之间的第二差，以提供差值，并且该差值指示延迟链输出中的输出偏移的符号和幅度。
在这样的一个变体中，反馈环路还包括边沿生成器电路，边沿生成器电路获得从延迟链输出和反馈除法器的输出获得的信号。
在该变体中，边沿生成器电路包括由延迟链输出进行时钟控制的多个触发器，其中：多个触发器包括第一触发器链；反馈除法器的输出被输入至第一触发器链；从延迟链输出和反馈除法器的输出获得的信号中的一个信号是第一触发器链中的最后触发器的输出；并且从延迟链输出和反馈除法器的输出获得的信号中的另一信号是第一触发器链中的中间触发器的延迟输出。
在该变体中，多个触发器可以包括第二触发器链，反馈除法器的输出还可以被输入至第二触发器链，第一差可以在第二触发器链的输出的上升边沿上取得，并且第二差可以在第二触发器链的输出的下降边沿上取得。
在该相同的变体中，第一触发器链可以包括三个触发器，并且第二触发器链可以包括两个触发器。在这样的一个变体中，第一触发器链中的中间触发器可以是第一触发器链中的第二触发器。
在一个备选变体中，第一触发器链可以包括三个触发器。第一触发器链中的中间触发器可以是第一触发器链中的第二触发器。
在另一变体中，延迟链包括输入多路复用器，输入多路复用器具有作为第一多路复用器输入的延迟链输出以及作为第二多路复用器输入的参考信号，输入多路复用器的输出是去往边沿生成器电路的输入，并且倍频延迟锁定环路电路还包括选择逻辑，选择逻辑基于反馈除法器的输出和输入多路复用器的输出来控制输入多路复用器的输出。
无线收发器可以包括根据本公开的主题的实施方式的倍频延迟锁定环路电路。
根据本公开的主题的实施方式的用于控制倍频延迟锁定环路电路的方法(其中倍频延迟锁定环路电路包括具有延迟链输出的延迟链和反馈环路，反馈环路包括用于对延迟链输出进行分频的反馈除法器)包括：向采样时间至数字转换器输入从(a)具有串联连接的多个可变延迟电路的延迟链的输出以及(b)反馈环路中的反馈除法器的输出获得的信号，延迟链的输出在反馈环路中被反馈至延迟链的输入，反馈除法器被配置为对延迟链输出进行分频，由此使延迟锁定环路电路的输出倍频；并且将采样时间至数字转换器的输出信号作为控制信号输入到多个可变延迟电路中的可变延迟电路。
这样的方法的一个变体还可以包括：使用边沿生成器获得从延迟链输出和反馈除法器的输出获得的信号，以用于输入至采样时间至数字转换器。
在这样的一个变体中，使用边沿生成器包括：将反馈除法器的输出输入至第一触发器链；使用第一触发器链中的最后触发器的输出作为从延迟链输出和反馈除法器的输出获得的信号中的一个信号；并且使用第一触发器链中的中间触发器的输出作为从延迟链输出和反馈除法器的输出获得的信号中的另一信号。
这样的一个变体还可以包括：使用采样时间至数字转换器，用从延迟链输出和反馈除法器的输出获得的信号中的一个信号与从延迟链输出和反馈除法器的输出获得的信号中的另一信号之间的第一差，减去从延迟链输出和反馈除法器的输出获得的信号中的一个信号与从延迟链输出和反馈除法器的输出获得的信号中的另一信号之间的第二差，以提供差值，该差值指示延迟链输出中的输出偏移的符号和幅度。
该变体还可以包括：还将反馈除法器的输出输入至第二触发器链；在第二触发器链的输出的上升边沿上取得第一差；并且在第二触发器链的输出的下降边沿上取得第二差。
另一变体还包括：在参考信号与延迟链输出之间进行选择，作为去往边沿生成器的输入。在这样的一个变体中，选择基于延迟链输出和反馈除法器的输出。
附图说明
本公开的其他特征、其性质和各种优点在结合附图考虑下面的具体实施方式时将显而易见，在附图中，相同的附图标记至始至终指代相同的部分，并且在附图中：
图1示出根据本公开的主题的MDLL的一个实施方式；
图2示出根据本公开的主题的MDLL中使用的边沿生成器电路的一个实施方式；
图3表示图2的电路中的信号的波形；
图4是根据本公开的主题的用于控制MDLL的方法的一个实施方式的流程图；以及
图5示出包含根据本公开的主题的MDLL的无线基站或接入点。
具体实施方式
在MDLL中，在参考边沿被用于替换环形振荡器的自激边沿时，在强加的参考信号的上升或下降边沿与现有的自激MDLL输出信号的上升或下降边沿不一致时，出现尖刺(其可以是显著的噪声或谐波失真分量)。经常会出现这种情况，或者原本不需要替换边沿。然而，强加的边沿距离现有边沿越远，尖刺越严重。
已知电路——例如，使用相位检测器——仅生成提前或推迟输出信号的提前或推迟信号，而不考虑输出信号与参考信号之间的失配程度。已经进行了一些尝试来测量失配程度并且基于该失配程度来调制可以减少尖刺的提前或推迟信号，但是测量不具有足够精细的分辨率来显著减少尖刺。例如，一个尝试使用门控环形振荡器来测量失配程度。然而，门控环形振荡器的分辨率可能在10ps的量级，相对于可能在1ps或更小的量级的相位误差来说，这是不够精细的。
根据本公开的主题的实施方式，采样时间至数字转换器(“采样TDC”或“STDC”)在MDLL的反馈环路中被用于生成相位误差校正信号，相位误差校正信号包括符号(提前或推迟)和幅度两者。STDC可以耦合至边沿生成器，并且被配置为将表示参考边沿和自激边沿的信号进行比较，以生成诸如相位误差校正信号的输出，相位误差校正信号表示在参考边沿与自激边沿之间的相位差。然后相位误差校正信号被配置为被反馈至MDLL的输入，以补偿边沿差。STDC可以具有小于1ps的分辨率。作为结果，基于STDC的MDLL具有改善(即减少)的尖刺性能和更快的收敛。而且，在一些实施方式中，亚皮秒的分辨率消除了对环路滤波的需要，因为MDLL输出的快速收敛导致相对不显著的谐波噪声分量，这降低了功率消耗。
图1中示出了根据本公开的主题的MDLL 100的一个实施方式。MDLL 100包括被布置为延迟链101的多个延迟111。延迟链101的输出信号121被反馈至输入多路复用器131，多路复用器131的另一输入是参考信号102。多路复用器131由来自选择逻辑103的信号113来控制。
延迟链101的输出信号121反馈到控制环路104中，控制环路104包括除以N反馈除法器114，但是N＝1是可能的。除以N反馈除法器114被配置为生成反馈信号141，反馈信号141具有环路输出信号121除以N的频率，从而创建用于MDLL 100的频率合成器，以从单个参考频率生成不同频率。如果N≠1，控制环路104中的反馈信号的分频导致输出信号121具有等于参考信号102的频率乘以N的频率。经分频的反馈输出信号141是到选择逻辑103的输入之一，选择逻辑103控制输入多路复用器131。输入多路复用器131的输出是到选择逻辑103的另一输入。
选择逻辑103默认地被配置为选择多路复用器131的反馈输入作为输出151，使得选择逻辑103几乎总是将反馈输出信号121与经分频的反馈输出信号141进行比较。备选地，在多路复用器131输出参考信号102时，选择逻辑103被配置为将经分频的反馈信号141与参考信号102进行比较。例如，每当经分频的反馈输出信号141的上升边沿“靠近”反馈输出信号121的上升边沿(例如，远离反馈输出信号121的上升边沿不超过信号121的一个周期)，选择逻辑103的输出(即控制信号113)因此可以“靠近”值‘1’。因为输入151是在控制信号103的控制下对参考信号102和环路输出121进行复用的结果，响应于控制信号103“靠近”值‘1’，选择逻辑103将选择输入参考信号102。这发生在反馈输出信号121的每N个周期(其是输入参考信号102的每个周期)时。因而，即使在反馈输出信号121具有因噪声分量(即尖刺)而产生的“脏的”上升边沿(即，不规则上升的“坡”，而不是方形脉冲的急剧上升边沿)时，反馈输出信号121的上升边沿被变换成参考信号102的“干净”上升边沿(例如方形脉冲的急剧上升边沿)，并且因而由参考信号102的“干净”上升边沿来表示。
控制环路104还包括STDC 124，STDC 124生成相位误差校正信号134，相位误差校正信号134控制延迟链101中的延迟111中的每个延迟。STDC 124被配置为比较两个输入信号(例如信号144和154)并且获得这两个输入信号之间的时间延迟，并且将该时间延迟转换成数字输出(例如信号134)，该数字输出表示两个输入信号之间的相位差。可以被用作STDC124的STDC的一个可能实施方式被示出在2016年12月6日提交的共同未决的共同受让的美国专利申请No.15/370,796中，由此通过引入将其整体并入本文。例如，STDC 124从指示参考边沿的信号154中减去指示经分频的反馈信号141的边沿信息的信号144，以生成相位误差校正信号134，相位误差校正信号134表示输出信号121与参考信号102之间的误差的幅度和方向(即符号)。
信号144和信号154由边沿生成器164来生成，边沿生成器164的输入包括与选择逻辑103相同的输入——即，经分频的反馈输出信号141和输入多路复用器131的输出231。边沿生成器164的一个实施方式200被示出在图2中，并且包括五个触发器201-205。触发器201-205中的每个触发器以及反馈除法器114由输入多路复用器131的输出231(在图2和图3中被标记为“VCO”)进行时钟控制。除法器输出206通过触发器201和202，以提供DIV信号216。具有除法器输出206的两倍频率的除法器输出207通过触发器203、204和205，以提供禁用(DIS)信号217。触发器203的输出是双分频(DIV2x)信号218。触发器204的输出是启用(EN)信号219。EN信号218在209处的数字至时间转换产生经延迟的启用(EN_DLY)信号210。
图3中示出了图2的电路中的各种信号的关系。如图所示，在表示VCO信号231的一个完整周期的DIV信号216的每个上升边沿处，VCO信号231的第一周期的‘ON’部分从其正常周期T被延长至T+Δ，其中Δ表示由强加的相位误差校正造成的扰动。在DIV信号216的每个下降边沿处，VCO信号231具有其正常周期T。
可以通过从T+Δ中减去T来确定扰动Δ。然而，如果dt是EN信号219与EN_DLY信号220之间的延迟，从图3中可见还可以通过从T+Δ-dt中减去T-dt来确定扰动Δ。也就是说，用DIV的上升边沿时的EN_DLY与DIS之差减去DIV的下降边沿时的EN_DLY 144与DIS 154之差。对误差“放大”以开始于用于减法的这些较小量，增加了结果的分辨率，而未使用诸如用于过滤噪声分量的环路滤波器的常规方法。用这一方式，可以降低功率消耗。在STDC 124中执行减法T+Δ-dt-(T-dt)＝Δ，其中在通过DIV信号216的上升和下降边沿确定的两个不同时间，DIS信号217与EN_DLY信号219的输入持续时间之差(图3中示出的)被转换为数字(二进制)值，该数字(二进制)值是用于控制延迟链101中的延迟111的误差校正信号134。
在STDC 124中，取决于检测到的信号144和154的边沿多么靠近彼此，STDC输出134可以具有饱和最大值或饱和最小值。粗调信号135(其在MDLL的校准期间通过观察饱和最大值和饱和最小值而获得)被应用于边沿生成器164，以使STDC输出134更靠近最大与最小饱和电平之间的中点。
图4中图示了根据本公开的主题的方法400的一个实施方式。在401，使用边沿生成器从要被控制的倍频延迟锁定环路的延迟链输出和反馈除法器输出获得信号。在402，将使用边沿生成器所获得的信号输入至采样时间至数字转换器。在403，将采样时间至数字转换器的输出信号作为控制信号输入到延迟链中的每个可变延迟电路。
因而，通过利用STDC来细调MDLL的延迟链，上面描述的装置和/或方法提供了具有亚皮秒分辨率的MDLL。产生的亚皮秒分辨率提供了相对不显著的噪声分量以及因此MDLL输出的快速收敛。因为用于过滤噪声分量的环路滤波可以从MDLL中省去，还降低了功率消耗。这样的MDLL可以用于需要时钟生成的任何地方。例如，这样的MDLL 501可以用于诸如WiFi基站或接入点500的无线收发器(图5)，以替换基于环形振荡器的模拟相位锁定环路，从而提供针对相同功率的更好的相位噪声性能。
如本文中以及所附权利要求中所使用的，句法结构“A和B之一”应当已知“A或B”。
将理解的是，前述内容仅仅是说明本发明的原理，并且本发明可以通过除了所描述的实施例之外的其他实施例来实践，所描述的实施例出于说明的目的而非限制的目的被呈现，并且本发明仅由所附权利要求来限制。

Claims (20)

1.一种倍频延迟锁定环路电路，包括：
延迟链，包括串联连接的多个可变延迟电路，并且具有延迟链输出；以及
反馈环路，包括用于从所述延迟链供应的反馈信号来导出数字控制信号的电路系统，所述数字控制信号表示所述延迟链输出中的相位偏移的幅度和符号，以用于控制所述多个可变延迟电路中的可变延迟电路中的延迟，用于导出数字控制信号的所述电路系统包括采样时间至数字转换器，所述采样时间至数字转换器被配置为对输入之间的时间延迟进行操作以生成所述数字控制信号作为输出。
2.根据权利要求1所述的倍频延迟锁定环路电路，其中所述反馈环路还包括反馈除法器，所述反馈除法器用于对被反馈的所述延迟链输出进行分频以用于与参考信号进行比较，由此使所述倍频延迟锁定环路电路的输出倍频。
3.根据权利要求2所述的倍频延迟锁定环路电路，其中所述采样时间至数字转换器被配置为对从所述延迟链输出和所述反馈除法器的输出导出的信号进行操作以生成所述数字控制信号作为输出。
4.根据权利要求3所述的倍频延迟锁定环路电路，其中：
所述采样时间至数字转换器用从所述延迟链输出和所述反馈除法器的输出导出的所述信号中的一个信号与从所述延迟链输出和所述反馈除法器的输出导出的所述信号中的另一信号之间的第一差，减去从所述延迟链输出和所述反馈除法器的输出导出的所述信号中的所述一个信号与从所述延迟链输出和所述反馈除法器的输出导出的所述信号中的所述另一信号之间的第二差，以提供差值；并且
所述差值指示所述延迟链输出中的输出偏移的符号和幅度。
5.根据权利要求4所述的倍频延迟锁定环路电路，其中所述反馈环路还包括边沿生成器电路，所述边沿生成器电路导出从所述延迟链输出和所述反馈除法器的输出导出的所述信号。
6.根据权利要求5所述的倍频延迟锁定环路电路，其中所述边沿生成器电路包括：
多个触发器，由所述延迟链输出进行时钟控制；其中：
所述多个触发器包括第一触发器链；
所述反馈除法器的所述输出被输入至所述第一触发器链；
从所述延迟链输出和所述反馈除法器的所述输出导出的所述信号中的一个信号是所述第一触发器链中的最后触发器的输出；并且
从所述延迟链输出和所述反馈除法器的所述输出导出的所述信号中的另一信号是所述第一触发器链中的中间触发器的延迟输出。
7.根据权利要求6所述的倍频延迟锁定环路电路，其中：
所述多个触发器包括第二触发器链；
所述反馈除法器的所述输出还被输入至所述第二触发器链；
所述第一差在所述第二触发器链的输出的上升边沿上取得；并且
所述第二差在所述第二触发器链的所述输出的下降边沿上取得。
8.根据权利要求7所述的倍频延迟锁定环路电路，其中：
所述第一触发器链包括三个触发器；并且
所述第二触发器链包括两个触发器。
9.根据权利要求8所述的倍频延迟锁定环路电路，其中所述第一触发器链中的所述中间触发器是所述第一触发器链中的第二触发器。
10.根据权利要求6所述的倍频延迟锁定环路电路，其中所述第一触发器链包括三个触发器。
11.根据权利要求10所述的倍频延迟锁定环路电路，其中所述第一触发器链中的所述中间触发器是所述第一触发器链中的第二触发器。
12.根据权利要求5所述的倍频延迟锁定环路电路，其中：
所述延迟链包括输入多路复用器，所述输入多路复用器具有所述延迟链输出作为第一多路复用器输入并且具有参考信号作为第二多路复用器输入；
所述输入多路复用器的输出是去往所述边沿生成器电路的输入；并且
所述倍频延迟锁定环路电路还包括选择逻辑，所述选择逻辑基于所述反馈除法器的输出和所述输入多路复用器的输出来控制所述输入多路复用器的输出。
13.一种无线收发器，包括根据权利要求1所述的倍频延迟锁定环路电路。
14.一种控制倍频延迟锁定环路电路的方法，所述倍频延迟锁定环路电路包括具有延迟链输出的延迟链，并且包括反馈环路，所述反馈环路包括用于对所述延迟链输出进行分频的反馈除法器，所述方法包括：
向采样时间至数字转换器输入从(a)具有串联连接的多个可变延迟电路的延迟链的输出以及(b)所述反馈环路中的反馈除法器的输出导出的信号，所述延迟链的输出在反馈环路中被反馈至所述延迟链的输入，所述反馈除法器被配置为对所述延迟链输出进行分频，由此使所述延迟锁定环路电路的输出倍频；并且
将所述采样时间至数字转换器的输出信号作为控制信号输入到所述多个可变延迟电路中的可变延迟电路。
15.根据权利要求14所述的方法，还包括：使用边沿生成器导出从所述延迟链输出和所述反馈除法器的输出导出的所述信号，以用于输入至所述采样时间至数字转换器。
16.根据权利要求15所述的方法，其中使用所述边沿生成器包括：
将所述反馈除法器的所述输出输入至第一触发器链；
使用所述第一触发器链中的最后触发器的输出作为从所述延迟链输出和所述反馈除法器的所述输出导出的所述信号中的一个信号；并且
使用所述第一触发器链中的中间触发器的输出作为从所述延迟链输出和所述反馈除法器的所述输出导出的所述信号中的另一信号。
17.根据权利要求16所述的方法，还包括：使用所述采样时间至数字转换器，用从所述延迟链输出和所述反馈除法器的输出导出的所述信号中的所述一个信号与从所述延迟链输出和所述反馈除法器的输出导出的所述信号中的所述另一信号之间的第一差，减去从所述延迟链输出和所述反馈除法器的输出导出的所述信号中的所述一个信号与从所述延迟链输出和所述反馈除法器的输出导出的所述信号中的所述另一信号之间的第二差，以提供差值，所述差值指示所述延迟链输出中的输出偏移的符号和幅度。
18.根据权利要求17所述的方法，还包括：
还将所述反馈除法器的所述输出输入至第二触发器链；
在所述第二触发器链的输出的上升边沿上取得所述第一差；并且
在所述第二触发器链的所述输出的下降边沿上取得所述第二差。
19.根据权利要求15所述的方法，还包括：在参考信号与所述延迟链输出之间进行选择，作为去往所述边沿生成器的输入。
20.根据权利要求19所述的方法，其中所述选择基于所述延迟链输出和所述反馈除法器的所述输出。
CN201710477077.1A 2016-06-21 2017-06-21 使用采样时间至数字转换器的倍频延迟锁定环路 Active CN107528583B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201662352895P 2016-06-21 2016-06-21
US62/352,895 2016-06-21

Publications (2)

Publication Number Publication Date
CN107528583A CN107528583A (zh) 2017-12-29
CN107528583B true CN107528583B (zh) 2022-04-19

Family

ID=60661447

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710477077.1A Active CN107528583B (zh) 2016-06-21 2017-06-21 使用采样时间至数字转换器的倍频延迟锁定环路

Country Status (2)

Country Link
US (1) US10250264B2 (zh)
CN (1) CN107528583B (zh)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI639994B (zh) * 2016-08-16 2018-11-01 晨星半導體股份有限公司 顯示器控制裝置與控制方法
US10128856B1 (en) 2017-02-28 2018-11-13 Marvell International Ltd. Digital locking loop circuit and method of operation
US9998126B1 (en) * 2017-07-07 2018-06-12 Qualcomm Incorporated Delay locked loop (DLL) employing pulse to digital converter (PDC) for calibration
US10840916B2 (en) * 2017-08-07 2020-11-17 Intel Corporation Multiplying delay lock loop (MDLL) and method of averaging ring oscillator signals for jitter compensation
EP3701631B8 (en) * 2017-12-19 2022-04-27 Huawei International Pte. Ltd. Digital-to-time converter (dtc) assisted all digital phase locked loop (adpll) circuit
CN108551342B (zh) * 2018-03-20 2022-04-01 上海集成电路研发中心有限公司 一种具有宽频率输入范围的延迟锁相环
US10340902B1 (en) * 2018-04-30 2019-07-02 Analog Devices Global Unlimited Company Multiplying delay locked loops with compensation for realignment error
KR102528561B1 (ko) 2018-05-09 2023-05-04 삼성전자주식회사 클락 생성을 위한 장치 및 방법
US11163002B2 (en) * 2018-11-21 2021-11-02 International Business Machines Corporation Burn-in resilient integrated circuit for processors
DE102019132067A1 (de) 2019-01-25 2020-07-30 Taiwan Semiconductor Manufacturing Co., Ltd. Strombegrenzer für speichervorrichtung
US10991426B2 (en) * 2019-01-25 2021-04-27 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device current limiter
US10979057B1 (en) * 2020-09-17 2021-04-13 Winbond Electronics Corp. Delay lock loop and phase locking method thereof
CN112953867A (zh) * 2021-01-29 2021-06-11 北京紫光展锐通信技术有限公司 基于延迟环的谐波调整方法及相关产品
CN114189249B (zh) * 2022-02-14 2022-05-17 微龛(广州)半导体有限公司 开环小数分频器及时钟系统

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101160722A (zh) * 2005-04-18 2008-04-09 Nxp股份有限公司 电路布置、具体是锁相环、及其相应方法
US7746134B1 (en) * 2007-04-18 2010-06-29 Altera Corporation Digitally controlled delay-locked loops
CN103004096A (zh) * 2010-07-19 2013-03-27 美国亚德诺半导体公司 数字锁相环时钟系统

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5977805A (en) * 1998-01-21 1999-11-02 Atmel Corporation Frequency synthesis circuit tuned by digital words
US6952431B1 (en) * 1999-10-28 2005-10-04 Rambus Inc. Clock multiplying delay-locked loop for data communications
US6680634B1 (en) * 2002-12-03 2004-01-20 Nokia Corporation Self calibrating digital delay-locked loop
US6982579B2 (en) * 2003-12-11 2006-01-03 Micron Technology, Inc. Digital frequency-multiplying DLLs
US7132867B1 (en) * 2004-09-27 2006-11-07 Marvell Semiconductor Israel Ltd. High resolution digital loop circuit
US7205924B2 (en) * 2004-11-18 2007-04-17 Texas Instruments Incorporated Circuit for high-resolution phase detection in a digital RF processor
KR100732760B1 (ko) * 2005-06-29 2007-06-27 주식회사 하이닉스반도체 지연고정루프회로
CN101305519A (zh) * 2005-11-11 2008-11-12 Nxp股份有限公司 积分模数转换器
WO2009055103A2 (en) * 2007-10-22 2009-04-30 Rambus, Inc. Low-power source-synchronous signaling
JP2009171140A (ja) * 2008-01-15 2009-07-30 Fujitsu Ltd 位相同期発振器
US8058913B2 (en) * 2008-07-17 2011-11-15 Korea University Industrial & Academic Collaboration Foundation DLL-based multiphase clock generator
US8237475B1 (en) * 2008-10-08 2012-08-07 Altera Corporation Techniques for generating PVT compensated phase offset to improve accuracy of a locked loop
US7994832B2 (en) * 2009-11-06 2011-08-09 Oracle America, Inc. Aperture generating circuit for a multiplying delay-locked loop
US8198929B2 (en) * 2010-08-31 2012-06-12 Intel Corporation Dynamic element matching for time-to-digital converters
US8134393B1 (en) * 2010-09-29 2012-03-13 Motorola Solutions, Inc. Method and apparatus for correcting phase offset errors in a communication device
US8384456B1 (en) * 2011-11-18 2013-02-26 Texas Instruments Incorporated Integrated phase-locked and multiplying delay-locked loop with spur cancellation
US8704570B2 (en) * 2011-12-20 2014-04-22 Mosys, Inc. Delay-locked loop with phase adjustment
US9442463B2 (en) * 2013-12-19 2016-09-13 Intel Corporation Time-to-digital converter (TDC) with offset cancellation
US9191185B2 (en) * 2014-01-27 2015-11-17 Qualcomm Incorporated Differential bang-bang phase detector using standard digital cells
US9148157B2 (en) * 2014-01-30 2015-09-29 Sandisk Technologies Inc. Auto-phase synchronization in delay locked loops
CN104506190B (zh) * 2014-12-18 2017-03-08 华为技术有限公司 数字小数分频锁相环控制方法及锁相环
US9306585B1 (en) * 2015-02-04 2016-04-05 Xilinx, Inc. Fractional-N multiplying injection-locked oscillation
US9614537B1 (en) * 2016-04-07 2017-04-04 Xilinx, Inc. Digital fractional-N multiplying injection locked oscillator
US9906358B1 (en) * 2016-08-31 2018-02-27 Kandou Labs, S.A. Lock detector for phase lock loop
US10411922B2 (en) * 2016-09-16 2019-09-10 Kandou Labs, S.A. Data-driven phase detector element for phase locked loops

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101160722A (zh) * 2005-04-18 2008-04-09 Nxp股份有限公司 电路布置、具体是锁相环、及其相应方法
US7746134B1 (en) * 2007-04-18 2010-06-29 Altera Corporation Digitally controlled delay-locked loops
CN103004096A (zh) * 2010-07-19 2013-03-27 美国亚德诺半导体公司 数字锁相环时钟系统

Also Published As

Publication number Publication date
CN107528583A (zh) 2017-12-29
US20170366191A1 (en) 2017-12-21
US10250264B2 (en) 2019-04-02

Similar Documents

Publication Publication Date Title
CN107528583B (zh) 使用采样时间至数字转换器的倍频延迟锁定环路
JP4455757B2 (ja) 位相同期ループの帯域幅を調整する方法および装置
US8610508B2 (en) Injection-locked oscillator
US7907023B2 (en) Phase lock loop with a multiphase oscillator
US9998128B2 (en) Frequency synthesizer with injection locked oscillator
US11196426B2 (en) Time-to-digital converter stop time control
US7924071B2 (en) Synchronization detection circuit, pulse width modulation circuit using the same, and synchronization detection method
US8536911B1 (en) PLL circuit, method of controlling PLL circuit, and digital circuit
KR20100062893A (ko) 타임투디지털 컨버터 및 디지털 위상 고정 루프
US10141921B2 (en) Signal generator using multi-sampling and edge combining and associated signal generating method
US9973195B2 (en) Local phase detection in realigned oscillator
US7023945B2 (en) Method and apparatus for jitter reduction in phase locked loops
US10018970B2 (en) Time-to-digital system and associated frequency synthesizer
KR101710450B1 (ko) 위상 고정 루프 및 그의 위상 고정 방법
US9843333B2 (en) Reference-frequency-insensitive phase locked loop
EP3624344B1 (en) Pll circuit
KR101107722B1 (ko) 광대역 디지털 주파수 합성기
KR101494515B1 (ko) 디지털 위상 고정 루프 회로
EP2806563A1 (en) Phase lock detection in fractional-Q digital PLL
JP2008118338A (ja) ジッタ発生装置
KR101600168B1 (ko) 초기 튜닝전압 조정 기반 주파수 합성기 및 그를 위한 위상 동기 제어 장치
JP2015133560A (ja) クロック生成回路
US20160294400A1 (en) All digital phase-locked loop

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
TA01 Transfer of patent application right
TA01 Transfer of patent application right

Effective date of registration: 20200506

Address after: Singapore City

Applicant after: Marvell Asia Pte. Ltd.

Address before: Ford street, Grand Cayman, Cayman Islands

Applicant before: Kaiwei international Co.

Effective date of registration: 20200506

Address after: Ford street, Grand Cayman, Cayman Islands

Applicant after: Kaiwei international Co.

Address before: Hamilton, Bermuda

Applicant before: Marvell International Ltd.

Effective date of registration: 20200506

Address after: Hamilton, Bermuda

Applicant after: Marvell International Ltd.

Address before: Saint Michael

Applicant before: MARVELL WORLD TRADE Ltd.

GR01 Patent grant
GR01 Patent grant