JP2009171140A - 位相同期発振器 - Google Patents
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Abstract
【課題】PLLの位相雑音を低減すること。
【解決手段】電圧制御発振器と、該電圧制御発振器の出力信号と基準信号との位相比較を行い、該位相差に基づいて前記電圧制御発振器に与える電圧を制御する位相比較器とを備える位相同期発振器に、電圧制御発振器の出力信号に対して可変の遅延時間を与える遅延制御手段と、位相比較器で検出した位相差に応じて遅延制御部が出力信号に与える遅延時間を制御する遅延時間制御手段とを有する。
【選択図】図2
【解決手段】電圧制御発振器と、該電圧制御発振器の出力信号と基準信号との位相比較を行い、該位相差に基づいて前記電圧制御発振器に与える電圧を制御する位相比較器とを備える位相同期発振器に、電圧制御発振器の出力信号に対して可変の遅延時間を与える遅延制御手段と、位相比較器で検出した位相差に応じて遅延制御部が出力信号に与える遅延時間を制御する遅延時間制御手段とを有する。
【選択図】図2
Description
本発明は、無線通信機器に用いられる局部発振器、いわゆる周波数シンセサイザに関する。
無線通信の周波数利用効率の上昇に伴い、無線通信機器に用いられる発振器の周波数には高い精度が求められる。例えば、直交波周波数分割多重(OFDM: Orthogonal Frequency Division Multiplexing)方式などのディジタル変調方式に適用される発振器には、変復調誤差を抑制するために位相誤差を1°以下とすることが要求されている。
周波数シンセサイザには、位相同期回路(PLL: phase locked loop)が通常用いられる。PLLの基本構成を図1に示す。PLL10は、位相比較器2と、ループフィルタ4と、電圧制御発振器(VCO: voltage controlled oscillator)6と、分周器8とを有する。
位相比較器2には、VCO6から出力され、分周器8により分周された信号と、例えば、水晶発振器などの発振器により発生する基準周波数frefの基準信号が入力される。位相比較器2は、VCO6から出力され、分周器8により分周された信号の位相と、基準信号の位相とを比較する。位相比較器2は、両者の位相が異なる場合に、該位相に応じた電圧を発生する。該電圧は、ループフィルタ4により、高周波成分が除去され、VCO6に入力される。例えば、ループフィルタ4はローパスフィルタにより構成される。例えば、ループフィルタ4の出力信号は、VCO6の制御電圧端子に入力される。VCO6は、入力された電圧に基づいて、出力パルスの発振周波数を制御する。PLL10では、フィードバック動作により制御電圧が一定となるとVCO6からの出力信号と基準信号とは周波数が等しく、位相差は一定のロック状態なる。VCO6からの出力を分周器8で1/N(Nは、N>0の整数)の周波数に落として位相比較器2に入力することにより、VCO6を基準周波数frefのN倍でロックさせることができる。
ところで、PLL10から出力される信号には、位相雑音が含まれる。該位相雑音には、入力される基準信号の基準周波数による雑音、VCO6の位相雑音、位相比較器2及びループフィルタ4で発生する雑音が含まれる。入力される基準信号の基準周波数による雑音、位相比較器2で発生する雑音は、ループフィルタ4により減衰させることができる。一方、VCO6の位相雑音は、フィルタの帯域を広くすることにより低減させることができる。従って、VCO6の位相雑音を低減するためには、フィルタ特性の最適化が必要である。また、各回路の雑音を抑制するとともに電源の安定化、外部回路からの雑音の混入防止などの対策も必要である。
例えば、PLL回路の電流を最適化するキャリブレーション回路により、プロセス変動を電流量の調整で打ち消すことができるPLL回路が開示されている(例えば、特許文献1参照)。
特開2000−49597号公報
しかし、上述した背景技術には以下に示すような問題点がある。
VCOの位相雑音と、入力される基準信号の基準周波数による雑音との両方をループフィルタ4により除去することはできない。このため、各回路の雑音を発生しないよう注意深く設計を行う必要がある。しかし、このように設計したとしても、雑音を完全に抑えることはできない。また、該PLLが搭載される実際の機器では外部回路からの雑音や、電源電圧の変動が避けられない。その結果、PLLの周波数が変動し、結果として変復調精度が劣化する。
そこで、本発明は上述した問題点の少なくとも1つを解決するためになされたものであり、PLLの位相雑音を低減することができる位相同期発振器を提供することにある。
上記課題を解決するため、この位相同期発振器は、
電圧制御発振器と、該電圧制御発振器の出力信号と基準信号との位相比較を行い、該位相差に基づいて前記電圧制御発振器に与える電圧を制御する位相比較器とを備える位相同期発振器であって、
前記電圧制御発振器の出力信号に対して可変の遅延時間を与える遅延制御手段と、
前記位相比較器で検出した前記位相差に応じて前記遅延制御部が前記出力信号に与える遅延時間を制御する遅延時間制御手段と
を有することを要件とする。
電圧制御発振器と、該電圧制御発振器の出力信号と基準信号との位相比較を行い、該位相差に基づいて前記電圧制御発振器に与える電圧を制御する位相比較器とを備える位相同期発振器であって、
前記電圧制御発振器の出力信号に対して可変の遅延時間を与える遅延制御手段と、
前記位相比較器で検出した前記位相差に応じて前記遅延制御部が前記出力信号に与える遅延時間を制御する遅延時間制御手段と
を有することを要件とする。
開示の位相同期発振器によれば、PLLの位相雑音を低減することができる効果を奏する。
次に、本発明を実施するための最良の形態を、以下の実施例に基づき図面を参照しつつ説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を用い、繰り返しの説明は省略する。
(第1の実施例)
本発明に係る位相同期発振器について、図2を参照して説明する。
(第1の実施例)
本発明に係る位相同期発振器について、図2を参照して説明する。
本実施例に係る位相同期発振器100は、例えば、無線通信装置に備えられる。言い換えれば、無線通信装置は、位相同期発振器100を有する。
位相同期発振器100は、位相比較器102を有する。位相比較器102には、後述する電圧制御発振器(VCO: voltage controlled oscillator)(以下、VCOと呼ぶ)106から出力され、後述する分周器108により分周された信号と、基準周波数fref(基準角周波数ωref)の基準信号が入力される。基準信号は、例えば、水晶発振器などの発振器により発生させる。位相比較器102は、VCO106から出力され、分周器108により分周された信号の位相と、基準信号の位相とを比較する。そして、位相比較器102は、両者の位相が異なる場合に、該位相に応じた電圧及び電流を発生する。位相比較器102により発生した電圧パルス信号は、後述するフィルタ/電圧変換部110に入力される。また、位相比較器102により発生した電流信号は、後述するループフィルタ104に入力される。
例えば、位相比較器102には、式(1)により示される基準周波数を有する基準信号Vref(t)が入力される。
Vref=sinωreft (1)
また、位相比較器102には、VCO106から出力された式(2)により示される信号Vvco(t)が入力される。式(2)において、ωvcoは、VCO106からの出力信号の角周波数である。
また、位相比較器102には、VCO106から出力された式(2)により示される信号Vvco(t)が入力される。式(2)において、ωvcoは、VCO106からの出力信号の角周波数である。
Vvco(t)=sin(∫tωvcodt) (2)
位相比較器102は、基準信号とVCO106から出力される信号との位相差を検出する。位相差をΔφとすると、該Δφは式(3)により示される。
位相比較器102は、基準信号とVCO106から出力される信号との位相差を検出する。位相差をΔφとすると、該Δφは式(3)により示される。
Δφ(t)=(1/N)∫tωvcodt−ωreft (3)
また、本実施例に係る位相同期発振器100は、ループフィルタ104を有する。ループフィルタ104は、例えばローパスフィルタにより構成され、位相比較器102により入力された電流信号の時間積分を行い、VCO106の制御電圧を発生する。ループフィルタ104は、制御電圧を、VCO106に入力する。
また、本実施例に係る位相同期発振器100は、ループフィルタ104を有する。ループフィルタ104は、例えばローパスフィルタにより構成され、位相比較器102により入力された電流信号の時間積分を行い、VCO106の制御電圧を発生する。ループフィルタ104は、制御電圧を、VCO106に入力する。
また、本実施例に係る位相同期発振器100は、電圧制御発振器(VCO: voltage controlled oscillator)106を有する。VCO106は、ループフィルタ104により入力された制御電圧に基づいて、出力パルスの発振周波数を制御する。発信周波数が制御された電圧パルス信号は後述する遅延回路112及び分周器108に入力される。
また、本実施例に係る位相同期発振器100は、分周器108を有する。分周器108は、VCO106からの出力電圧を1/N(Nは、N>0の整数)の周波数に落として位相比較器102に入力する。
また、本実施例に係る位相同期発振器100は、フィルタ/電圧変換部110を有する。フィルタ/電圧変換部110は、位相比較器102により入力された電圧パルス信号をフィルタにより平滑化し、必要に応じて電圧シフトして、遅延回路112に入力する。
例えば、上述した式(3)において、式(4)を使用して、位相差を遅延時間Δtに変換する。
Δt=Δφ(t)/ωref (4)
式(4)は、例えば、図3に示される。式(4)において、位相差が負の場合に遅延量Δは負の値をとれない。Δt>0とする観点からは、遅延時間にオフセットを与えるのが好ましい。例えば、Δtに一周期(=2π/ωref)だけオフセットを与える。Δtに2π/ωrefだけオフセットを与えた場合におけるΔφとΔtとの関係を図4に示す。
式(4)は、例えば、図3に示される。式(4)において、位相差が負の場合に遅延量Δは負の値をとれない。Δt>0とする観点からは、遅延時間にオフセットを与えるのが好ましい。例えば、Δtに一周期(=2π/ωref)だけオフセットを与える。Δtに2π/ωrefだけオフセットを与えた場合におけるΔφとΔtとの関係を図4に示す。
また、本実施例に係る位相同期発振器100は、遅延制御手段及び遅延時間制御手段としての遅延回路112を有する。遅延回路112は、例えば、電圧制御インバータにより構成され、VCO106により出力された信号における瞬時の位相ずれを補正する。図5に電圧制御インバータの一例を示す。
例えば、VCO106により出力される信号に対して遅延処理が行われ、Δt後に出力される。すなわち、遅延回路112から出力される信号Voutは式(5)により示される。
Vout(t+Δt)=Vvco(t)=sin(∫tωvcodt)
=sinN{ωreft+Δφ(t)}
=sinNωref(t+Δt) (5)
ここで、t+Δt→tと置き換えることにより、式(6)が得られる。
=sinN{ωreft+Δφ(t)}
=sinNωref(t+Δt) (5)
ここで、t+Δt→tと置き換えることにより、式(6)が得られる。
Vout(t)=sinNωref(t) (6)
式(6)によれば、周波数が一定となる出力が得られるのがわかる。
式(6)によれば、周波数が一定となる出力が得られるのがわかる。
図6には、分周比N=1の場合における、位相変動量と遅延量の補正量との関係が示される。図6によれば、位相変動量(位相差)Δφの値が大きい場合には遅延量Δtが小さくなるように制御される。また、位相変動量Δφの値が小さい場合には遅延量Δtが大きくなるように制御される。
本実施例に係る位相同期発振器100では、VCO106の発振出力を、PLLの外部に設けた遅延回路112を通して出力する。言い換えれば、本実施例に係る位相同期発振器100は、PLLと、遅延回路112を有する。遅延回路112では、PLLに含まれる位相比較器102により検出されるVCO106の出力と基準信号の基準周波数との位相差信号に基づいて、遅延量が調整される。その結果、VCO106の出力の位相が補正され、PLLの位相雑音が抑制される。
PLLでは、PLL自体が発生する雑音及び/又はPLLの外部により発生する雑音により、VCO106の出力する電圧パルス信号の周波数が瞬時に揺らぐ。この周波数の揺らぎは、位相比較器102により位相差として検出される。位相比較器102は、該位相差を電圧パルス信号として出力し、VCO106により、基準周波数のN倍(Nは、N>0の整数)に戻される。
本実施例に係る位相同期発振器100では、位相比較器102により検出された瞬時の位相差の情報は、遅延回路112に入力される。遅延回路112では、入力された瞬時の位相差の情報に基づいて、遅延量を制御する。このようにすることにより、VCO106により出力される電圧信号の瞬時の位相ずれが補正される。例えば、図7に示すように、時間0において基準信号とVCO106の出力との間で位相差が生じ、PLL自体の動作により該位相差が0に収束していく段階で、位相比較器102により出力される位相差信号の減少に従って遅延量が減少する。図7において、VCO位相差とは、VCO106により出力される電圧信号の基準信号に対する位相ずれ、例えば瞬時の位相ずれを示す。また、出力位相差とは、遅延回路112により出力される電圧信号の基準信号に対する位相ずれを示す。その結果、出力の位相を一定に保つことができる。図7によれば、位相差の減少に従って、遅延量が減少する。
本実施例によれば、PLLの発振動作には影響を与えずに、PLLの位相雑音を基準周波数のレベルに抑制することができる。
次に、基準信号の基準周波数frefを10MHz、分周比Nを1とした場合のシミュレーション結果を示す。このシミュレーションは、図8に示すように、図2を参照して説明した位相同期発振器100に、チャージポンプ114を備える条件で行った。この位相比較器102は、位相差に応じた電圧パルス信号及び位相差を、それぞれフィルタ110及びチャージポンプ114に出力する。例えば、位相比較器102は、位相差に比例した電圧を出力する。図9には、位相差に対する位相比較器102の電圧出力の一例が示される。位相比較器102の電圧出力は位相差が大きい程高くなる。チャージポンプ114は、ループフィルタ104に位相差に比例した電流を出力する。ループフィルタ104は、チャージポンプ114により出力された電流を時間積分し、該積分値を制御電圧としてVCO106に入力する。VCO106は、入力された制御電圧により制御された10MHzを中心周波数とする周波数で発振する。例えば、VCO106は、入力された制御電圧に比例した発振周波数で発振する。図10には、入力電圧(制御電圧)に対するVCO106の発振周波数の一例が示される。遅延回路112では、入力電圧に対して、遅延時間が単調減少するように出力遅延が行われる。遅延回路112に入力される電圧は積分ではなく、位相比較器102が位相差に応じて発生する電圧である。図11には、入力電圧に対する 遅延回路112の出力遅延が示される。
位相比較器102の電圧出力は位相差が大きいほど高くなる。例えば、位相差が、−2π、0、2πと増加するに従って、電圧出力は、0V、0.6V、1.2Vと増加する。遅延回路112における遅延量は、位相比較器102の電圧出力の増加に伴い、減少する。例えば、電圧出力が、0V、0.6V、1.2Vと増加するに従って、遅延量は、200nm、100nm、0nmと減少する。遅延回路前段のフィルタ110は、所定の時定数により、平滑化処理を行う。瞬時の位相ずれに対応させる観点からは、その時定数はVCO106の発振周波数程度とするのが好ましい。該時定数の値が大きいと瞬時の位相ずれに対して補正が追いつかなくなるためである。
図12には、VCO106の発振開始から、10MHzにロックするまでの動作のシミュレーション結果が示される。具体的には、VCO106及び遅延回路112の出力信号の周波数変化が示される。
VCO106への入力電圧は徐々に増加する。そして、VCO106の発振周波数も、入力電圧の増加に伴い、10MHz近辺まで上昇する。遅延回路112に入力される電圧は、位相差が大きいほど高くなる。例えば、遅延回路112に入力される電圧は、図9を参照して説明したように、位相差が、−2π、0、2πと増加するに従って、0V、0.6V、1.2Vと増加する。また、遅延回路112により制御される遅延量は、入力される電圧が大きいほど、小さくなる。例えば、遅延回路112により制御される遅延量は、図11を参照して説明したように、電圧が0V、0.6V、1.2Vと増加するに従って、200ns、100ns、0nsと減少する。
制御開始時点では、VCO106の発振周波数が低いために、位相遅れは時間とともに増加する。該位相遅れの増加に伴い、位相比較器102からの出力電圧も増加する。言い換えれば、遅延回路112への入力電圧が増加する。該入力電圧の増加に伴い、遅延回路112における遅延量は減少する。すなわち、遅延回路112の出力は遅延量が時間とともに小さくなることにより10MHzに近づこうとするが、該遅延量は、位相差が2πを超える毎に−2πの点に戻る。この場合遅延量は、200nsを超えるたびに0nsとなる。言い換えれば、基準周波数との位相差が2πを越えると遅延量も0にリセットされる。このため、一時的に周波数が低下する。但し、この周波数の変化はPLLの動作には影響を与えない。VCOと基準周波数との位相差が徐々に縮小し、2π以内に収束した時点で、周波数の跳びはなくなり、遅延回路112の出力の位相は、VCO106の位相より先に収束する。
図13には、基準信号の基準周波数を10MHzとし、分周比を10とした位相同期発振器100に、外部雑音が入力された場合の出力特性が示される。本実施例では、一例として、VCO106に200kHzの外部雑音が入力された場合を示す。しかし、他の要素に外部雑音が入力された場合でも同様である。図13によれば、遅延回路112の出力信号の周波数変動は、VCO106の出力信号の周波数変動よりも小さいことがわかる。言い換えれば、遅延回路112を有することにより、VCO106の周波数変動が緩和され、10MHzの安定した出力が得られる。
本実施例に係る位相同期発振器100の動作について、図14を参照して説明する。
位相比較器102は、基準周波数に対して位相が進んでいる場合(ステップS1402:YES)、負の電流パルスを生成する(ステップS1404)とともに、出力電圧を上昇させる(ステップS1406)。
負の電流パルスは、ループフィルタ104により時間積分され、制御電圧として、VCO106に入力される(ステップS1408)。VCO106は周波数を低下させる制御を行い(ステップS1410)、出力する(ステップS1412)。VCO106により出力された信号は、分周器108によりN分周される(ステップS1414)。そして、位相比較器102に入力され、ステップS1402に戻り、同様の処理が行われる。
一方、遅延回路112は、出力電圧の上昇に伴い、遅延量を減少させる処理を行う(ステップS1416)。遅延回路112は、ステップS1412におけるVCO106の出力を該遅延量に基づいて遅延して出力する(ステップS1418)。その結果、位相同期発振器100からVvcoが出力される(ステップS1420)。
一方、位相比較器102は、基準周波数に対して位相が進んでいない場合(ステップS1402:NO)、正の電流パルスを生成する(ステップS1422)とともに、出力電圧を低下させる(ステップS1428)。
正の電流パルスは、ループフィルタ104により時間積分され、制御電圧として、VCO106に入力される(ステップS1424)。VCO106は周波数を上昇させる制御を行い(ステップS1426)、出力する(ステップS1412)。VCO106により出力された信号は、分周器108によりN分周される(ステップS1414)。そして、位相比較器102に入力され、ステップS1402に戻り、同様の処理が行われる。
一方、遅延回路112は、出力電圧の低下に伴い、遅延量を増加させる処理を行う(ステップS1430)。遅延回路112は、ステップS1412におけるVCO106の出力を該遅延量に基づいて遅延して出力する(ステップS1418)。その結果、位相同期発振器100からVvcoが出力される(ステップS1420)。
本実施例によれば、位相比較器により検出されるVCO出力と基準周波数との位相差信号を用いて、VCO出力の位相を補正することにより、相対的に位相雑音の小さい基準周波数のレベルにまでPLLの位相雑音を抑制することができる。
また、局部発振器の出力部に遅延回路を設け、発振器内部の位相比較器で検出した基準周波数との位相差に応じて遅延量を制御して位相を補正することにより、位相の安定した発振出力を得ることができる。
(第2の実施例)
本発明に係る位相同期発振器について、図15を参照して説明する。
(第2の実施例)
本発明に係る位相同期発振器について、図15を参照して説明する。
本実施例に係る位相同期発振器100は、図2を参照して説明した位相同期発振器において、遅延回路116を有するようにしたものである。遅延回路116には、VCO106の出力信号が入力され、遅延回路116の出力信号は遅延回路112に入力される。
上述した第1の実施例に係る位相同期発振器では、VCO106の出力は分周器108、位相比較器102、ループフィルタ104を通して遅延回路112に入力される。このため、一連の動作による位相の補正はVCO106からの出力に位相ずれが生じた瞬間から1周期以上遅くなる。そのため、位相が基準周波数よりも速い間隔で変動する場合には誤差を生じる。
本実施例に係る位相同期発振器100では、遅延回路112の前段に一定の遅延を持つ遅延回路112を挿入し、VCO106からの出力を、遅延制御のタイミングに合わせる。このように構成することにより、位相が基準周波数よりも速い間隔で変動する場合の誤差を低減することができる。
(第3の実施例)
本発明に係る位相同期発振器について、図16を参照して説明する。
(第3の実施例)
本発明に係る位相同期発振器について、図16を参照して説明する。
本実施例係る位相同期発振器100は、図2を参照して説明した位相同期発振器において、VCOをDLL(Delay Locked Loop)により構成したものである。
DLLでは、遅延ループを形成するインバータ列のバイアス電圧により、スイッチング時間を制御することにより、発振周波数を選択することができる。PLLの場合と同様に、位相比較器102による位相比較の結果に基づいて、遅延ループの遅延量調整により、周波数制御が行われる。そして、該遅延ループの外部の遅延回路112により、瞬時の位相補正が行われる。VCOをDLLにより構成したことにより、位相比較の結果を内部回路の遅延量調整による周波数制御と、DLL外部の位相補正とに、位相比較の結果を利用する構成となり、同様に位相雑音を基準周波数のレベルに抑制することができる。その結果、安定した周波数出力を得ることができる。
本発明の実施例によれば、PLLの位相雑音を簡便な方法で抑制することができ、無線通信機器の高性能化及び/又は低コスト化を図ることができる。
(付記1)
電圧制御発振器と、該電圧制御発振器の出力信号と基準信号との位相比較を行い、該位相差に基づいて前記電圧制御発振器に与える電圧を制御する位相比較器とを備える位相同期発振器であって、
前記電圧制御発振器の出力信号に対して可変の遅延時間を与える遅延制御手段と、
前記位相比較器で検出した前記位相差に応じて前記遅延制御部が前記出力信号に与える前記遅延時間を制御する遅延時間制御手段と
を有することを特徴とする位相同期発振器。
(付記2)
付記1に記載の位相同期発振器において、
前記位相比較器は、位相比較の結果を電圧信号として発生し、
前記電圧信号を平滑化するフィルタ
を有し、
前記フィルタは、発振周波数と同様の時定数で平滑化処理を行うことを特徴とする位相同期発振器。
(付記3)
付記1又は2に記載の位相同期発振器において、
前記遅延時間制御手段は、遅延時間を、位相差が0のとき、前記電圧制御発振器の発振周波数の一周期分とし、遅延量の変動を該一周期以下となるように制御することを特徴とする位相同期発振器。
(付記4)
付記1ないし3のいずれか1項に記載の位相同期発振器において、
前記遅延時間制御手段は、前記位相差に応じて前記位相比較器により出力された電圧信号に基づいて、前記遅延時間を制御することを特徴とする位相同期発振器。
(付記5)
付記4に記載の位相同期発振器において、
前記位相比較器は、前記基準信号の周波数に対して位相が進んでいる場合には、前記電圧信号の出力電圧を上昇させ、
前記遅延時間制御手段は、該電圧信号の出力電圧の上昇に従って、前記遅延時間を減少させることを特徴とする位相同期発振器。
(付記6)
付記1ないし5のいずれか1項に記載の位相同期発振器において、
前記電圧制御発振器の出力タイミングと、前記遅延時間の制御タイミングとを一致させる遅延手段
を有することを特徴とする位相同期発振器。
(付記7)
付記1に記載の位相同期発振器において、
前記電圧制御発振器は、DLL(Delay Locked Loop)を有することを特徴とする位相同期発振器。
(付記8)
付記1ないし7のいずれか1項に記載の位相同期発振器を有することを特徴とする無線通信装置。
電圧制御発振器と、該電圧制御発振器の出力信号と基準信号との位相比較を行い、該位相差に基づいて前記電圧制御発振器に与える電圧を制御する位相比較器とを備える位相同期発振器であって、
前記電圧制御発振器の出力信号に対して可変の遅延時間を与える遅延制御手段と、
前記位相比較器で検出した前記位相差に応じて前記遅延制御部が前記出力信号に与える前記遅延時間を制御する遅延時間制御手段と
を有することを特徴とする位相同期発振器。
(付記2)
付記1に記載の位相同期発振器において、
前記位相比較器は、位相比較の結果を電圧信号として発生し、
前記電圧信号を平滑化するフィルタ
を有し、
前記フィルタは、発振周波数と同様の時定数で平滑化処理を行うことを特徴とする位相同期発振器。
(付記3)
付記1又は2に記載の位相同期発振器において、
前記遅延時間制御手段は、遅延時間を、位相差が0のとき、前記電圧制御発振器の発振周波数の一周期分とし、遅延量の変動を該一周期以下となるように制御することを特徴とする位相同期発振器。
(付記4)
付記1ないし3のいずれか1項に記載の位相同期発振器において、
前記遅延時間制御手段は、前記位相差に応じて前記位相比較器により出力された電圧信号に基づいて、前記遅延時間を制御することを特徴とする位相同期発振器。
(付記5)
付記4に記載の位相同期発振器において、
前記位相比較器は、前記基準信号の周波数に対して位相が進んでいる場合には、前記電圧信号の出力電圧を上昇させ、
前記遅延時間制御手段は、該電圧信号の出力電圧の上昇に従って、前記遅延時間を減少させることを特徴とする位相同期発振器。
(付記6)
付記1ないし5のいずれか1項に記載の位相同期発振器において、
前記電圧制御発振器の出力タイミングと、前記遅延時間の制御タイミングとを一致させる遅延手段
を有することを特徴とする位相同期発振器。
(付記7)
付記1に記載の位相同期発振器において、
前記電圧制御発振器は、DLL(Delay Locked Loop)を有することを特徴とする位相同期発振器。
(付記8)
付記1ないし7のいずれか1項に記載の位相同期発振器を有することを特徴とする無線通信装置。
2 位相比較器
4 ループフィルタ
6 電圧制御発振器(VCO: voltage controlled oscillator)
8 分周器
10 位相同期発振器(PLL: phase locked loop)
100 位相同期発振器(PLL: phase locked loop)
102 位相比較器
104 ループフィルタ
106 電圧制御発振器(VCO: voltage controlled oscillator)
108 分周器
110 フィルタ/電圧変換部
112 遅延回路
114 チャージポンプ
116 遅延回路
118 電圧制御発振器(VCO: voltage controlled oscillator)
4 ループフィルタ
6 電圧制御発振器(VCO: voltage controlled oscillator)
8 分周器
10 位相同期発振器(PLL: phase locked loop)
100 位相同期発振器(PLL: phase locked loop)
102 位相比較器
104 ループフィルタ
106 電圧制御発振器(VCO: voltage controlled oscillator)
108 分周器
110 フィルタ/電圧変換部
112 遅延回路
114 チャージポンプ
116 遅延回路
118 電圧制御発振器(VCO: voltage controlled oscillator)
Claims (5)
- 電圧制御発振器と、該電圧制御発振器の出力信号と基準信号との位相比較を行い、該位相差に基づいて前記電圧制御発振器に与える電圧を制御する位相比較器とを備える位相同期発振器であって、
前記電圧制御発振器の出力信号に対して可変の遅延時間を与える遅延制御手段と、
前記位相比較器で検出した前記位相差に応じて前記遅延制御部が前記出力信号に与える遅延時間を制御する遅延時間制御手段と
を有することを特徴とする位相同期発振器。 - 請求項1に記載の位相同期発振器において、
前記位相比較器は、位相比較の結果を電圧信号として発生し、
前記電圧信号を平滑化するフィルタ
を有し、
前記フィルタは、前記電圧制御発振器の発振周波数と同様の時定数で平滑化処理を行うことを特徴とする位相同期発振器。 - 請求項1に記載の位相同期発振器において、
前記遅延時間制御手段は、遅延時間を、位相差が0のとき、前記電圧制御発振器の発振周波数の一周期分とし、該遅延時間の変動は該一周期以下とすることを特徴とする位相同期発振器。 - 請求項1に記載の位相同期発振器において、
前記電圧制御発振器の出力と、前記遅延時間の制御タイミングとを一致させる遅延手段
を有することを特徴とする位相同期発振器。 - 請求項1に記載の位相同期発振器において、
前記電圧制御発振器は、DLL(Delay Locked Loop)を有することを特徴とする位相同期発振器。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008005970A JP2009171140A (ja) | 2008-01-15 | 2008-01-15 | 位相同期発振器 |
US12/350,246 US20090179708A1 (en) | 2008-01-15 | 2009-01-08 | Phase lock oscillator and wireless communications device including phase lock oscillator |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008005970A JP2009171140A (ja) | 2008-01-15 | 2008-01-15 | 位相同期発振器 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2009171140A true JP2009171140A (ja) | 2009-07-30 |
Family
ID=40850124
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008005970A Withdrawn JP2009171140A (ja) | 2008-01-15 | 2008-01-15 | 位相同期発振器 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20090179708A1 (ja) |
JP (1) | JP2009171140A (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20120114214A (ko) * | 2009-11-25 | 2012-10-16 | 신포니아 테크놀로지 가부시끼가이샤 | 제진 장치 및 이것을 구비한 차량 |
TWI502895B (zh) * | 2012-12-06 | 2015-10-01 | Himax Tech Inc | 時脈產生器 |
CN107528583B (zh) * | 2016-06-21 | 2022-04-19 | 马维尔亚洲私人有限公司 | 使用采样时间至数字转换器的倍频延迟锁定环路 |
WO2021210090A1 (ja) * | 2020-04-15 | 2021-10-21 | 三菱電機株式会社 | 遅延同期回路及びクロック送信回路 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5294894A (en) * | 1992-10-02 | 1994-03-15 | Compaq Computer Corporation | Method of and apparatus for startup of a digital computer system clock |
JP3532861B2 (ja) * | 2001-02-06 | 2004-05-31 | 松下電器産業株式会社 | Pll回路 |
EP1434352B1 (en) * | 2002-12-23 | 2008-08-27 | STMicroelectronics Belgium N.V. | Delay-compensated fractional-N frequency synthesizer |
-
2008
- 2008-01-15 JP JP2008005970A patent/JP2009171140A/ja not_active Withdrawn
-
2009
- 2009-01-08 US US12/350,246 patent/US20090179708A1/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
US20090179708A1 (en) | 2009-07-16 |
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