JP5730666B2 - Ｐｌｌ回路 - Google Patents

Description

本発明は、ＰＬＬ（Phase Locked Loop）回路に係り、特に、電源投入時及び基準信号断時にロックまでの時間を短くできるＰＬＬ回路に関する。

［従来の技術］
［従来のＰＬＬ回路：図３］
従来のＰＬＬ回路について図３を参照しながら説明する。図３は、一般的ＰＬＬ回路の構成ブロック図である。
ＰＬＬ回路は、図３に示すように、外部基準信号（Ｆref ）と１／Ｎ分周された信号を比較し、位相差信号を出力する位相比較器（Phase Comparator）１０２と、位相差をパルス幅の電圧で出力するチャージポンプ（Charge Pump）１０３と、チャージポンプ１０３からの出力電圧を平滑化するループフィルタ（Loop Filter）１０４と、ループフィルタ１０４からの制御電圧によって周波数を変更して希望する周波数（内部基準信号：Output Frequency）を発振出力する電圧制御機能付き水晶発振器（ＶＣＸＯ：Voltage Controlled Crystal Oscillator）１０５と、ＶＣＸＯ１０５の出力（内部基準信号）を１／Ｎに分周する分周器（Divider）１０６とを備えている。
尚、内部基準信号は、Ｎ×Ｆref の信号である。

ＰＬＬ回路は、外部より入力された基準信号と内部のＶＣＸＯ１０５の位相差が一定になるよう、内部のＶＣＸＯ１０５に対してフィードバック制御をかけることで、基準信号に同期した発振器出力を得るものである。

具体的には、位相比較器１０２は、高安定な外部基準信号と、入力電圧により周波数制御するＶＣＸＯ１０５からの出力信号との位相を比較し、位相比較結果を平滑化した直流電圧がＶＣＸＯ１０５にフィードバックされるＰＬＬ制御を行うことで、高精度の信号生成を行うものである。ＰＬＬ回路は、通信、放送装置などにおいて広く使用されている。

［関連技術］
尚、関連する先行技術として、特開２００３−００８４３３号公報「ＰＬＬ回路」（宮城日本電気株式会社）［特許文献１］、特開平１０−２０９８６０号公報「位相同期ループ装置」（松下電器産業株式会社）［特許文献２］がある。

特許文献１には、ＰＬＬ回路において、位相差検出手段の後段で積分回路の前段に積分回路入力制御手段を設け、位相差が所定の範囲内であれば、出力をハイ・インピーダンスとし、位相差が所定範囲外であれば出力をＨレベル又はＬレベルのいずれかに固定することが示されている。

特許文献２には、位相同期ループ装置において、位相比較器、ループフィルタ、数値制御発振器を備え、ループフィルタの比例項と積分項の各々に２種類の係数を持ち、ループフィルタへの時定数制御入力により係数を切り換え、ループフィルタの出力が変化しないように積分項にホールドされるデータを演算する補正回路を設けることが示されている。

特開２００３−００８４３３号公報 特開平１０−２０９８６０号公報

しかしながら、従来のＰＬＬ回路では、ロックのスタートアップについて、積分器内のコンデンサに電荷をチャージするので、チャージの時間の設定が必要であり、また、電源投入時にのみ有効であって、基準周波数断時から基準周波数入力有りの時には、既にコンデンサに電荷がチャージされているため、有効でないという問題点があった。

つまり、従来のＰＬＬ回路では、電源投入時のロックアップには、積分器内のコンデンサに電荷をチャージすることで起動時のロックを早めていた。しかしながら、基準周波数断後は、既にコンデンサに電荷がチャージされており、基準周波数入力有りとなった時にロックを早めることができないものであった。

尚、特許文献１，２では、位相のロックアップを早くする構成が示されているが、積分器への電荷チャージと放電を早めることでロックアップ時間を短くするものであり、積分器のゲインを制御することで対応するものとはなっていない。

本発明は上記実状に鑑みて為されたものであり、電源投入時及び基準周波数信号断から基準周波数信号入力有りとなった時からロックまでの時間を短くでき、ロック時の発振を安定化させ、更にロック状態から基準周波数信号断となった時にロックから制御電圧の中心付近まで早く落ち着かせることができるＰＬＬ回路を提供することを目的とする。

上記従来例の問題点を解決するための本発明は、電圧制御機能付き水晶発振器を備えるＰＬＬ回路であって、基準周波数信号を入力し、分周する第１の分周器と、水晶発振器からの出力を分周する第２の分周器と、第２の分周器からの出力を分周する第３の分周器と、第１の分周器からの出力と第３の分周器からの出力との位相を比較し、位相差の信号を出力する位相比較器と、位相比較器からの出力を低域通過させる低域通過フィルタと、基準周波数信号を入力し、第２の分周器からの出力を入力し、位相の進み又は遅れを検出して位相の進み又は遅れに対応する信号を出力する位相進み／遅れ検出部と、位相進み／遅れ検出部からの信号と第３の分周器からの信号を入力し、外部からの選択指示によっていずれかの信号を選択出力するセレクタと、外部からの利得指示によって利得が制御され、セレクタからの出力を当該制御された利得により積分する積分器と、外部からの利得指示によって利得が制御され、低域通過フィルタからの信号と積分器からの信号を入力して、当該制御された利得により増幅動作を行い、水晶発振器に出力する増幅器と、水晶発振器からの出力を入力し、ロック状態又はアンロック状態を検出するロック検出部と、ロック検出部からのロック状態又はアンロック状態を示す信号を入力し、増幅器への利得指示を出力する第１の利得制御部と、基準周波数信号と第３の分周器からの信号とロック検出部からの信号を入力し、セレクタへの選択指示と積分器及び増幅器への利得指示を出力する第２の利得制御部とを有し、第１の利得制御部が、ロック状態で増幅器での利得を小さくする利得指示を出力することを特徴とする。

本発明は、上記ＰＬＬ回路において、第２の利得制御部が、電源オン時に、セレクタに対して位相進み／遅れ検出部からの信号を選択する選択指示を出力し、積分器及び増幅器での利得を大きくする利得指示を出力することを特徴とする。

本発明は、上記ＰＬＬ回路において、第２の利得制御部が、基準周波数信号が入力断の状態から基準周波数信号が入力有りの状態になった場合に、セレクタに対して位相進み／遅れ検出部からの信号を選択する選択指示を出力し、積分器及び増幅器での利得を大きくする利得指示を出力することを特徴とする。

本発明は、上記ＰＬＬ回路において、第２の利得制御部が、ロック状態で基準周波数信号が入力断の状態になった場合に、セレクタに対して第３の分周器からの信号を選択する選択指示を出力し、積分器での利得を小さくする利得指示を出力することを特徴とする。

本発明は、上記ＰＬＬ回路において、積分器における積分動作及び増幅器における増幅動作について基準電圧を提供する基準電圧生成部と、位相比較器と低域帯域通過フィルタの間に第１の電圧クリッピングを設け、セレクタと積分器との間に第２の電圧クリッピングを設け、第１の電圧クリッピングと第２の電圧クリッピングとは、基準電圧生成部からの基準電圧に対して一定電圧値とすることを特徴とする。

本発明は、上記ＰＬＬ回路において、積分器が、積分動作によって電荷を蓄積するコンデンサに並列に接続する第１の抵抗と第２の抵抗について、いずれか一方の抵抗を回路上で短絡させる第１のスイッチを設け、第２の利得制御部からの利得を小さくする利得指示によって第１のスイッチをオンとし、当該抵抗を回路上で短絡させ、第２の利得制御部からの利得を大きくする利得指示によって第１のスイッチをオフとし、当該抵抗を回路に接続することを特徴とする。

本発明は、上記ＰＬＬ回路において、増幅器が、積分器からの出力を入力する入力端子には、第３の抵抗と第４の抵抗が直列に接続され、第３の抵抗と第４の抵抗のいずれか一方の抵抗を回路上で短絡させる第２のスイッチを設け、第１の利得制御部又は第２の利得制御部からの利得を大きくする利得指示によって第２のスイッチをオンとし、当該抵抗を回路上で短絡させ、第１の利得制御部又は第２の利得制御部からの利得を小さくする利得指示によって第２のスイッチをオフとし、当該抵抗を回路に接続することを特徴とする。

本発明によれば、基準周波数信号を入力し、分周する第１の分周器と、水晶発振器からの出力を分周する第２の分周器と、第２の分周器からの出力を分周する第３の分周器と、第１の分周器からの出力と第３の分周器からの出力との位相を比較し、位相差の信号を出力する位相比較器と、位相比較器からの出力を低域通過させる低域通過フィルタと、基準周波数信号を入力し、第２の分周器からの出力を入力し、位相の進み又は遅れを検出して位相の進み又は遅れに対応する信号を出力する位相進み／遅れ検出部と、位相進み／遅れ検出部からの信号と第３の分周器からの信号を入力し、外部からの選択指示によっていずれかの信号を選択出力するセレクタと、外部からの利得指示によって利得が制御され、セレクタからの出力を当該制御された利得により積分する積分器と、外部からの利得指示によって利得が制御され、低域通過フィルタからの信号と積分器からの信号を入力して、当該制御された利得により増幅動作を行い、水晶発振器に出力する増幅器と、水晶発振器からの出力を入力し、ロック状態又はアンロック状態を検出するロック検出部と、ロック検出部からのロック状態又はアンロック状態を示す信号を入力し、増幅器への利得指示を出力する第１の利得制御部と、基準周波数信号と第３の分周器からの信号とロック検出部からの信号を入力し、セレクタへの選択指示と積分器及び増幅器への利得指示を出力する第２の利得制御部とを有し、第１の利得制御部が、ロック状態で増幅器での利得を小さくする利得指示を出力するＰＬＬ回路としているので、ロック時の発振を安定化できる効果がある。

本発明によれば、第２の利得制御部が、電源オン時に、セレクタに対して位相進み／遅れ検出部からの信号を選択する選択指示を出力し、積分器及び増幅器での利得を大きくする利得指示を出力する上記ＰＬＬ回路としているので、電源投入時からロックまでの時間を短くできる効果がある。

本発明によれば、第２の利得制御部が、基準周波数信号が入力断の状態から基準周波数信号が入力有りの状態になった場合に、セレクタに対して位相進み／遅れ検出部からの信号を選択する選択指示を出力し、積分器及び増幅器での利得を大きくする利得指示を出力する上記ＰＬＬ回路としているので、基準周波数信号断から基準周波数信号入力有りとなった時からロックまでの時間を短くできる効果がある。

本発明によれば、第２の利得制御部が、ロック状態で基準周波数信号が入力断の状態になった場合に、セレクタに対して第３の分周器からの信号を選択する選択指示を出力し、積分器での利得を小さくする利得指示を出力する上記ＰＬＬ回路としているので、ロック状態から基準周波数信号断となった時にロックから制御電圧の中心付近まで早く落ち着かせることができる効果がある。

本発明の実施の形態に係るＰＬＬ回路の構成ブロック図である。 積分器と増幅器の具体的回路を示す回路図である。 一般的ＰＬＬ回路の構成ブロック図である。

本発明の実施の形態について図面を参照しながら説明する。
［実施の形態の概要］
本発明の実施の形態に係るＰＬＬ回路は、増幅器への利得指示を出力する第１の利得制御部と、基準周波数信号と第３の分周器からの信号とロック検出部からの信号を入力し、セレクタへの選択指示と積分器及び増幅器への利得指示を出力する第２の利得制御部とを有し、第１の利得制御部が、ロック状態で増幅器での利得を小さくする利得指示を出力することで、ロック時の発振を安定化でき、第２の利得制御部が、電源オン時に、セレクタに対して位相進み／遅れ検出部からの信号を選択する選択指示を出力し、積分器及び増幅器での利得を大きくする利得指示を出力することで、電源投入時からロックまでの時間を短くでき、第２の利得制御部が、基準周波数信号が入力断の状態から基準周波数信号が入力有りの状態になった場合に、セレクタに対して位相進み／遅れ検出部からの信号を選択する選択指示を出力し、積分器及び増幅器での利得を大きくする利得指示を出力することで、基準周波数信号断から基準周波数信号入力有りとなった時からロックまでの時間を短くできるものである。

また、本発明の実施の形態に係るＰＬＬ回路は、第２の利得制御部が、ロック状態で基準周波数信号が入力断の状態になった場合に、セレクタに対して第３の分周器からの信号を選択する選択指示を出力し、積分器での利得を小さくする利得指示を出力することで、ロック状態から基準周波数信号断となった時にロックから制御電圧の中心付近まで早く落ち着かせることができるものである。

［ＰＬＬ回路の構成：図１］
本発明の実施の形態に係るＰＬＬ回路について図１を参照しながら説明する。図１は、本発明の実施の形態に係るＰＬＬ回路の構成ブロック図である。
本発明の実施の形態に係るＰＬＬ回路（本回路）は、図１に示すように、入力端子１と、基準電圧生成部２と、第１の分周器３と、位相比較器（ＰＣ）４と、位相進み／遅れ検出部５と、第３の分周器６と、基準周波数信号（ＲＥＦ）断検出部７と、電源オン（ＯＮ）検出部８と、電圧クリッピング９と、セレクタ（ＳＥＬ）１０と、ローパスフィルタ（ＬＰＦ）１１と、電圧クリッピング１２と、第２の分周器１３と、論理和回路（オアゲート）１４と、積分器１５と、増幅器１６と、電圧制御型水晶発振器（ＶＣＸＯ）１７と、ロック検出部１８と、出力端子１９とを有している。

［ＰＬＬ回路の各部と接続関係］
［入力端子１］
入力端子１は、基準周波数信号を入力し、第１の分周器３と位相進み／遅れ検出部５とＲＥＦ断検出部７に出力する。
［基準電圧生成部２］
基準電圧生成部２は、基準電圧信号を電圧クリッピング９及び積分器１５及び増幅器１６に出力する。

［第１の分周器３］
第１の分周器３は、入力端子１からの基準周波数信号を分周し、ＰＣ４に出力する。
［位相比較器（ＰＣ）４］
位相比較器（ＰＣ）４は、第１の分周器３からの分周信号と第３の分周器６からの分周信号を入力し、両者の位相を比較し、位相差を示す信号を電圧クリッピング９に出力する。

［位相進み／遅れ検出部５］
位相進み／遅れ検出部５は、入力端子１からの基準周波数信号と第２の分周器１３で分周された信号を入力し、位相の進み又は遅れを検出して検出信号をＳＥＬ１０と増幅器１６に出力する。
具体的に、位相進み／遅れ検出部５は、入力端子１から出力される信号の立ち上がりを起点として、第２の分周器１３からの信号の立ち上がりの位相位置が、進んでいれば論理Ｌｏｗ（Ｌ）レベルを出力し、遅れていれば論理Ｈｉｇｈ（Ｈ）レベルを出力する論理回路である。

［第３の分周器６］
第３の分周器６は、第２の分周器１３で分周された信号を入力して分周を行い、ＰＣ４とＲＥＦ断検出部７に出力する。
ここで、第１の分周器３と第３の分周器６の出力周波数は、最大公約数があれば同じである必要はなく、最大公約数で求められる周波数より高い周波数とするものである。

［ＲＥＦ断検出部７］
ＲＥＦ断検出部７は、入力端子１からの基準周波数信号と、第３の分周器６で分周された信号と、ロック検出部１８からの信号を入力し、原則として電源ＯＮの状態で基準周波数信号（ＲＥＦ）の入力がない状態（ＲＥＦ断の時）で、Ｈレベルの信号をＳＥＬ１０、積分器１５、オアゲート１４に出力し、それ以外はＬレベルの信号をＳＥＬ１０，積分器１５、オアゲート１４に出力する。

尚、ＲＥＦ断検出部７から出力される信号は、ＳＥＬ１０で入力信号を選択する信号であると共に、積分器１５、増幅器１６での利得を制御する信号であるため、請求項ではＲＥＦ断検出部７を「第２の利得制御部」と呼んでいる。
ＲＥＦ断検出部７からのＨレベル又はＬレベルの出力状態の詳細は、後述する。

ここで、入力端子１からの基準周波数信号が入力されている場合は、基準周波数信号（ＲＥＦ）が断になっていない（ＲＥＦ断ではない）ことを示し、基準周波数信号が入力されていない場合は、ＲＥＦ断であることを示している。
また、ロック検出部１８からのロック検出信号が入力されている場合は、ロック状態であることを示し、ロック検出信号が入力されていない場合は、アンロック状態であることを示している。

［Ｈレベル信号出力］
まず、ＲＥＦ断検出部７からＨレベルの信号が出力される場合を具体的に説明する。尚、Ｈレベルの信号を出力するということは、積分器１５における利得を大きくすることになる。積分器１５の利得についての詳細は後述する。

［Ｈレベル信号出力（１）：電源ＯＮ時］
ＲＥＦ断検出部７は、第３の分周器６からの信号入力がある状態で、入力端子１から基準周波数信号入力時の電源ＯＮ時には、Ｈレベルの信号をＳＥＬ１０、オアゲート１４、積分器１５に出力する。
つまり、電源ＯＮ時（電源投入時）は、ＳＥＬ１０で位相進み／遅れ検出部５の出力を選択し、積分器１５の利得を大きくするものである。

［Ｈレベル信号出力（２）：ＲＥＦ断からＲＥＦ有りへ］
ＲＥＦ断検出部７は、第３の分周器６からの信号入力がある状態で、入力端子１から基準周波数信号の入力がないＲＥＦ断の状態から基準周波数信号の入力があるＲＥＦ有りの状態に変化した場合に、Ｈレベルの信号をＳＥＬ１０、オアゲート１４、積分器１５に出力する。
つまり、ＲＥＦ断からＲＥＦ有りの状態に変化した場合に、ＳＥＬ１０で位相進み／遅れ検出部５の出力を選択し、積分器１５の利得を大きくするものである。

［Ｈレベル信号出力（３）：アンロック状態］
また、ＲＥＦ断検出部７は、第３の分周器６からの信号入力がある状態で、入力端子１から基準周波数信号の入力があるＲＥＦ断ではない（ＲＥＦ有り）状態で、ロック検出部１８からの信号によりアンロックの状態の場合に、Ｈレベルの信号をＳＥＬ１０、オアゲート１４、積分器１５に出力する。
つまり、ＲＥＦ有りの状態で、アンロックとなった場合に、ＳＥＬ１０で位相進み／遅れ検出部５の出力を選択し、積分器１５の利得を大きくするものである。

［Ｌレベル信号出力］
次に、ＲＥＦ断検出部７からＬレベルの信号が出力される場合を具体的に説明する。尚、Ｌレベルの信号を出力するということは、積分器１５における利得を小さくすることになる。
［Ｌレベル信号出力：ロック状態でＲＥＦ断へ］
ＲＥＦ断検出部７は、第３の分周器６からの信号入力がある状態で、ロック検出部１８からの信号によりロックの状態の場合で、入力端子１から基準周波数信号の入力があるＲＥＦ断ではない（ＲＥＦ有り）状態から基準周波数信号の入力がないＲＥＦ断の状態に変化した場合に、Ｌレベルの信号をＳＥＬ１０、オアゲート１４、積分器１５に出力する。
つまり、ＲＥＦ断時に、ＳＥＬ１０で第３の分周器６の出力を選択し、積分器１５での利得をロック状態より小さくするものである。

［電源ＯＮ検出部８］
電源ＯＮ検出部８は、ロック検出部１８からの信号を入力し、当該入力信号からロックされていなければＨレベルの信号を出力し、ロックされるとＬレベルの信号を出力する。
ここで、電源ＯＮ検出部８が、Ｌレベルの信号を出力するということは、増幅器１６における利得を小さくすることになる。増幅器１６における利得の詳細は後述する。
尚、電源ＯＮ検出部８からの信号は、増幅器１６の利得を制御する信号であるため、電源ＯＮ検出部８を請求項では「第１の利得制御部」と呼んでいる。

［電圧クリッピング９］
電圧クリッピング９は、ＰＣ４から入力される信号の電圧を制限し、制限した信号をＬＰＦ１１に出力する。
また、電圧クリッピング９には、基準電圧生成部（ＶREF）２からの基準電圧が入力され、基準電圧の値に対して一定電圧値を生成するものである。

［セレクタ（ＳＥＬ）１０］
セレクタ（ＳＥＬ）１０は、位相進み／遅れ検出部５からの信号と第３の分周器６で分周された信号を入力し、ＲＥＦ断検出部７からの信号（Ｈレベル又はＬレベル）によって、位相進み／遅れ検出部５からの信号又は第３の分周器６からの信号のいずれかを選択する。
具体的には、セレクタ１０は、ＲＥＦ断である場合（Ｈレベルの時）に第３の分周器６からの信号を選択し、ＲＥＦ断でない場合（Ｌレベルの時）に位相進み／遅れ検出部５からの信号を選択する。

［ローパスフィルタ（ＬＰＦ）１１］
ローパスフィルタ（ＬＰＦ）１１は、電圧クリッピング９からの出力を入力し、低周波帯域の周波数信号を通過させるものであり、第１の分周器３と第３の分周器６との位相差に比例する電圧を生成して増幅器１６に出力する。

［電圧クリッピング１２］
電圧クリッピング１２は、セレクタ１０からの入力電圧を制限する。電圧クリッピング１２も電圧クリッピング９と同様に、基準電圧生成部２からの基準電圧の値に対して一定電圧値を生成するものである。

［第２の分周器１３］
第２の分周器１３は、ＶＣＸＯ１７からの出力周波数を分周して、位相進み／遅れ検出部５と第３の分周器６に出力する。第２の分周器１３における分周は、入力端子１に入力される基準周波数と同じ周波数となるよう分周される。

［オアゲート１４］
オアゲート１４は、ＲＥＦ断検出部７と電源ＯＮ検出部８の論理和を増幅器１６に出力する。
具体的には、オアゲート１４は、電源ＯＮ時又はＲＥＦ断からＲＥＦ有りの状態となった時、若しくはアンロックになった時に、Ｈレベルの信号を出力し、それ以外の状態では、オアゲート１４は、Ｌレベルの信号を出力する。

［積分器１５］
積分器１５は、電圧クリッピング１２からの出力を入力し、ＲＥＦ断検出部７からの信号を入力し、基準電圧生成部２からの基準電圧を入力して、積分動作を行い、積分された電圧を増幅器１６に出力する。
特に、ＲＥＦ断検出部７からのＲＥＦ断信号の入力により、積分器１５内の利得を制御する。
具体的には、電源投入時は利得を大きくし、また、ＲＥＦ断時からＲＥＦ有りとなった時は利得を大きくする。また、ロック状態でＲＥＦ断となった時は利得を小さくする。
積分器１５の具体的構成については後述する。

［増幅器１６］
増幅器１６は、ＬＰＦ１１からの出力と積分器１５からの信号を入力し、更にオアゲート１４からの出力と基準電圧生成部２からの基準電圧を入力して、増幅動作を行い、増幅された電圧をＶＣＸＯ１７に出力する。
特に、オアゲート１４からの入力により、増幅器１６内の利得を制御する。
具体的には、電源投入時は利得を大きくし、また、ＲＥＦ断時からＲＥＦ有りとなった時は利得を大きくする。また、ロック状態の時は利得を小さくする。
増幅器１６の具体的構成については後述する。

［ＶＣＸＯ１７］
ＶＣＸＯ１７は、水晶振動子を備えた電圧制御機能付き水晶発振器であり、増幅器１６からの制御電圧によってＰＬＬとしてロックを維持するよう動作するものである。
［ロック検出部１８］
ロック検出部１８は、位相進み／遅れ検出部５で検出された位相の進み又は遅れの信号を入力し、その入力信号に基づいてロックを検出し、ロック状態にあればロック検出信号を、ロック状態になければアンロック検出信号をＲＥＦ断検出部７と電源ＯＮ検出部８に出力する。
［出力端子１９］
出力端子１９は、ＶＣＸＯ１７からの発振出力を出力する出力端子である。

［積分器と増幅器の具体的回路：図２］
次に、本回路における積分器１５と増幅器１６の具体的な回路について図２を参照しながら説明する。図２は、積分器と増幅器の具体的回路を示す回路図である。
［積分器１５］
積分器１５は、図２に示すように、積分器電圧入力端子２２と、基準電圧入力端子２３と、ＲＥＦ断検出信号入力端子２４と、オペアンプ３９と、第１のスイッチ３１と、複数の抵抗器とコンデンサとを有している。

積分器電圧入力端子２２は、抵抗器２７を介してオペアンプ３９の（−）入力端子に入力し、基準電圧入力端子２３は、オペアンプ３９の（＋）入力端子に入力している。
ＲＥＦ断検出信号入力端子２４は、インバータ４０を介して第１のスイッチ３１のオン／オフ制御のための端子に入力している。
また、オペアンプ３９の（−）入力端子には、抵抗器２９，３０，３２が直列接続され、オペアンプ３９の出力端子に接続している。

また、抵抗器２９，３０と並列にコンデンサ２８が設けられ、更に抵抗器３０と並列に第１のスイッチ３１が設けられている。
第１のスイッチ３１のオン／オフは、ＲＥＦ断検出信号入力端子２４からのＲＥＦ断検出信号がインバータ４０によって反転出力され、その反転出力によって為される。
そして、オペアンプ３９からの出力が積分器１５の出力となる。

［増幅器１６］
増幅器１６は、図２に示すように、ローパスフィルタ（ＬＰＦ）電圧入力端子２１と、オア出力入力端子２５と、第２のスイッチ３４と、オペアンプ３７と、複数の抵抗器と制御電圧出力端子３８とを有している。

積分器１５からの出力は、直列接続の抵抗３３，３５を介してオペアンプ３７の（−）入力端子に入力され、基準電圧入力端子２３からの信号がオペアンプ３７の（＋）入力端子に入力され、オペアンプ３７の出力端子が制御電圧出力端子３８に接続している。
また、抵抗３３に並列に第２のスイッチ３４が接続され、第２のスイッチ３４は、オア出力入力端子２５からのオア出力によってオン／オフが為される。

更に、抵抗器３５とオペアンプ３７の（−）入力端子との間に、ＬＰＦ電圧入力端子２１が抵抗器２６を介して接続している。
また、オペアンプ３７の（−）入力端子と出力端子とを、抵抗器３６を介して接続している。

［積分器１５と増幅器１６の動作］
［積分器１５の動作］
図２を参照しながら、まず、積分器１５の動作を説明し、次に、増幅器１６の動作を説明する。
積分器１５において、積分器電圧入力端子２２には、電圧クリッピング１２からの出力が入力され、また、基準電圧入力端子２３には、基準電圧生成部２から基準電圧（ＶREF）が入力される。

電圧クリッピング１２からの出力は、抵抗器２７を介してオペアンプ３９の（−）入力端子に入力され、基準電圧は、オペアンプ３９の（＋）入力端子に入力され、差動増幅されて出力端子から差分電圧が出力される。

また、電圧クリッピング１２からの出力は、直列接続の抵抗器２９，３０とコンデンサ２８の並列接続回路の一端に入力され、コンデンサ２８に電荷を蓄積して積分動作を行う。
ここで、ＲＥＦ断検出信号入力端子２４にＲＥＦ断検出信号が入力されると、抵抗器３０と並列接続の第１のスイッチ３１がオンとなり、抵抗器３０が短絡されてコンデンサ２８と抵抗器２９の並列接続回路が形成される。

ここで、第１のスイッチ３１がオンになる場合は、オペアンプ３９の利得を小さくするものである。
また、第１のスイッチ３１がオフになる場合は、オペアンプ３９の利得を大きくするものである。

尚、第１のスイッチ３１をオフにする場合は、電源投入時（第３の分周器６からの出力が有りとなった場合）、ＲＥＦ断状態からＲＥＦ有りとなった場合（入力端子１に基準周波数信号が入力された場合）である。
また、第１のスイッチ３１をオンにする場合は、ロック状態でＲＥＦ断となった場合（ロック検出部１８での検出がロック状態で入力端子１に基準周波数信号が入力されなくなった場合）である。

［増幅器１６の動作］
次に、増幅器１６の動作について図２を参照しながら説明する。
増幅器１６は、積分器１５からの出力（抵抗器３２からの出力）を抵抗器３３と第２のスイッチ３４との並列接続回路の一端に入力し、当該並列接続回路の他端からの出力が抵抗器３５を介してオペアンプ３７の（−）入力端子に入力される。

更に、オペアンプ３７の（−）入力端子には、ＬＰＦ電圧入力端子２１からの出力が抵抗器２６を介して入力されると共に、オペアンプ３７の出力が抵抗器３６を介して帰還入力される。
また、オペアンプ３７の（＋）入力端子には基準電圧入力端子２３からの基準電圧（ＶREF）が入力されて、差動増幅されて差分電圧が出力される。

ここで、オア出力入力端子２５にＨレベル信号が入力されると、抵抗器３３と並列接続の第２のスイッチ３４がオンとなり、抵抗器３３が短絡される。
第２のスイッチ３４がオンになる場合は、オペアンプ３７の利得を大きくするものである。
また、第２のスイッチ３４がオフになる場合は、オペアンプ３７の利得を小さくするものである。

尚、第２のスイッチ３４をオンにする場合は、電源投入時（第３の分周器６からの出力が有りとなった場合）、ＲＥＦ断状態からＲＥＦ有りとなった場合（入力端子１に基準周波数信号が入力された場合）である。
また、第２のスイッチ３４をオフにする場合は、ロック状態の場合（ロック検出部１８での検出がロック状態の場合）である。

［実施の形態の効果］
本回路によれば、電源投入時とＲＥＦ断状態からＲＥＦ有りとなった場合に、積分器１５内のオペアンプ３９の利得を大きくし、増幅器１６内のオペアンプ３７の利得を大きくすることで、電源投入時及びＲＥＦ断状態からＲＥＦ有りとなった場合に、ロックまでの時間を短くできる効果がある。

本回路によれば、ロック時に増幅器１６内のオペアンプ３７の利得を小さくし、ロック状態でＲＥＦ断となった場合に、積分器１５内のオペアンプ３９の利得を小さくしているので、自走（フリーラン）時（ＲＥＦ断時）にコンデンサ２８の電荷の放電を早めて、自走周波数に移行する時間を短くして安定化を早めることができる効果がある。

本発明は、電源投入時及び基準周波数信号断から基準周波数信号入力有りの時からロックまでの時間を短くでき、ロック時の発振を安定化させ、更にロック状態から基準周波数信号断となった時にロックから制御電圧の中心付近まで早く落ち着かせることができるＰＬＬ回路に好適である。

１...入力端子、 ２...基準電圧生成部、 ３...第１の分周器、 ４...位相比較器（ＰＣ）、 ５...位相進み／遅れ検出部、 ６...第３の分周器、 ７...基準周波数信号（ＲＥＦ）断検出部、 ８...電源オン（ＯＮ）検出部、 ９...電圧クリッピング、 １０...セレクタ（ＳＥＬ）、 １１...ローパスフィルタ（ＬＰＦ）、 １２...電圧クリッピング、 １３...第２の分周器、 １４...論理和回路（オアゲート）、 １５...積分器、 １６...増幅器、 １７...電圧制御型水晶発振器（ＶＣＸＯ）、 １８...ロック検出部、 １９...出力端子、 ２１...ローパスフィルタ（ＬＰＦ）電圧入力端子、 ２２...積分器電圧入力端子、 ２３...基準電圧入力端子、 ２４...ＲＥＦ断検出信号入力端子、 ２５...オア出力入力端子、 ２６...抵抗器、 ２７...抵抗器、 ２８...コンデンサ、 ２９...抵抗器、 ３０...抵抗器、 ３１...第１のスイッチ、 ３２...抵抗器、 ３３...抵抗器、 ３４...第２のスイッチ、 ３５...抵抗器、 ３６...抵抗器、 ３７...オペアンプ、 ３８...制御電圧出力端子、 ３９...オペアンプ、 ４０...インバータ、 １０２...位相比較器（Phase Comparator）、 １０３...チャージポンプ（Charge Pump）、 １０４...ループフィルタ（Loop Filter）、 １０５...電圧制御機能付き水晶発振器（ＶＣＸＯ）、 １０６...分周器（Divider）

Claims (7)

1. 電圧制御機能付き水晶発振器を備えるＰＬＬ回路であって、
   基準周波数信号を入力し、分周する第１の分周器と、
   前記水晶発振器からの出力を分周する第２の分周器と、
   前記第２の分周器からの出力を分周する第３の分周器と、
   前記第１の分周器からの出力と前記第３の分周器からの出力との位相を比較し、位相差の信号を出力する位相比較器と、
   前記位相比較器からの出力を低域通過させる低域通過フィルタと、
   前記基準周波数信号を入力し、前記第２の分周器からの出力を入力し、位相の進み又は遅れを検出して位相の進み又は遅れに対応する信号を出力する位相進み／遅れ検出部と、
   前記位相進み／遅れ検出部からの信号と前記第３の分周器からの信号を入力し、外部からの選択指示によっていずれかの信号を選択出力するセレクタと、
   外部からの利得指示によって利得が制御され、前記セレクタからの出力を当該制御された利得により積分する積分器と、
   外部からの利得指示によって利得が制御され、前記低域通過フィルタからの信号と前記積分器からの信号を入力して、当該制御された利得により増幅動作を行い、前記水晶発振器に出力する増幅器と、
   前記水晶発振器からの出力を入力し、ロック状態又はアンロック状態を検出するロック検出部と、
   前記ロック検出部からのロック状態又はアンロック状態を示す信号を入力し、前記増幅器への利得指示を出力する第１の利得制御部と、
   前記基準周波数信号と前記第３の分周器からの信号と前記ロック検出部からの信号を入力し、前記セレクタへの選択指示と前記積分器及び前記増幅器への利得指示を出力する第２の利得制御部とを有し、
   前記第１の利得制御部は、ロック状態で前記増幅器での利得を小さくする利得指示を出力することを特徴とするＰＬＬ回路。
2. 第２の利得制御部は、電源オン時に、セレクタに対して位相進み／遅れ検出部からの信号を選択する選択指示を出力し、積分器及び増幅器での利得を大きくする利得指示を出力することを特徴とする請求項１記載のＰＬＬ回路。
3. 第２の利得制御部は、基準周波数信号が入力断の状態から基準周波数信号が入力有りの状態になった場合に、セレクタに対して位相進み／遅れ検出部からの信号を選択する選択指示を出力し、積分器及び増幅器での利得を大きくする利得指示を出力することを特徴とする請求項１又は２記載のＰＬＬ回路。
4. 第２の利得制御部は、ロック状態で基準周波数信号が入力断の状態になった場合に、セレクタに対して第３の分周器からの信号を選択する選択指示を出力し、積分器での利得を小さくする利得指示を出力することを特徴とする請求項１乃至３のいずれか記載のＰＬＬ回路。
5. 積分器における積分動作及び増幅器における増幅動作について基準電圧を提供する基準電圧生成部と、
   位相比較器と低域帯域通過フィルタの間に第１の電圧クリッピングを設け、
   セレクタと積分器との間に第２の電圧クリッピングを設け、
   前記第１の電圧クリッピングと前記第２の電圧クリッピングとは、前記基準電圧生成部からの基準電圧に対して一定電圧値とすることを特徴とする請求項１乃至４のいずれか記載のＰＬＬ回路。
6. 積分器は、積分動作によって電荷を蓄積するコンデンサに並列に接続する第１の抵抗と第２の抵抗について、いずれか一方の抵抗を回路上で短絡させる第１のスイッチを設け、
   第２の利得制御部からの利得を小さくする利得指示によって前記第１のスイッチをオンとし、前記抵抗を回路上で短絡させ、前記第２の利得制御部からの利得を大きくする利得指示によって前記第１のスイッチをオフとし、前記抵抗を回路に接続することを特徴とする請求項１乃至５のいずれか記載のＰＬＬ回路。
7. 増幅器は、積分器からの出力を入力する入力端子には、第３の抵抗と第４の抵抗が直列に接続され、前記第３の抵抗と前記第４の抵抗のいずれか一方の抵抗を回路上で短絡させる第２のスイッチを設け、
   第１の利得制御部又は第２の利得制御部からの利得を大きくする利得指示によって前記第２のスイッチをオンとし、前記抵抗を回路上で短絡させ、前記第１の利得制御部又は前記第２の利得制御部からの利得を小さくする利得指示によって前記第２のスイッチをオフとし、前記抵抗を回路に接続することを特徴とする請求項１乃至６のいずれか記載のＰＬＬ回路。

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