JP2010233078A - Pll回路 - Google Patents
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Abstract
【課題】PLL回路の不安定状態や位相雑音特性の劣化を回避する。
【解決手段】
発振周波数が電圧制御発振器からのフィードバック信号と外部から入力される基準信号との位相差に応じて制御されるPLL回路において、前記フィードバック信号を分周する分周器と、前記基準信号を逓倍する逓倍器と、前記分周器からの出力信号と前記逓倍器からの出力信号とをミキシングし周波数変換するミキサと、前記ミキサからの出力信号を分周しデジタル分周信号を出力する第一のデジタル分周器と、前記基準信号を分周しデジタル分周信号を出力する第二のデジタル分周器と、前記第一のデジタル分周器からのデジタル分周信号と、前記第二のデジタル分周器からのデジタル分周信号とを、デジタル位相比較する位相比較器と、を備える。
【選択図】 図7
【解決手段】
発振周波数が電圧制御発振器からのフィードバック信号と外部から入力される基準信号との位相差に応じて制御されるPLL回路において、前記フィードバック信号を分周する分周器と、前記基準信号を逓倍する逓倍器と、前記分周器からの出力信号と前記逓倍器からの出力信号とをミキシングし周波数変換するミキサと、前記ミキサからの出力信号を分周しデジタル分周信号を出力する第一のデジタル分周器と、前記基準信号を分周しデジタル分周信号を出力する第二のデジタル分周器と、前記第一のデジタル分周器からのデジタル分周信号と、前記第二のデジタル分周器からのデジタル分周信号とを、デジタル位相比較する位相比較器と、を備える。
【選択図】 図7
Description
本発明は、通信装置やレーダ装置等に使用される高周波やマイクロ波のPLL回路に関するものである。
従来、高周波やマイクロ波の発振器に用いられるPLL回路は、主に、ダイレクトPLL方式、あるいは特許文献1のようなプリスケーラPLL方式などを用いて構成されていた。
図14にダイレクトPLL方式のPLL回路900を示す。基準信号源901から出力された基準信号frefを分周数20の分周器903で分周したサンプリング信号frと、外部からの制御電圧に応じて発振周波数が変化する電圧制御発振器(VCO;Voltage Controlled Oscillator)902からのフィードバック信号fpを位相比較器904にそれぞれ入力する。位相比較器904では、アナログ信号のまま信号frとfpの位相比較を行い、信号frとfpの位相差に応じた制御電圧信号fpdを出力する。位相比較器904から出力された制御電圧信号fpdは、ループフィルタ905を用いて不要な周波数成分を除去し、制御電圧信号fpdが電圧制御発振器902の制御電圧として供給されることで、位相同期ループ回路が構成されている。
また、図15に特許文献1に記載されているプリスケーラPLL方式のPLL回路910を示す。基準信号源911から出力された基準信号frefを分周数:16のデジタル分周信号として出力する分周器913で分周したサンプリング信号frと、外部からの制御電圧に応じて発振周波数が変化する電圧制御発振器912からのフィードバック信号を分周数:348のデジタル分周信号として出力する分周器917で分周した信号fpをデジタル位相比較器914にそれぞれ入力する。デジタル位相比較器914では、デジタル信号で位相比較を行い、信号frとfpの位相差に応じた電圧信号fpdを出力する。デジタル位相比較器914から出力された電圧信号fpdは、ループフィルタ915を用いて、帯域幅等の決定や不要な周波数成分を除去し、電圧信号が電圧制御発振器912の制御電圧として供給されることで、位相同期ループ回路が構成されている。なお、デジタル信号で位相比較する場合、位相比較器に入力する信号はデジタル位相比較器の性能に応じてある程度低い信号周波数とする必要がある。
しかしながら、図14のダイレクトPLL方式のPLL回路900では、電圧制御発振器902からのフィードバック信号fpをアナログ信号のまま位相比較器904に入力して位相比較することとなり、位相比較器904へのサンプリング信号frの入力タイミングや、入力レベル等の調整が必要となる。このため、位相比較器904の特性がばらつくこととなり、PLL回路900が不安定となってしまうという問題があった。さらに、位相比較器904がアナログ比較であるために、デジタル比較と比べて位相比較器904の感度が低くなり、ループ利得が小さくなる問題もあった。
また、図15のプリスケーラPLL方式のPLL回路910では、デジタル位相比較器914でデジタル位相比較を行なうため、デジタル位相比較器914に入力するサンプル信号frの周波数を低くするために、電圧制御発振器912のフィードバック信号を分周する分周器917の分周数を348と大きくしなければならず、分周器917の分周数が大きくなることによりループ利得が小さくなる問題があった。
さらに、ループ利得が小さくなることで、PLL回路910が不安定状態になることや位相雑音特性の劣化等の問題が生じていた。
さらに、ループ利得が小さくなることで、PLL回路910が不安定状態になることや位相雑音特性の劣化等の問題が生じていた。
本願発明のPLL回路の態様は、発振周波数が電圧制御発振器からのフィードバック信号と外部から入力される基準信号との位相差に応じて制御されるPLL回路において、前記フィードバック信号を分周する分周器と、前記基準信号を逓倍する逓倍器と、前記分周器からの出力信号と前記逓倍器からの出力信号とをミキシングし周波数変換するミキサと、前記ミキサからの出力信号を分周しデジタル分周信号を出力する第一のデジタル分周器と、前記基準信号を分周しデジタル分周信号を出力する第二のデジタル分周器と、前記第一のデジタル分周器からのデジタル分周信号と、前記第二のデジタル分周器からのデジタル分周信号とをデジタル位相比較する位相比較器と、を備えることを特徴とする。
この発明のPLL回路の他の態様は、前記第一のデジタル分周器と前記第二のデジタル分周器の分周数が共に可変であることを特徴とする。
この発明のPLL回路の他の態様は、前記基準信号を逓倍する前記逓倍器の逓倍数Lと、前記フィードバック信号を分周する前記分周器の分周数Mとを、前記電圧制御発振器の発振周波数に応じて、位相雑音特性の劣化が小さくなるように、可変設定することを特徴とする。
この発明のPLL回路の他の態様は、前記逓倍器と前記ミキサの間に挿入される狭帯域通過フィルタと、前記ミキサと第一のデジタル分周器の間に挿入される低域通過フィルタとをさらに備えることを特徴とする。
この発明のPLL回路の他の態様は、前記電圧制御発振器は、少なくとも2段のトランジスタと、入力端側のトランジスタの信号入力端に接続される可変容量ダイオードとを含み、入力端側のトランジスタと可変容量ダイオードの間に半同軸型共振器が接続されていることを特徴とする。
この発明のPLL回路の他の態様は、前記半同軸型共振器はマイクロストリップ線路であることを特徴とする。
この発明のPLL回路の他の態様は、前記入力端側のトランジスタと前記可変容量ダイオードの間に、さらにキャパシタが挿入されていることを特徴とする。
本発明によれば、PLL回路に周波数変換するミキサを追加することで、分周数を小さくでき、ループ利得を大きくできるので、PLL回路の不安定状態や位相雑音特性の劣化を回避することができる。さらに、サンプリング信号の位相比較がデジタル信号での位相比較となり、位相比較器の特性のバラツキが小さくできることで、PLL回路の安定化が可能となり、位相比較器の感度を高い状態に保つことが可能となる。
図面を参照して本発明の好ましい実施の形態におけるPLL回路の構成について詳細に説明する。なお、同一機能を有する各構成部については、図示及び説明簡略化のため、同一符号を付して示す。
本発明の第一の実施形態に係るPLL回路を図1を用いて以下に説明する。図1は、PLL回路100の概略構成図である。
図1に示すように、PLL回路100は、外部にある基準信号発振器1で生成された基準信号frefと電圧制御発振器2からのフィードバック信号とを位相比較器4に入力し、位相比較器4でデジタル位相比較を行った後、位相比較した制御電圧信号fpdをループフィルタ5を介して電圧制御発振器2へ供給する構成になっている。そして、電圧制御発振器2と位相比較器4の間には、周波数変換(ダウンコンバート)を行うミキサ6が配置されている。
また、PLL回路100は、外部にある基準信号発振器1で生成された基準信号frefを分岐し、分岐した一方の基準信号frefを逓倍数:5の逓倍器8で逓倍した後、ミキサ6に入力する一方、分岐した他方の基準信号frefを分周数:16のデジタル分周器3でデジタル分周した後、デジタル信号frを位相比較器4に入力している。また、電圧制御発振器2からのフィードバック信号を分周数:4の分周器7で分周した後、ミキサ6に入力している。
ミキサ6では、入力された基準信号frefを逓倍した信号と、フィードバック信号を分周した信号とを、周波数変換することにより、両者の周波数差の信号fmixを取り出している。そして、この取り出した周波数差の信号fmixをさらに分周数:7のデジタル分周器9でデジタル分周した後、信号fpを位相比較器4に出力している。
位相比較器4では、基準信号frefをデジタル分周した信号frと、周波数差の信号fmixをデジタル分周した信号fpとを、デジタル位相比較し、位相比較して出力された制御電圧信号fpdをループフィルタ5に出力している。
ローパスフィルタなどで実現されるループフィルタ5では、PLL回路100の帯域幅等を決定し電圧制御発振器2に電圧信号を出力する。電圧制御発振器2では、ループフィルタ5からの電圧信号に基づき、発振周波数が制御されることとなる。以上のようなPLL回路100による発振周波数fvcoは、下記のように表すことができる。
fvco=4×{5×fref+(fref/16)×7} ・・・ 数1
次に、図1のPLL回路の具体的な動作について説明する。
外部にある基準信号発振器1からは100MHzの基準信号frefが出力される。また、電圧制御発振器2からは2175MHzのフィードバック信号が前記基準信号frefとは非同期状態で出力される。
外部にある基準信号発振器1からは100MHzの基準信号frefが出力される。また、電圧制御発振器2からは2175MHzのフィードバック信号が前記基準信号frefとは非同期状態で出力される。
前記基準信号frefは分岐され、分岐された一方の基準信号frefは逓倍数:5の逓倍器8により逓倍され、500MHzの信号を生成した後、ミキサ6に入力される。一方、分岐された他方の基準信号frefは、分周数:16のデジタル分周器3により分周され、6.25MHzのデジタル信号を生成した後、位相比較器4に入力される。また、非同期状態の前記フィードバック信号は、分周数:4の分周器7で分周され、543.75MHzの信号を生成した後、ミキサ6に入力される。
ミキサ6では、基準信号frefを逓倍した500MHzの信号と、フィードバック信号を分周した543.75MHzの信号とを、周波数変換により両者の周波数差である43.75MHzの信号を取り出し、デジタル分周器9に入力する。分周数:7のデジタル分周器9では、取り出した43.75MHzの信号をデジタル分周して6.25MHzの信号fpを生成し、位相比較器4に入力する。
位相比較器4では、基準信号frefを分周数:16のデジタル分周器3により生成した6.25MHzの信号fpと、ミキサ6により周数数変換した信号をデジタル分周して生成した6.25MHzの信号fpとを、デジタル位相比較する。比較後の制御電圧信号をループフィルタ5を介して、電圧制御発振器2に入力する。電圧制御発振器2の発振周波数は、位相比較器4の位相差に基づいて出力される制御電圧信号により制御されることにより、位相同期が確立される。
このとき、PLL回路100の位相雑音を決定する要因として、電圧制御発振器2の位相雑音、基準信号発振器1の位相雑音、位相比較器4の雑音等が存在することとなる。そして、発振周波数近傍の位相雑音は、基準信号発振器1で生成された基準信号frefを逓倍、分周した際の雑音特性と、電圧制御発振器2の位相雑音特性とをループフィルタ5により帯域幅選択することで決定されることとなる。
また、一般的に、PLL回路100のループ利得Kは、電圧制御発振器2の感度Kvと、位相比較器4の感度KΦとフィードバック信号の分周数Nとで表現することができ、K=(Kv×KΦ)/Nの関係となる。したがって、分周数を小さくすることでループ利得Kを大きくすることが可能となる。ループ利得Kを大きくすることで、PLL回路のループの安定性が向上し、位相雑音特性の劣化を抑圧することができる。
図1のPLL回路100の位相雑音特性を計算したものを図2に示す。また、図1のPLL回路100の位相雑音特性と、従来方式である図15のプリスケーラPLL方式の位相雑音特性をそれぞれ計算し比較したものを図3に示す。図2および図3は、横軸に発振周波数からのずれ(Offset Frequency)を対数表示したものであり、縦軸に1Hz当たりの位相雑音レベル(SSB Phase Noise)を表示したものである。
図2において、特性線500が基準信号frefの位相雑音特性を示したものである。特性線510はPLL回路100が機能していないフリーラン状態での電圧制御発振器2自体の位相雑音特性を示したものである。この特性線500、510は、使用する基準信号発振器1や電圧制御発振器2の特性に依存することとなる。特性線520は、基準信号frefを逓倍し500MHzの信号を生成後、ミキサ6に入力する直前の位相雑音特性を示したものである。ここで特性線500から特性線520への変化分が基準信号frefを逓倍したことによる位相雑音の劣化量となる。特性線530は、ミキサ6により周波数変換した直後の位相雑音特性を示したものである。特性線530では、さらにミキサ6で周波数変換したことによる位相雑音の劣化量が加わっている。
そして、特性線600が、本発明のPLL回路100の位相雑音特性を示したものである。特性線600を特性線530と比較すると、その劣化量が非常に抑えられていることが確認できる。なお、本発明のPLL回路100は、発振周波数からのずれが60kHz付近で帯域幅を選択するようにループフィルタ5を設定している。
そして、特性線600が、本発明のPLL回路100の位相雑音特性を示したものである。特性線600を特性線530と比較すると、その劣化量が非常に抑えられていることが確認できる。なお、本発明のPLL回路100は、発振周波数からのずれが60kHz付近で帯域幅を選択するようにループフィルタ5を設定している。
次に、図3では図1のPLL回路100の位相雑音特性とプリスケーラPLL方式の位相雑音特性とをそれぞれ計算した結果を比較する。図1のPLL回路100の位相雑音特性は、図2同様、特性線600で表示しており、プリスケーラPLL方式の位相雑音特性を特性線700で表示している。なお、基準信号発振器1や電圧制御発振器2、ループフィルタ5などの条件はすべて同じ条件として計算している。図3から、本願のPLL回路100とプリスケーラPLL方式とを比較すると、60kHzまでの全帯域において、位相雑音特性が数dB程度良くなることが確認できる。
このように、ミキサ6を使って、PLL回路100における分周器の分周数を小さくすることで、位相雑音特性の劣化を抑制することが可能となる。
次に、さらなる位相雑音の抑制のために、電圧制御発振器2自体の位相雑音の抑制について図4を用いて説明する。図4は、電圧制御発振器2の概略構成図である。
電圧制御発振器2は、主に、Q1、Q2の2段のトランジスタで構成されている。そして、入力端側に配置されているトランジスタQ1の信号入力端(ベース(B)端)と入力端間には可変容量ダイオードCR1が接続されている。この可変容量ダイオードCR1への制御電圧を可変することで、ダイオードCR1の容量が変化し、電圧制御発振器2の発振周波数を変化させている。
さらに、電圧制御発振器2には、可変容量ダイオードCR1のカソードとトランジスタQ1の信号入力端間には、キャパシタC1とC2、半同軸型共振器40が接続されている。この可変容量ダイオードCR1のカソードとトランジスタQ1の信号入力端間に半同軸型共振器40を接続することで、半同軸型共振器40を負荷とみなすことができ、電圧制御発振器2の信頼性(Q値)を高くすることができる。なお、半同軸型共振器40は、マイクロストリップ線路等で実現することができるが、マイクロストリップ線路で実現した場合は、安価な回路構成で実現することができるが、Q値が低下することにより雑音成分が多くなり、位相雑音特性は半同軸型共振器と比較して悪くなる場合がある。また、半同軸型共振器40に用いる共振器は、インダクタ(L)とキャパシタ(C)を用いた共振回路を適用する場合があるが、発振周波数が高くなるとインダクタ、キャパシタの値が小さくなってしまう。特にUHF帯(300MHz〜3GHz)ではマイクロストリップ線路を用いてインダクタを基板上に作り込めるので製造が容易になる反面、周波数が高くなるとインダクタのQ値が低下し、発振出力の雑音成分が多くなる。以上の理由により、Q値を極力低下させること無く発振器を構成する場合には、半同軸型共振器を用いた方が有利となる。
また、可変容量ダイオードCR1のカソードとトランジスタQ1の信号入力端間に温度補償型キャパシタC1とC2を直列に接続することで可変容量ダイオードCR1の温度による容量変化を補償することが可能となる。
可変容量ダイオードCR1のカソードとトランジスタQ1の信号入力端間に、温度補償型キャパシタC1とC2、半同軸型共振器40を接続した時の、電圧制御発振器2の制御電圧対発振周波数の温度特性を図5に示す。また、電圧制御発振器2がフリーラン状態における位相雑音の温度特性を図6に示す。図5は、横軸に電圧制御発振器2に供給する制御電圧(可変容量ダイオードのカソード側より供給する電圧)を表示したものであり、縦軸に発振周波数を表示したものである。また、図6は、図2及び図3同様、横軸に発振周波数からのずれ(Offset Frequency)を対数表示したものであり、縦軸に1Hz当たりの位相雑音レベル(SSB Phase Noise)を表示したものである。
図5の特性線800a、800b、800cはそれぞれ、環境温度を25℃、−40℃、75℃としたときの制御電圧対発振周波数特性である。また、図6の特性線510a、510b、510cはそれぞれ、環境温度を25℃、−40℃、75℃としたときの位相雑音特性である。
図5、図6から可変容量ダイオードCR1のカソードとトランジスタQ1の信号入力端間に温度補償型キャパシタC1とC2を直列に接続することで可変容量ダイオードCR1の温度による容量変化を補償でき、電圧制御発振器2の制御電圧対発振周波数特性及び、位相雑音特性の温度依存特性を向上させることが可能となる。また、Q値の高い半同軸型共振器40を接続することで、電圧制御発振器(VCO)2単体での位相雑音特性を向上させることが可能となる。
次に、さらなる位相雑音の抑制のために、第二の実施形態に係るPLL回路200を、図7を用いて以下に説明する。図7はPLL回路200の概略構成図であり、図1と異なる点は、逓倍器8とミキサ6の間に狭帯域通過フィルタ10を挿入し、ミキサ6とデジタル分周器9の間に低域通過フィルタ11を挿入したものである。
逓倍器8とミキサ6の間に狭帯域通過フィルタ10を挿入することにより、逓倍することで発生する不要波を除去することが可能となる。不要波の周波数は、逓倍後の出力信号周波数500MHzに対して、逓倍前の入力信号周波数100MHzの高調波成分(400MHz、600MHz等)となるため、特に狭帯域通過フィルタ10を用いることによって、これらの高調波成分を除去することが可能となる。
狭帯域通過フィルタ10の概略回路図を図8に示す。図8に示すように、入力端子と出力端子間にインダクタ50とキャパシタ60を直列に接続し、その両端に、インダクタ51、キャパシタ61と、インダクタ52、キャパシタ62をそれぞれ並列に接続することによって、狭帯域通過フィルタ10を構成することができる。
また、ミキサ6とデジタル分周器9の間に低域通過フィルタ11を挿入することにより、ミキサ6で発生する不要波を除去することが可能となる。不要波の周波数は、入力信号周波数の500MHzと543.75MHzと、出力信号周波数の43.75MHzの高調波成分となるため、特に低域通過フィルタ11を用いることによって、43.75MHzだけを通過させることが可能となる。
低域通過フィルタ11の概略回路図を図9に示す。図9に示すように、入力端子と出力端子間にインダクタ53、54、55を直列に接続し、各インダクタ間に、キャパシタ63、64をそれぞれ接続することによって、低域通過フィルタ11を構成することができる。
このように、逓倍器8とミキサ6の間に狭帯域通過フィルタ10を挿入し、ミキサ6とデジタル分周器9の間に低域通過フィルタ11を挿入することで、PLL回路の各回路ブロック単位でも位相雑音特性を向上させることが可能となる。
次に、本発明の第三の実施形態に係るPLL回路300を図10を用いて以下に説明する。図10は、PLL回路300の概略構成図であり、図7のPLL回路200のデジタル分周器9を可変デジタル分周器22に、デジタル分周器3を可変デジタル分周器21にそれぞれ置き換えたものである。
上記のように、可変デジタル分周器21、22に置き換えることによって、電圧制御発振器2からの発振周波数を柔軟に変化させることが可能となり、位相雑音特性を良好に保ったまま、発振周波数を任意に変化させることが可能なPLL回路を実現させることが可能となる。また、可変デジタル分周器21、22及び位相比較器4をPLL IC20で実現することにより、基板の小型化を実現することが可能となる。
なお、図11〜図13を用いて、図7のPLL回路200における逓倍器8の逓倍数、分周器7及びデジタル分周器9の分周数を決定した経緯について、以下に説明する。図11は図7と同様のPLL回路200の概略構成図であり、逓倍器8の逓倍数をL、分周器7の分周数をM、デジタル分周器9の分周数をNにそれぞれ置き換えている。なお、ここで発振周波数fvcoは、下記のように表すことができる。
fvco=M×{L×fref+N×(fref/16)} ・・・ 数2
ここで、逓倍数L、分周数M、Nは、最初に決定される電圧制御発振器2や、基準信号発振器1、制御電圧信号fpdの特性により制限されることとなるが、位相雑音特性の劣化量、及び実現可能な回路構成等を考慮して決定することとなる。
まず、図12に逓倍数Lと逓倍劣化量(位相雑音劣化量)の関係を示す。図12から逓倍数が大きくなるにしたがって、位相雑音の逓倍劣化量が大きくなることがわかる。したがって、逓倍器8の逓倍数Lは小さくすることが好ましいこととなる。
図13に、逓倍数L、分周数Mを6つの条件(所定値)に設定して計算した結果を示す。また、分周数Nは、逓倍数L、分周数Mから制御電圧信号fpdが6.25MHzとなるように算出した値である。条件(1)は、逓倍数L:1、分周数M:20の場合であり、条件(2)は、逓倍数L:2、分周数M:10の場合であり、条件(3)は、逓倍数L:4、分周数M:5の場合であり、条件(4)は、逓倍数L:5、分周数M:4の場合であり、条件(5)は、逓倍数L:10、分周数M:2の場合であり、条件(6)は、逓倍数L:20、分周数M:1の場合である。
図13から、条件(1)〜(3)では、この事例においてはデジタル分周器9の分周数Nが整数にならないため、デジタル分周器9自体が対応できず、回路構成を実現することができない。また、条件(4)〜(6)ではデジタル分周器9の分周数Nは整数となるものの、逓倍器8の逓倍数Lを大きくするにしたがって、逓倍劣化量が大きくなり、位相雑音特性が悪くなる。
したがって、条件(4)の逓倍数L:5、分周数M:4の場合が、実現可能な回路構成で、かつ位相雑音特性が良好な回路構成とすることができる。
このように、発振周波数fvcoとfrefに応じて、位相雑音特性の劣化が小さくなるように逓倍数L、および分周数Mを可変調整することができる。
したがって、条件(4)の逓倍数L:5、分周数M:4の場合が、実現可能な回路構成で、かつ位相雑音特性が良好な回路構成とすることができる。
このように、発振周波数fvcoとfrefに応じて、位相雑音特性の劣化が小さくなるように逓倍数L、および分周数Mを可変調整することができる。
100、200、300 PLL回路
1 基準信号発振器
2 電圧制御発振器
3、9 デジタル分周器
4 位相比較器
5 ループフィルタ
6 ミキサ
7 分周器
8 逓倍器
10 狭帯域通過フィルタ
11 低域通過フィルタ
20 PLL IC
21、22 可変デジタル分周器
40 半同軸共振器
50、51、52、53、54、55 インダクタ
60、61、62、63、64 キャパシタ
1 基準信号発振器
2 電圧制御発振器
3、9 デジタル分周器
4 位相比較器
5 ループフィルタ
6 ミキサ
7 分周器
8 逓倍器
10 狭帯域通過フィルタ
11 低域通過フィルタ
20 PLL IC
21、22 可変デジタル分周器
40 半同軸共振器
50、51、52、53、54、55 インダクタ
60、61、62、63、64 キャパシタ
Claims (7)
- 発振周波数が電圧制御発振器からのフィードバック信号と外部から入力される基準信号との位相差に応じて制御されるPLL回路において、
前記フィードバック信号を分周する分周器と、
前記基準信号を逓倍する逓倍器と、
前記分周器からの出力信号と前記逓倍器からの出力信号とをミキシングし周波数変換するミキサと、
前記ミキサからの出力信号を分周しデジタル分周信号を出力する第一のデジタル分周器と、
前記基準信号を分周しデジタル分周信号を出力する第二のデジタル分周器と、
前記第一のデジタル分周器からのデジタル分周信号と、前記第二のデジタル分周器からのデジタル分周信号とをデジタル位相比較する位相比較器と、を備えることを特徴とするPLL回路。 - 前記第一のデジタル分周器と前記第二のデジタル分周器の分周数が共に可変であることを特徴とする請求項1に記載のPLL回路。
- 前記基準信号を逓倍する前記逓倍器の逓倍数Lと、
前記フィードバック信号を分周する前記分周器の分周数Mとを、
前記電圧制御発振器の発振周波数に応じて、位相雑音特性の劣化が小さくなるように、
可変設定することを特徴とする
請求項1または請求項2に記載のPLL回路。 - 前記逓倍器と前記ミキサの間に挿入される狭帯域通過フィルタと、
前記ミキサと第一のデジタル分周器の間に挿入される低域通過フィルタとをさらに備えることを特徴とする請求項1〜請求項3のいずれか1項に記載のPLL回路。 - 前記電圧制御発振器は、少なくとも2段のトランジスタと、入力端側のトランジスタの信号入力端に接続される可変容量ダイオードとを含み、
入力端側のトランジスタと可変容量ダイオードの間に半同軸型共振器が接続されていることを特徴とする請求項1〜請求項4いずれか1項に記載のPLL回路。 - 前記半同軸型共振器はマイクロストリップ線路であることを特徴とする請求項5に記載のPLL回路。
- 前記入力端側のトランジスタと前記可変容量ダイオードの間に、さらにキャパシタが挿入されていることを特徴とする請求項5または請求項6に記載のPLL回路。
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