JP2007134833A - Ｐｌｌ周波数シンセサイザ - Google Patents

Abstract

【課題】低位相雑音特性を満足しつつ任意の周波数の信号を出力可能なＰＬＬ周波数シンセサイザを提供することを目的とする。
【解決手段】出力周波数の比較周波数を設定するＰＬＬ制御ループ内の混合手段としてサンプリングフェーズディテクタ２０を用い、サンプリングフェーズディテクタ２０をハーモニックス・ダウンコンバータとして動作させることにより上記課題を解決する。
【選択図】図１

Description

本発明は、ＰＬＬ周波数シンセサイザに係り、特にマイクロ波帯やミリ波帯の周波数において任意の周波数の信号を出力するＰＬＬ周波数シンセサイザに関する。

放送用機器や無線通信機器では、ベースバンド信号や中間周波数信号（Ｉｎｔｅｒｍｅｄｉａｔｅ Ｆｒｅｑｕｅｎｃｙ：以下、ＩＦ信号という）を無線周波数帯に変換する、或いはその逆の操作を行なうため、アップコンバータやダウンコンバータなどの周波数変換器を備えている。また、周波数変換器のローカル信号源には、チャンネル設定の容易さからＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）周波数シンセサイザが使用されている。

誘電体発振器（Ｄｉｅｌｅｃｔｒｉｃ Ｒｅｓｏｎａｔｏｒ Ｏｓｃｉｌｌａｔｏｒｓ：ＤＲＯ）及び電圧制御誘電体発振器（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｄｉｅｌｅｃｔｒｉｃ Ｒｅｓｏｎａｔｏｒ Ｏｓｃｉｌｌａｔｏｒｓ：ＶＣＤＲＯ）は、その電気的特性や物理的特性に優れることからマイクロ波帯での単一周波数発振器として使用されている。

図５は従来のＰＬＬ周波数シンセサイザの一例を示すブロック図である。図５のＰＬＬ周波数シンセサイザは、基準信号発生器１０１，高次ハーモニックス発生器１０２，位相比較器１０３，合成器１０４，ループアンプ１０５，ＶＣＤＲＯ１０６，方向性結合器１０７及びサーチ回路１０８を備えている。

図５に示すように、ＶＣＤＲＯ１０６は水晶発振器等の基準信号の整数倍の高次ハーモニックス周波数に位相同期させた位相同期型のＤＲＯ，すなわちＰＤＲＯ（Ｐｈａｓｅ−ｌｏｃｋｅｄ ＤＲＯ）として高い周波数安定度の単一周波数発振器として供用されている。

図５と同様の原理に基づいた技術として、高次ハーモニックス周波数の発生にコムジェネレータを用い、ＶＣＤＲＯ１０６の代わりに電圧制御発振器（ＶＣＸＯ：Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｃｒｙｓｔａｌ Ｏｓｃｉｌｌａｔｏｒ）を用いるものがある（例えば特許文献１参照）。
特開２００１−２６７９１７号公報（図１）

図５に示した構成において、ＶＣＤＲＯ１０６は基準信号の高次ハーモニックス周波数の整数倍に位相同期させる為、出力周波数が基準信号の発振周波数（基準発振周波数）の整数倍に限定されるという問題があった。

本発明は、上記の点に鑑みなされたもので、低位相雑音特性を満足しつつ任意の周波数の信号を出力可能なＰＬＬ周波数シンセサイザを提供することを目的とする。

上記の課題を解決するため、本発明のＰＬＬ周波数シンセサイザは、出力周波数の比較周波数を設定するＰＬＬ制御ループ内の混合手段としてサンプリングフェーズディテクタを用い、前記サンプリングフェーズディテクタをハーモニックス・ダウンコンバータとして動作させることを特徴とする。

本発明では、サンプリングフェーズディテクタをハーモニックス・ダウンコンバータとして動作させることにより低位相雑音特性を有するＰＬＬ周波数シンセサイザを実現できる。また、本発明ではマイクロ波帯やミリ波帯の周波数において、低位相雑音特性を満足しつつ任意の周波数の信号を出力するＰＬＬ周波数シンセサイザを実現できる。

なお、本発明の構成要素、表現、構成要素の任意の組合せを、方法、装置、システム、コンピュータプログラム、記録媒体、データ構造などに適用したものも本発明の態様として有効である。

本発明によれば、低位相雑音特性を満足しつつ任意の周波数の信号を出力可能なＰＬＬ周波数シンセサイザを提供できる。

次に、本発明を実施するための最良の形態を、以下の実施例に基づき図面を参照しつつ説明していく。

図１は本発明のＰＬＬ周波数シンセサイザの一例を示すブロック図である。図１のＰＬＬ周波数シンセサイザは、基準発振器１０，ＰＬＬデバイス１２，ループフィルタ１４，ＶＣＤＲＯ１６，方向性結合器１８，サンプリングフェーズディテクタ２０，ローパスフィルタ２２，周波数逓倍器２４及びプログラム２６から構成される。また、ＰＬＬデバイス１２はＮ−カウンタ及びＲ−カウンタ並びに位相比較器で構成される。

次に、本発明のＰＬＬ周波数シンセサイザの動作について説明する。ＶＣＤＲＯ１６は所定の周波数信号１７を出力し、方向性結合器１８を介して出力周波数ｆ_０の信号２５を出力する。更に、ＶＣＤＲＯ１６は方向性結合器１８を介して出力周波数ｆ_０の信号１９を出力する。信号１９は、サンプリングフェーズディテクタ２０のミキサー部（混合器）へ入力される。

一方、水晶発振器またはルビジウム発振器等で構成される基準発振器１０は基準発振周波数ｆ_ｒの信号１１を出力する。基準発振周波数ｆ_ｒの信号１１は２分配されており、一方がＰＬＬデバイス１２に、もう一方が周波数逓倍器２４に接続される。

周波数逓倍器２４によって逓倍された周波数信号はサンプリングフェーズディテクタ２０のコムジェネレータ部（高次高周波発生部）へ入力され、所定のレベルの高調波を発生させる。このサンプリングフェーズディテクタ２０のコムジェネレータ部で発生した高周波信号と、ＶＣＤＲＯ１６から方向性結合器１８を介して入力される信号１９とはサンプリングフェーズディテクタ２０のミキサー部で混合され、これら２つの信号の差，和及びそれぞれの高調波の和，差等の種々の周波数成分を含んだＩＦ（中間周波数）信号２１を生ずる。

ＩＦ信号２１はローパスフィルタ２２へ入力される。ローパスフィルタ２２はＩＦ信号２１に含まれる最も低い周波数成分のＩＦ信号２３を通過させる。ＩＦ信号２３は、ＰＬＬデバイス１２のＮ−カウンタへ入力される。なお、Ｎ−カウンタは入力信号をＮ分周する回路である。

一方、ＰＬＬデバイス１２のＲ−カウンタは基準発振周波数ｆ_ｒの信号１１が入力される。このＲ−カウンタは入力信号をＲ分周する回路である。Ｎ−カウンタとＲ−カウンタとは、プログラム２６の制御に従って、分周数Ｎおよび分周数Ｒに、それぞれ所定の値が設定される。

Ｎ−カウンタとＲ−カウンタとは、分周数Ｎに基づいてＩＦ信号２３をＮ分周すると共に、分周数Ｒに基づいて信号１１をＲ分周することで、位相比較周波数ｆ_ｄの信号を生成し、ＰＬＬデバイス１２内の位相比較器に夫々入力する。この位相比較器の出力，すなわちＰＬＬデバイス１２の出力信号１３は誤差信号としてループフィルタ１４を経由し、制御電圧Ｖ_ｔの信号１５としてＶＣＤＲＯ１６の制御端子に入力される。

図２は、本発明のＰＬＬ周波数シンセサイザの動作を説明する為の一例の図である。図２のＰＬＬ周波数シンセサイザは図１のＰＬＬ周波数シンセサイザの構成と同一部分に同一符号を付している。ＰＬＬ周波数シンセサイザは、ＶＣＤＲＯ１６の出力周波数ｆ_０が基準発振周波数ｆ_ｒに位相同期するように、ＶＣＤＲＯ１６の制御電圧Ｖ_ｔの信号を制御する。ＰＬＬ周波数シンセサイザは、ＰＬＬの動作原理に従って位相引き込みを行い、さらに位相を同期させる。

図３は、本発明のＰＬＬ周波数シンセサイザの一実施例を示したブロック図である。図３では、一例として８ＧＨｚバンドに適用したＰＬＬ周波数シンセサイザのブロック図を示している。なお、図３のブロック図では図１と同じ機能を有する構成要素に同一符号を付している。

図３のＰＬＬ周波数シンセサイザは、増幅器２７，増幅器２８，アイソレータ２９が追加されている点で図１のＰＬＬ周波数シンセサイザと異なっている。アイソレータ２９は、増幅器２８を保護する目的で挿入されている。アイソレータ２９は高周波信号を一方向（増幅器２８から出力端子の方向）に伝達する機能を持っている。

図４は、出力周波数とＩＦ周波数との関係を示す図である。図３のＶＣＤＲＯ１６の中心周波数は、出力周波数ｆ_０＝８０００〜８０７０ＭＨｚの範囲を電気的および機械的に可変することができるものとする。

例えば具体的なパラメータとして、基準発振周波数ｆ_ｒ＝１０ＭＨｚ，出力周波数ｆ_０＝８０００ＭＨｚとし、出力周波数ｆ_０のステップを１ＭＨｚで可変させる場合は、プログラム２６によってＰＬＬデバイス１２のＲ−カウンタの値を１０に、Ｎ−カウンタの値を３０に設定する。この場合、位相比較周波数ｆ_ｄは１ＭＨｚとなる。

一方、基準発振器１０から出力される基準発振周波数ｆ_ｒの信号は、周波数逓倍器２４により１１逓倍され、周波数１１０ＭＨｚの信号となる。この周波数１１０ＭＨｚの信号は、サンプリングフェーズディテクタ２０のコムジェネレータ部に入力され、多数の高次ハーモニックスを発生させる。これらの高次ハーモニックスはサンプリングフェーズディテクタ２０の混合器に入力される。

また、ＶＣＤＲＯ１６から出力された出力周波数ｆ_０＝８０００ＭＨｚの信号は方向性結合器１８を介してサンプリングフェーズディテクタ２０の混合器に入力される。サンプリングフェーズディテクタ２０の混合器では、サンプリングフェーズディテクタ２０のコムジェネレータ部で発生した高次ハーモニックスとＶＣＤＲＯ１６から出力された出力周波数ｆ_０＝８０００ＭＨｚの信号とを混合して多数のＩＦ周波数を発生させる。

このＩＦ周波数のうち最も低いＩＦ周波数としては、７３番目の高調波（１１０ＭＨｚ×７３）である８０３０ＭＨｚと、ＶＣＤＲＯ１６から出力された出力周波数ｆ_０＝８０００ＭＨｚとの差によって生じる３０ＭＨｚの信号がある。２番目に低いＩＦ周波数としては、７２番目の高調波（１１０ＭＨｚ×７２）である７９２０ＭＨｚと、ＶＣＤＲＯ１６から出力された出力周波数ｆ_０＝８０００ＭＨｚとの差によって生じる８０ＭＨｚの信号がある。

ローパスフィルタ２２のカットオフ周波数ｆ_ｃを５０ＭＨｚに設定しておけば最も低いＩＦ周波数である３０ＭＨｚのみを通過させることができる。この３０ＭＨｚの信号は、増幅器２７を介してＰＬＬデバイス１２のＮ−カウンタに入力される。

ＰＬＬデバイス１２ではＮ−カウンタの値は３０に設定されているので、３０ＭＨｚのＩＦ周波数が３０分周され、周波数１ＭＨｚの信号を得る。従って、基準発振周波数ｆ_ｒ＝１０ＭＨｚが１０分周された周波数１ＭＨｚの基準信号と３０ＭＨｚのＩＦ周波数が３０分周された周波数１ＭＨｚの参照信号とがＰＬＬデバイス１２内の位相比較器で位相比較され、その結果、基準信号と参照信号との位相差に比例した誤差電圧（誤差信号）が出力される。誤差電圧は、ループフィルタ１４を介してＶＣＤＲＯ１６の制御端子に入力される。ＶＣＤＲＯ１６は誤差電圧がゼロとなるように出力周波数ｆ_０を制御する。

以上のＰＬＬ動作により、ＶＣＤＲＯ１６の出力周波数ｆ_０＝８０００ＭＨｚは基準発振周波数ｆ_ｒ＝１０ＭＨｚに位相同期する。

次に、ＶＣＤＲＯ１６の出力周波数ｆ_０を１ＭＨｚステップアップさせて出力周波数ｆ_０＝８００１ＭＨｚとした場合について説明する。例えば具体的なパラメータとして、基準発振周波数ｆ_ｒ＝１０ＭＨｚ，出力周波数ｆ_０＝８００１ＭＨｚとし、出力周波数ｆ_０のステップを１ＭＨｚで可変させる場合は、プログラム２６によってＰＬＬデバイス１２のＲ−カウンタの値を１０に、Ｎ−カウンタの値を２９に設定する。この場合、位相比較周波数ｆ_ｄは１ＭＨｚとなる。

一方、基準発振器１０から出力される基準発振周波数ｆ_ｒの信号は、周波数逓倍器２４により１１逓倍され、周波数１１０ＭＨｚの信号となる。この周波数１１０ＭＨｚの信号は、サンプリングフェーズディテクタ２０のコムジェネレータ部に入力され、多数の高次ハーモニックスを発生させる。これらの高次ハーモニックスはサンプリングフェーズディテクタ２０の混合器に入力される。

また、ＶＣＤＲＯ１６から出力された出力周波数ｆ_０＝８００１ＭＨｚの信号は方向性結合器１８を介してサンプリングフェーズディテクタ２０の混合器に入力される。サンプリングフェーズディテクタ２０の混合器では、サンプリングフェーズディテクタ２０のコムジェネレータ部で発生した高次ハーモニックスとＶＣＤＲＯ１６から出力された出力周波数ｆ_０＝８００１ＭＨｚの信号とを混合して多数のＩＦ周波数を発生させる。

このＩＦ周波数のうち最も低いＩＦ周波数としては、７３番目の高調波（１１０ＭＨｚ×７３）である８０３０ＭＨｚと、ＶＣＤＲＯ１６から出力された出力周波数ｆ_０＝８００１ＭＨｚとの差によって生じる２９ＭＨｚの信号がある。２番目に低いＩＦ周波数としては、７２番目の高調波（１１０ＭＨｚ×７２）である７９２０ＭＨｚと、ＶＣＤＲＯ１６から出力された出力周波数ｆ_０＝８００１ＭＨｚとの差によって生じる８１ＭＨｚの信号がある。

ローパスフィルタ２２のカットオフ周波数ｆ_ｃを５０ＭＨｚに設定しておけば最も低いＩＦ周波数である２９ＭＨｚのみを通過させることができる。この２９ＭＨｚの信号は、増幅器２７を介してＰＬＬデバイス１２のＮ−カウンタに入力される。

ＰＬＬデバイス１２ではＮ−カウンタの値は２９に設定されているので、２９ＭＨｚのＩＦ周波数が２９分周され、周波数１ＭＨｚの信号を得る。従って、基準発振周波数ｆ_ｒ＝１０ＭＨｚが１０分周された周波数１ＭＨｚの基準信号と２９ＭＨｚのＩＦ周波数が２９分周された周波数１ＭＨｚの参照信号とがＰＬＬデバイス１２内の位相比較器で位相比較され、その結果、基準信号と参照信号との位相差に比例した誤差電圧（誤差信号）が出力される。誤差電圧は、ループフィルタ１４を介してＶＣＤＲＯ１６の制御端子に入力される。ＶＣＤＲＯ１６は誤差電圧がゼロとなるように出力周波数ｆ_０を制御する。

以上のＰＬＬ動作により、ＶＣＤＲＯ１６の出力周波数ｆ_０＝８００１ＭＨｚは基準発振周波数ｆ_ｒ＝１０ＭＨｚに位相同期する。同様に、ＶＣＤＲＯ１６の出力周波数ｆ_０＝８０００〜８０７０ＭＨｚの範囲を１ＭＨｚステップで可変させた場合の出力周波数ｆ_０とＩＦ周波数との関係は図４に示した通りである。

図４のＩＦ周波数の欄は、最も低いＩＦ周波数と２番目に低いＩＦ周波数とを示している。なお、ローパスフィルタ２２は、最も低いＩＦ周波数と２番目に低いＩＦ周波数とのうち、最も低いＩＦ周波数のみを通過させる。そこで、図４のＩＦ周波数の欄では最も低いＩＦ周波数，言い換えれば使用されているＩＦ周波数に丸印を付している。

出力周波数ｆ_０と高次ハーモニックスの周波数とが一致する場合は、注意すべき点がある。例えば出力周波数ｆ_０＝８０３０ＭＨｚに設定する場合、７３番目の高調波（１１０ＭＨｚ×７３）である８０３０ＭＨｚと一致する。このとき出力されるＩＦ周波数は設定した位相比較周波数ｆ_ｄである１ＭＨｚを下回り不都合が生じる。

この対策としては、周波数逓倍器２４の出力を１１０ＭＨｚだけでなく、１００ＭＨｚ及び１１０ＭＨｚの２種類を用意しておく。１００ＭＨｚを使用した場合は図４に示すように、８０番目の高調波である８０００ＭＨｚと、８１番目の高調波である８１００ＭＨｚとが、サンプリングフェーズディテクタ２０の混合器に入力される。

したがって、最も低いＩＦ周波数は３０ＭＨｚとなる。また、２番目に低いＩＦ周波数は７０ＭＨｚとなる。これにより、ＩＦ周波数が位相比較周波数ｆ_ｄである１ＭＨｚを下回るという不都合は解消され、出力周波数ｆ_０の設定範囲を拡大することができる。

以上述べた方法により、基準発振周波数ｆ_ｒの１０倍の周波数（１０ｆ_ｒ）及び１１倍の周波数（１１ｆ_ｒ）のそれぞれＰ倍及びＱ倍の高次ハーモニックスと出力周波数ｆ_０との混合から発生するＩＦ周波数は、最も低いＩＦ周波数が４０ＭＨｚ以下となり、且つ、２番目に低いＩＦ周波数が６１ＭＨｚ以上となるように選定している。

したがって、カットオフ周波数ｆ_ｃを５０ＭＨｚに設定したローパスフィルタ２２により、不要な他の全てのＩＦ周波数、高次ハーモニックスは除去され、スプリアスを発生させない。好適には、カットオフ周波数ｆ_ｃは最も低いＩＦ周波数と２番目に低いＩＦ周波数との中間値に設定する。

本発明では、周波数逓倍器２４の逓倍数を２種類用意することにより、１種類のカットオフ周波数を持つローパスフィルタ２２が使用でき、効率良く一番低いＩＦ周波数のみを通過させることが可能となっている。また、ローパスフィルタ２２は１個だけで済むので、ハードウェアの簡略化にも役立つ。

次に、位相雑音特性について考察する。出力周波数ｆ_０＝８０００ＭＨｚにおける位相雑音レベルは以下のように計算される。まず、ＰＬＬデバイス１２のノイズフロアレベルと基準発振器１０の位相雑音レベルとが以下の値であると仮定する。

このように、ＰＬＬの分周によって生じる雑音レベル（−１２２．９ｄＢｃ／Ｈｚ）は、基準発振周波数の逓倍によって生じる雑音レベル（−１０１．９ｄＢｃ／Ｈｚ）に比べて無視できる値である。従って、基準発振周波数ｆ_ｒの逓倍次数８０３による劣化量が支配的であり、この値が本発明のＰＬＬ周波数シンセサイザの位相雑音レベルを決定し、−１０１．９ｄＢｃ／Ｈｚの設計値を得る。この設計値は、従来の単一周波数発振器として供用されているＰＤＲＯと同一値である。

このように、ＰＬＬの分周によって生じる雑音レベルは基準発振周波数の逓倍によって生じる雑音レベルに比べて２０ｄＢ以下の値とすることができる。この結果、ＰＬＬ周波数シンセサイザを用いたことによる位相雑音の増加は極めて低い値となる。従って、本発明を用いることにより、単一周波数発振器と同等の低位相雑音特性を実現でき、且つ周波数を任意に設定することも可能となる。

また、先に述べたように、周波数逓倍器２４の逓倍数を２種類用意することにより、１種類のカットオフ周波数を持つローパスフィルタが使用でき、効率良くスプリアス成分を除去できる。従って、本発明を用いることにより、低スプリアス特性も同時に実現できる。

以上により、本発明はマイクロ波帯やミリ波帯におけるＰＬＬ周波数シンセサイザとして、低位相雑音特性と低スプリアス特性とを実現できる技術として有用である。

本発明は、具体的に開示された実施例に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。例えば本発明のＰＬＬ周波数シンセサイザは放送用機器や無線通信機器に使用できる。本発明のＰＬＬ周波数シンセサイザを周波数変換器のローカル信号源に使用した放送用機器や無線通信機器は、マイクロ波帯やミリ波帯において低位相雑音特性および低スプリアス特性を実現できる。

本発明のＰＬＬ周波数シンセサイザの一例を示すブロック図である。 本発明のＰＬＬ周波数シンセサイザの動作を説明する為の一例の図である。 本発明のＰＬＬ周波数シンセサイザの一実施例を示したブロック図である。 出力周波数とＩＦ周波数との関係を示す図である。 従来のＰＬＬ周波数シンセサイザの一例を示すブロック図である。

符号の説明

１０ 基準発振器
１２ ＰＬＬデバイス
１４ ループフィルタ
１６ ＶＣＤＲＯ（電圧制御誘電体発振器）
１８ 方向性結合器
２０ ＳＰＤ（サンプリングフェーズディテクタ）
２２ ＬＰＦ（ローパスフィルタ）
２４ 周波数逓倍器
２６ プログラム
２７，２８ 増幅器
２９ アイソレータ

Claims (5)

1. 出力周波数の比較周波数を設定するＰＬＬ制御ループ内の混合手段としてサンプリングフェーズディテクタを用い、
   前記サンプリングフェーズディテクタをハーモニックス・ダウンコンバータとして動作させることを特徴とするＰＬＬ周波数シンセサイザ。
2. 前記サンプリングフェーズディテクタは、前記出力周波数の信号と基準発振周波数の信号に基づく信号とを混合してローパスフィルタに出力し、
   前記ローパスフィルタは、前記サンプリングフェーズディテクタから出力された信号のうち最も低いＩＦ周波数を通過させ、前記比較周波数として出力することを特徴とする請求項１記載のＰＬＬ周波数シンセサイザ。
3. 前記基準発振周波数を出力する基準発振器と前記サンプリングフェーズディテクタとの間に設けられた周波数逓倍器の逓倍数を少なくとも２種類以上持ち、最も低いＩＦ周波数と２番目に低いＩＦ周波数とを、ＰＬＬデバイスのＮ−カウンタの値を調整することにより設定し、最も低いＩＦ周波数が前記ローパスフィルタを通過するようにして、低スプリアス特性を実現することを特徴とする請求項２記載のＰＬＬ周波数シンセサイザ。
4. 前記ローパスフィルタは、１種類のカットオフ周波数を持つことを特徴とする請求項３記載のＰＬＬ周波数シンセサイザ。
5. 前記ローパスフィルタは、最も低いＩＦ周波数と２番目に低いＩＦ周波数との中間値にカットオフ周波数が設定されていることを特徴とする請求項４記載のＰＬＬ周波数シンセサイザ。

Images