JP2016144054A - 周波数シンセサイザ - Google Patents

Abstract

【課題】位相雑音特性の劣化を回避し広帯域な位相同期ループ型周波数シンセサイザを得る。
【解決手段】本発明の周波数シンセサイザは、位相同期ループの基準信号を生成する基準発振源と、基準発振源の基準信号を逓倍する逓倍器と、電圧制御発振器と、逓倍器の出力信号と電圧制御発振器の出力信号を合成する周波数変換器と、周波数変換器で生成する周波数混合信号の不要波を抑圧するフィルタと、可変分周器と、出力する周波数に応じて分周数設定信号を可変分周器に出力するＰＬＬ制御回路と、ＰＬＬ制御回路の制御信号を受け電圧制御発振器とフィルタの出力信号のいずれかを選択して出力するスイッチと、基準発振源の出力信号と可変分周器の出力信号との位相誤差又は周波数誤差を検出し、誤差電圧を出力するデジタル位相比較器と、デジタル位相比較器が出力する誤差電圧信号を濾波するループフィルタを備える。
【選択図】図１

Description

本発明は、レーダ及び無線通信装置などに用いられる位相同期ループ形の周波数シンセサイザに関するものである。

従来の位相同期ループ形の周波数シンセサイザは、図３に示すように、基準信号を発生する基準発振源１と、低域通過フィルタであるループフィルタ１０と、上記ループフィルタ１０で平滑した位相比較信号を入力し、高周波の信号を出力する電圧制御発振器３と、上記電圧制御発振器３の出力信号を分周し同期信号を生成する可変分周器６と、上記基準信号と上記同期信号との位相誤差又は周波数誤差を検出して誤差電圧を上記ループフィルタ１０へ出力する位相比較器９と、上記可変分周器に制御信号を出力するＰＬＬ制御回路７で構成されている。

位相同期ループとしての動作は、電圧制御発振器３より周期信号を発生し、その出力信号を可変分周器により分周して、位相比較器９で基準発振源１から出力される周期信号と比較して差分をとり、ループフィルタ１０で差分に対応する誤差電圧を出力し、上記電圧制御発振器３に制御電圧としてフィードバックすることにより、常に基準発振源１から出力される周期信号の分周数倍の周波数になると同時に同位相になるように出力信号が制御されるものである。

このとき、ＰＬＬ制御回路７において設定周波数に応じたチャンネル設定入力データを外部から入力すると上記可変分周器６の分周数を特定の割合で時間変化させる制御信号が生成され、この信号により分周器を特定の整数値で時間的に切り替えることで、整数分周器である可変分周器６を模擬的に分数分周器として動作させ、分数分周方式の位相同期ループ形の周波数シンセサイザ（以下、Ｆ−ＰＬＬシンセサイザ）とすることで、周波数を高分解能化することが可能となる（例えば、特許文献１参照）。

特開２００１−１３６０６４号公報

ＰＬＬのループ帯域幅はそのオープンループ利得が０ｄＢになるときの帯域幅であり、伝達関数は、

で表される。ここで、Ｋｐはデジタル位相比較器の検波感度、Ｋｖは電圧制御発振器の同調感度、Ｆ（ｓ）はループフィルタの伝達関数、ｓはラプラス演算子である。

ＰＬＬシンセサイザとしての周波数帯域は電圧制御発振器の周波数帯域で決まり、広帯域化するには複数の電圧制御発振器を設ける必要がある。位相雑音特性はオープンループ利得の伝達関数に依存しており、出力周波数の異なる電圧制御発振器を複数使用すると同調感度が異なり、位相雑音特性は劣化する可能性がある。

この発明は係る課題を解決するためになされたものであり、位相雑音特性の劣化を回避した周波数シンセサイザを提供することを目的とする。

この発明に係る周波数シンセサイザは、基準発振源と、前記基準発振源の出力信号を逓倍する逓倍器と、ループフィルタと、前記ループフィルタで平滑した位相比較信号を入力し、高周波の信号を出力する電圧制御発振器と、前記逓倍器の出力と前記電圧制御発振器の出力を合成する周波数変換器と、前記周波数変換器で生成する周波数混合信号のうち不要波を抑圧するフィルタと、可変分周器とスイッチに制御信号を出力するＰＬＬ制御回路と、前記ＰＬＬ制御回路の出力信号により分周数を設定し、フィルタの出力信号を分周し同期信号を生成する可変分周器と、前記基準発振源の出力信号と同期信号との位相誤差又は周波数誤差を検出して誤差信号をループフィルタへ出力するデジタル位相比較器と、前記ＰＬＬ制御回路から制御信号を受け、前記電圧制御発振器の出力信号と前記フィルタの出力信号のいずれかを選択して出力するスイッチとから構成される。

この発明に係る周波数シンセサイザによれば、電圧制御発振器の出力信号と、電圧制御発振器の出力信号と基準信号を逓倍した信号とを周波数変換器で周波数変換した信号とをスイッチで切替えることにより、電圧制御発振器の周波数帯域の２倍の帯域を有する広帯域化を実現できる。また、基準信号を逓倍した低位相雑音の信号を用いて電圧制御発振器と周波数変換することで、位相雑音特性の劣化を回避することができる。

この発明の実施の形態１に係る位相同期型の周波数シンセサイザの構成を示すブロック図である。 この発明の実施の形態２に係る位相同期型の周波数シンセサイザの構成を示すブロック図である。 従来の位相同期型の周波数シンセサイザの構成を示すブロック図である。

実施の形態１．
図１は、この発明の実施の形態１による位相同期ループ形周波数シンセサイザ１００を示す構成図である。
図１において、１は位相同期ループの基準信号を生成する水晶発振器などの高安定な基準発振源であり、２は基準発振源１の基準信号を逓倍する逓倍器である。３は電圧制御発振器であり、４は逓倍器２の出力信号と電圧制御発振器３の出力信号を合成する周波数変換器である。５は周波数変換器４で生成する周波数混合信号のうち不要波を抑圧するフィルタであり、６は分数分周方式による可変分周器であり、フィルタ５の出力信号を分周する。７はＰＬＬ制御回路であり、出力する周波数に応じて、分周数設定信号を可変分周器６に出力する。８はスイッチであり、ＰＬＬ制御回路７の制御信号を受け、出力する周波数に応じて、電圧制御発振器３の出力信号とフィルタ５の出力信号のいずれかを選択して出力する。９は基準発振源１の出力信号と可変分周器６の出力信号との位相誤差又は周波数誤差を検出し、誤差電圧を出力するデジタル位相比較器であり、１０はデジタル位相比較器９が出力する誤差電圧信号を濾波するループフィルタである。

次に位相同期ループ形周波数シンセサイザの動作について説明する。
図１に示す位相同期ループ形周波数シンセサイザにおいて、基準発振源１は周波数ｆｒの基準信号を逓倍器２とデジタル位相比較器９に出力する。
電圧制御発振器３は帯域幅をΔｆ、最大周波数をｆｏとして、（ｆｏ−Δｆ）からｆｏの周波数の信号を出力する。
逓倍器２は基準発振源１の基準信号を逓倍して、２×ｆｏの周波数の信号を出力する。
周波数変換器４は、逓倍器２の出力信号と電圧制御発振器３の出力信号を周波数混合する。この周波数混合信号は、周波数（ｆｏ−Δｆ）からｆｏと、周波数２×ｆｏの様々な次数の周波数（ｍ×２×ｆｏ±ｎ×（（ｆｏ−Δｆ）からｆｏ）：ｍとｎは整数）が含まれており、フィルタ５によって不要な周波数成分を抑圧する。これによりフィルタ５は、電圧制御発振器３からの送信信号と逓倍器２からの逓倍した信号との差周波である２×ｆｏ−（（ｆｏ−Δｆ）からｆｏ）＝（ｆｏから（ｆｏ＋Δｆ））となる周波数を出力する。スイッチ８はＰＬＬ制御回路７の制御信号を受け、電圧制御発振器３とフィルタ５の出力を切り替え、（ｆｏ−Δｆ）からｆｏの信号とｆｏから（ｆｏ＋Δｆ）の信号を切り替えることで、帯域幅２×Δｆ、中心周波数ｆｏの信号を出力する。

電圧制御発振器出力の位相雑音をＬｏｕｔ（ｓ）、基準信号の位相雑音をＬｒ（ｓ）、デジタル位相比較器９の位相雑音をＬｄ（ｓ）、電圧制御発振器の位相雑音をＬｖｃｏ（ｓ）、逓倍器出力の位相雑音をＬｍ（ｓ）とすると、

となる。

このように本実施の形態に係る周波数シンセサイザによれば、基準信号の位相雑音とデジタル位相比較器の位相雑音の和であるＬｒ（ｓ）＋Ｌｄ（ｓ）に比べ、逓倍器出力に起因する位相雑音Ｌｍ（ｓ）／Ｎ＾２が十分に小さければ、逓倍器の出力信号により周波数変換することによる位相雑音特性の劣化はほとんどなくなる。

実施の形態２．
図２は、この発明の実施の形態２による位相同期ループ形周波数シンセサイザ１０１を示す構成図である。図２において、実施の形態１と同一の符号については同一または相当部分として説明を省略する。
実施の形態２に係る周波数シンセサイザ１０１は、電圧制御発振器１１（第２の電圧制御発振器に相当）より同期信号を発生し、その出力信号を分周器により分周して、アナログ位相比較器１３で基準発振源１から出力される同期信号を比較して差分をとり、ループフィルタ１４（第２のループフィルタに相当）で差分に対応する誤差信号を出力し、上記電圧制御発振器１１に制御電圧としてフィードバックすることにより、常に基準信号源１から出力される同期信号の整数倍の周波数になると同時に同位相になるよう出力信号が制御されるようにした。

次に動作を説明する。
実施の形態１と同一または相当の動作については説明を省略する。電圧制御発振器１１より周期信号を発生し、その出力信号を分周器により分周して、アナログ位相比較器１３で基準信号源１から出力される周期信号を比較して差分をとり、ループフィルタ１４で差分に対応する誤差信号を出力し、上記電圧制御発振器１１に制御電圧としてフィードバックすることにより、常に基準信号源１から出力される周期信号の整数倍の周波数になると同時に同位相になるよう出力信号が制御され、周波数変換器４に出力される。

電圧制御発振器１１出力の位相雑音をＬｓｖｃｏ（ｓ）とすると、

となる。

このように本実施の形態に係る周波数シンセサイザによれば、基準信号の位相雑音とデジタル位相比較器の位相雑音の和であるＬｒ（ｓ）＋Ｌｄ（ｓ）に比べ、電圧制御発振器１１出力に起因する位相雑音Ｌｓｖｃｏ（ｓ）／Ｎ＾２が十分に小さければ、電圧制御発振器１１の出力信号により周波数変換することによる位相雑音特性の劣化はほとんどなく、帯域幅２×Δfの信号を出力することができる。

１ 基準発振源、２ 逓倍器、３ 電圧制御発振器、４ 周波数変換器、５ フィルタ、６ 可変分周器、７ ＰＬＬ制御回路、８ スイッチ、９ デジタル位相比較器、１０ ループフィルタ、１１ 電圧制御発振器、１２ 分周器、１３ アナログ位相比較器、１４ ループフィルタ、１００、１０１ 周波数シンセサイザ

Claims (2)

1. 基準発振源と、
   前記基準発振源の出力信号を逓倍する逓倍器と、
   ループフィルタと、
   前記ループフィルタで平滑した位相比較信号を入力し、高周波の信号を出力する電圧制御発振器と、
   前記逓倍器の出力と前記電圧制御発振器の出力を合成する周波数変換器と、
   前記周波数変換器で生成する周波数混合信号のうち不要波を抑圧するフィルタと、
   可変分周器とスイッチに制御信号を出力するＰＬＬ制御回路と、
   前記ＰＬＬ制御回路の出力信号により分周数を設定し、フィルタの出力信号を分周し同期信号を生成する可変分周器と、
   前記基準発振源の出力信号と同期信号との位相誤差又は周波数誤差を検出して誤差信号をループフィルタへ出力するデジタル位相比較器と、
   前記ＰＬＬ制御回路から制御信号を受け、前記電圧制御発振器の出力信号と前記フィルタの出力信号のいずれかを選択して出力するスイッチと、
   から構成されることを特徴とする周波数シンセサイザ。
2. 基準発振源と、
   第１のループフィルタと、
   前記第１のループフィルタで平滑した位相比較信号を入力し、高周波の信号を出力する第１の電圧制御発振器と、
   第２のループフィルタと、前記第２のループフィルタで平滑した位相比較信号を入力し、高周波の信号を出力する第２の電圧制御発振器と、前記第２の電圧制御発振器の出力信号を分周し同期信号を生成する分周器と、前記基準信号源の出力信号と同期信号との位相誤差又は周波数誤差を検出して誤差信号を前記第２のループフィルタへ出力するアナログ位相比較器と、
   前記第２の電圧制御発振器の出力と、前記第１の電圧制御発振器の出力を合成する周波数変換器と、
   前記周波数変換器で生成する周波数混合信号のうち不要波を抑圧するフィルタと、
   可変分周器とスイッチに制御信号を出力するＰＬＬ制御回路と、
   前記ＰＬＬ制御回路の出力信号により分周数を設定し、フィルタの出力信号を分周し同期信号を生成する可変分周器と、
   前記基準発振源の出力信号と同期信号との位相誤差又は周波数誤差を検出して誤差信号をループフィルタへ出力するデジタル位相比較器と、
   前記ＰＬＬ制御回路から制御信号を受け、前記第１の電圧制御発振器の出力信号と、前記フィルタの出力信号のいずれかを選択して出力するスイッチと、
   から構成されることを特徴とする周波数シンセサイザ。

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