JP2017169189A - スペクトラム拡散クロック発生回路 - Google Patents

Abstract

【課題】予測不能な長周期ノイズが発生しにくい、スペクトラム拡散クロック発生回路を提供する。【解決手段】位相比較手段１と出力クロック信号を出力する電圧制御発振手段４と選択された位相に立ち上がりエッジを有する移相クロック信号を生成する位相選択手段６と位相選択手段６を制御する位相制御手段５を備える。位相制御手段５は、所定の範囲内で周期的に変化する第２の移相量を生成し、第２の移相量を第１の移相量に加算した移相量の分だけ、移相クロック信号の周期を出力クロック信号の周期から変化させた長さにするように、位相選択手段６によって選択される移相クロック信号の位相を決定する。選択される位相が位相選択上限を超えるとき、位相選択下限を下回るとき及び位相選択上下限内のときで移相量を夫々変化させるようにスペクトラム拡散変調プロファイルを変更設定し、移相量によって出力クロック信号をスペクトラム拡散変調する。【選択図】図１

Description

本発明は、スペクトラム拡散クロック発生（SSCG）回路に関する。

クロック発生回路の技術分野において、特定の周波数にピークを有するEMI（放射電磁雑音）の発生を防止するために、「スペクトラム拡散クロック発生（SSCG）回路」が既に知られている。SSCG回路では、クロック信号の周波数をわずかに変調（スペクトラム拡散）することにより、特定の周波数にピークをもっていたEMIのエネルギーを分散させてピーク値を低減させる。

しかし、今までのSSCG回路では、スペクトラム拡散変調（SS変調）周期に対し、同期信号（例えば、主走査同期信号）と同期が取れていない場合、長周期ノイズ発生の原因となるという問題があった。

この対策として、特許文献１には、SSCG回路を同期信号毎にリセットする方法が提案されている。しかし、この方法だと、リセット直後は周波数が乱れてクロックが不安定になるおそれがあった。

さらにその対策として、SSCG回路にリセットをかけることなく、SS変調周期を所定の同期信号の周期に対し整数倍に合わせる方法が提案されている（特許文献２）。

しかし、特許文献２の構成では、SS変調周期誤差が完全には除去できず、若干残ってしまうおそれがあった。

そこで、本発明は上記事情に鑑み、予測不能な長周期ノイズが発生しにくい、スペクトラム拡散クロック発生回路の提供を目的とする。

上記課題を解決するため、本発明の一態様では、基準となる入力クロック信号と帰還信号との位相差を検出し、該位相差に応じた制御電圧を出力する位相比較手段と；前記制御電圧に応じた周波数を有する出力クロック信号を生成して出力する電圧制御発振手段と；前記出力クロック信号のクロックの１周期を所定個数に等分した位相のうちのいずれかを選択し、選択された位相に立ち上がりエッジを有する移相クロック信号を生成し、該移相クロック信号を、前記帰還信号として前記位相比較手段に送る位相選択手段と；前記位相選択手段を制御する位相制御手段と；を備えており、
前記位相制御手段は、所定の範囲内で周期的に変化する第２の移相量を生成し、前記第２の移相量を前記出力クロック信号の周期から予め決められたシフト量の中心となる第１の移相量に加算してシフト量を算出し、前記シフト量の分だけ、前記移相クロック信号の周期を、前記出力クロック信号の周期から、変化させた長さにするように、前記位相選択手段によって選択される前記移相クロック信号の立ち上がりエッジの位相を決定し、
前記位相選択手段が、前記周期的に変化する第２の移相量に応じて、前記出力クロック信号をスペクトラム拡散変調するものであって、
前記位相制御手段で、決定された位相を選択し、選択される位相の番号が、位相選択上限を超えるときと、位相選択下限を下回るときと、位相選択上下限内のときで、前記シフト量を変化させるためのステップ時間区間と前記シフト量とを決めるSS変調プロファイルの設定を変更する、ことを特徴とする、スペクトラム拡散クロック発生回路を提供する。

一態様によれば、スペクトラム拡散クロック発生回路において、予測不能な長周期ノイズの発生を低減することができる。

本発明の第１の実施形態に係るスペクトラム拡散クロック発生（SSCG）回路の構成を示すブロック図である。 図１に示した位相選択回路で選択される出力クロック信号vco_ckの位相について説明するための図であって、円を５１２個に等分割している状態を示す。 出力クロック信号vco_ckの位相について説明するための図であって、図２の円周方向を横方向に引き伸ばしたタイミングチャートである。 図１に示した位相選択回路において、分周比が１であって、移相量Δphが正である場合に行われる位相シフトの例を示すタイミングチャートである。 図４に示した位相シフトを行う際に、位相選択回路で選択される位相について説明するグラフである。 図１に示した位相選択回路において、分周比が１であって、移相量Δphが負である場合に行われる位相シフトの例を示すタイミングチャートである。 図６に示した位相シフトを行う際に、位相選択回路で選択される位相について説明するグラフである。 図１に示した位相選択回路において、分周比が１以外であって、移相量Δphが正である場合に行われる位相シフトの例を示すタイミングチャートである。 図８に示した位相シフトを行う際に位相選択回路で選択される位相について説明するグラフである。 図１に示した位相選択回路において、分周比が１以外であって、移相量Δphが負である場合に行われる位相シフトの例を示すタイミングチャートである。 図１０に示した位相シフトを行う際に位相選択回路で選択される位相について説明するグラフである。 スペクトラム拡散（SS）変調を説明するための図である。 図１の位相コントローラと位相選択回路による帰還信号fb_ck周期内の位相選択とスペクトラム拡散変調を説明するための図である。 図１の位相コントローラの構成とSS変調プロファイルを説明するための図である。 図１の位相コントローラと位相選択回路による帰還信号fb_ck周期外の位相選択とスペクトラム拡散変調を説明するための図である。 図１の位相コントローラの構成とSS変調プロファイルを説明するための図である。 同期信号とSS変調波形が同期していない状態を示す。 同期信号でSS変調を開始し、同期信号がSS変調周期の整数倍で同期している状態を示す。 同期信号でSS変調を開始し、SS変調周期が同期信号の整数倍で同期している状態を示す。

以下、図面を参照して本発明を実施するための形態について説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付し、重複する説明を省略する。

図１は、本発明の第１の実施形態に係るスペクトラム拡散クロック発生(Spread Spectrum Clock Generator:SSCG)回路１００の構成を示すブロック図である。図１のSSCG回路１００はフラクショナルPLL回路として構成されている。

基準クロック発生器によって発生された基準クロック信号ref_ckは入力分周器１１によって分周され、分周後の入力クロック信号comp_ckは位相周波数比較器１に入力される。

位相周波数比較器１は、入力クロック信号comp_ckと、後述する帰還信号fb_ckとの間の位相差を検出してチャージポンプ２に出力する。位相周波数比較器１は、位相比較手段として機能する。

チャージポンプ２は、位相差に応じて増減したチャージポンプ電圧をループフィルタ３に出力し、ループフィルタ３はチャージポンプ電圧に応じた制御電圧を電圧制御発振器（VCO）４に出力する。

電圧制御発振器４は、制御電圧に応じた周波数及び位相を有する出力クロック信号vco_ckを生成して出力する。電圧制御発振器４は電圧制御発振手段として機能する。

出力分周器１２は、出力クロック信号vco_ckを他の回路による使用のために分周し、画素クロック信号pix_ckとして出力する。

SSCG回路１００の後段には、例えば画像処理装置が接続され、画素クロック信号pix_ckは、画素処理装置で使用される。

電圧制御発振器４から位相周波数比較器１への帰還回路には、位相コントローラ５の制御下で動作する位相選択回路６と、固定された整数の分周比を有する分周器７とが設けられる。

位相選択回路６は、出力クロック信号vco_ckの立ち上がりエッジの位相を変化させることにより、出力クロック信号vco_ckの周期から変化した周期を有する移相クロック信号pi_outを生成して出力する。位相選択回路６は位相選択手段として機能する。

ここで、移相とは、位相を所定のタイミングでシフトさせること、又は、位相を延長、収縮させることを意味しており、移相量については、位相と区別するためシフト量と称することもある。

詳しくは、位相選択回路６は、出力クロック信号vco_ckのクロックの１周期を所定個数に等分した位相のうちのいずれかを選択し、選択された位相のタイミングで立ち上がる立ち上がりエッジを有する移相クロック信号pi_outを生成して出力する。

位相コントローラ５は、位相選択回路６を制御して、出力クロック信号vco_ckから周期が変化するように、位相選択回路６によって選択される移相クロック信号pi_outの立ち上がりエッジの位相を決定する。詳しくは、位相コントローラ５は、移相クロック信号pi_outの周期を出力クロック信号vco_ckの周期から予め決められた移相量Δph（上記等分された位相の整数倍）で変化させた長さにするように、移相クロック信号pi_outの立ち上がりエッジの位相を決定する。

分周器７は移相クロック信号pi_outを分周して、帰還信号fb_ckとして位相周波数比較器１に入力する。

本実施形態のSSCG回路に含まれるフラクショナルPLL回路は、帰還信号fb_ckの周波数及び位相が入力クロック信号comp_ckの周波数及び位相と一致するように、負帰還制御を行う。

さらに、本実施形態のフラクショナルPLL回路を構成するSSCG回路１００は、位相選択回路６により出力クロック信号vco_ckの周期から変化した周期を有する移相クロック信号pi_outを生成している。これにより、分周器７の分周比を変化させることのみを動作原理とせず、有理数の分周比を実現することができる。

移相量Δphが正である場合、帰還信号fb_ckの周波数は入力クロック信号comp_ckの周波数よりも高くなり、移相量Δphが負である場合、帰還信号fb_ckの周波数は入力クロック信号comp_ckの周波数よりも低くなる。

さらに、本実施形態のSSCG回路１００は、位相選択回路６により移相クロック信号pi_outの周期を変化させることにより、出力クロック信号vco_ckの周波数をSS変調することができる。

位相選択回路６は、出力クロック信号vco_ckの周期から変化した周期を有する移相クロック信号pi_outを生成する際に、さらに、出力クロック信号vco_ckの分周を行うことができる。本明細書では、位相選択回路６の分周比の設定値をdiv_puck＝０，１，２，…ｎで表し、div_puck＝nのとき、分周比はn＋１であるとする。

また、出力分周器１２が２以上の分周比を有する場合には、位相選択回路６はこの分周比を考慮して出力クロック信号vco_ckをさらに分周する。

本明細書では、出力分周器１２の分周比の設定値をdiv__pll＝０，１，２，…で表し、div_pll＝nのとき、分周比はn＋１であるとする。また、本明細書では、分周器７の分周比の設定値をdiv_fb＝０，１，２，…で表し、div_fb＝nのとき、分周比はn＋１であるとする。

従って、出力分周器１２へ入力される出力クロック信号vco_ckに対する、位相周波数比較器１へフィードバックされる帰還信号fb_ckの分周比は、位相選択回路６の分周比と、出力分周器１２の分周比と、分周器７の分周比とを乗算したものになる。

出力分周器１２は、例えば６０MHz〜１２０MHzの周波数を有する出力クロック信号vco_ckと、５MHz〜４０MHzの周波数を有する画素クロック信号pix_ckに分周する。

位相コントローラ５は、設定値演算部５a（図１４参照）、変調開始部５b、シフト部５c、加算部５d，５e、マルチプレクサ５f、カウントレジスタ５g、三角波制御部５h、移相量算出部５i、シフト部５j、仮番号算出部５k，５l、選択位相制御部５m，５n、移相レジスタ５o等を備えている。なお、位相コントローラ５において、点線で囲まれた部分は、帰還信号周期外設定部５P、５Qであり、帰還信号周期外の際に用いられる。

詳しくは、位相コントローラ５の設定値演算部５a（図１４参照）は、変調開始部５b、三角波制御部５h、移相量算出部５i、シフト部５jに接続されており、クロックによって変化しない固定値を出力する。詳細は図１４とともに後述する。

変調開始部５bは、シフト部５cと、加算部５eと接続されている。変調開始部５bは、設定値演算部５aで設定されるカウント増分Δcountを、外部から入力される同期信号syncのタイミングに合わせて、シフト部５c及び加算部５eへ出力する。

カウントレジスタ５gは、SS変調クロックpuckが入力する設定値演算部５aと、マルチプレクサ５fと接続されている。カウントレジスタ５gは、設定値演算部５aで設定されるSS変調を行うための最小時間単位である、SS変調クロックpuckが入力されると、必要に応じて所定量遅延させて、SS変調クロックpuckのタイミングを規定するカウントタイミングcountを出力する。

加算部５eは、変調開始部５bと、カウントレジスタ５gと、マルチプレクサ５fとに接続されている。加算部５dは、変調開始部５bから所定の周期で出力されたカウント増分Δcountと、カウントレジスタ５gから出力されたカウントタイミングcountを受け取る。そして、SS変調クロックpuck に対応するカウントタイミングcount毎に、カウント値を、Δcountだけ増加させた、カウントcount（n）を出力する。

シフト部５cは、変調開始部５bと加算部５dとの間において、１ビットシフトさせることで、変調に用いる値として、カウント増分Δcountを２倍にする。

加算部５fは、シフト部５cと、カウントレジスタ５gと、マルチプレクサ５fとに接続されている。加算部５fは、変調開始部５bから出力され、シフト部５cで２倍にされたカウント増分Δcount×２と、カウントレジスタ５gから出力されたカウント値countを受け取る。そして、SS変調クロックpuckに対応するカウントタイミングcount毎に、カウント値をΔcountだけ増加させた、カウントcount（n）を出力する。

マルチプレクサ５fは、加算部５d，５eと、カウントレジスタ５gと、三角波制御回路５hと接続されている。マルチプレクサ５fは、例えばカウントcountの２回に１回のタイミングで、カウント値count（n）にint関数を掛けた値を整数値pixadrとして出力する。

三角波制御部５hは、加算部５eと、移相量算出部５iとに接続されている。また、三角波制御部５hは、加算部５eから出力された整数値pixadrを取得するとともに、設定値演算部５aから固定値である変動の最大値pi_ssd_maxを取得する。そして、整数値pixadrのタイミングで段階的に値が変化し、−pi_ssd_max〜０〜＋pi_ssd_maxの範囲で値が略三角波状に変動する位相の変動移相量である第２の移相量）pi_ssdを設定して出力する。

移相量算出部５iは、三角波制御部５hと、仮番号算出部５lに接続されている。移相量算出部５iは、三角波制御部５hから出力された変動移相量pi_ssdを取得するとともに、設定値演算部５aから固定値である変位の中心値all_fracを取得する。移相量算出部５iは、加算機能を有しており、中心値である固定移相量all_frac（第１の移相量）を、変動移相量pi_ssd（第２の移相量）へ加算する。そして、固定移相量all_fracを中心値として、「all_frac−pi_ssd_max（＝all_frac＋pi_ssd_min）」〜all_frac〜「all_frac＋pi_ssd_max」の範囲で値が略三角波に変化するSSプロファイル変調Δphを出力する。

移相レジスタ５oは、第１の仮番号算出部５lと、選択位相制御部５mと、位相コントローラ５の後段にある位相選択回路６に接続されている。移相レジスタ５oは、クロックpuckを所定量遅延させて、位相制御信号が入力されているときに、選択位相番号phaddを出力する。

第１の仮番号算出部５lは移相量算出部５iと、移相レジスタ５o接続されている。第１の仮番号算出部５lは、加算機能を有しており、移相量算出部５iから出力されたSSプロファイル変調Δphと、移相レジスタ５oから出力された選択位相信号phaddを取得して、仮の選択位相番号adddatを出力する。

シフト部５jは、移相量算出部５iと、第２の仮番号算出部５kとの間において、１ビットシフトさせることで、変調に用いる値として、SSプロファイル変調Δphを２倍にする。シフト部５ｃ，５ｊは数値の２倍の処理のみを行うため、乗算器などの演算器は使用せず、例えば、配線のつなぎ替えなどによって処理を実行することができる。

第２の仮番号算出部５kはシフト部５jと、移相レジスタ５oに接続されている。第２の仮番号算出部５kは、加算機能を有しており、シフト部５jで２倍にされたSSプロファイル変調でΔph×２と、移相レジスタ５oから出力された選択位相信号phaddを取得して、仮の選択位相番号adddat１を出力する。

選択位相制御部５mは、仮番号算出部５l，５kと、移相レジスタ５oと、接続されている。選択位相制御部５mは、仮の選択位相番号adddatと、仮の選択位相番号adddat１とが入力され、区間に応じてどちらかの仮の番号adddat又はadddat１を選択位相信号phaddとして出力する。

選択位相制御部５nは、第１の仮番号算出部５lと、移相レジスタ５oと、接続されている。選択位相制御部５nは、帰還信号周期外である、選択位相番号が位相選択上限を超えたとき又は位相選択下限を下回った際に用いられ、選択位相番号adddatが入力され、仮の番号adddatを選択位相信号phadd1として出力する。

位相コントローラ５内でやりとりする各信号の詳細については、図１２〜図１９を参照して後述する。

図２、図３は、位相選択回路６によって選択される出力クロック信号vco_ckの位相を説明するための図である。本実施例では、位相選択回路６が出力クロック信号vco_ckのクロックの１周期を５１２個に等分した位相のいずれかを選択するものとする。１周期を５１２（ｎ＋１）個に等分した位相は、図２，図３において、順に、０〜５１１（ｎ）として示す。

図２は、円を５１２個に等分割している状態を示している。図３は、図２の円周方向を横方向に引き伸ばしたタイミングチャートである。図３において、横軸は１つのクロック周期の出力クロック信号vco_ckの位相を示し、縦軸は、クロック信号のH/Lの状態を示す。

また、位相選択回路６は、任意の位相に立ち上がりエッジを挿入する位相挿入装置（phase interpolator）として機能する。図４〜図１１を参照して、SSCG回路１００のフラクショナルPLL回路として、任意の位相に立ち上がりエッジを挿入する動作について詳細に説明する。

＜分周比＝１、Δph＞０の場合＞
図４〜図７に示す例では、説明の簡単化のため、位相選択回路６，出力分周器１２，及び分周器７の各分周比はいずれも１であるとする。すなわち、位相選択回路６の分周比の設定値div_puck＝０，出力分周器１２の分周比の設定値div_fb＝０，分周器７の分周比の設定値div_pll＝０であるとする。

図４は、図１の位相選択回路６で行われる位相シフトの例であって、移相量Δphが正である場合の位相シフトの様子を示すタイミングチャートである。

図４の横軸は、出力クロック信号vco_ckの位相を示す。ここで、図４の横軸は、出力クロック信号vco_ckのクロックの１周期を５１２個に等分した位相φを最小単位とする。以後、図５〜図１１に亘って、位相φは全て同じ単位で表す。

図４の縦軸は、出力クロック信号vco_ck及び移相クロック信号pi_outのH/Lの状態を示す。

図４の場合、移相クロック信号pi_outの周期は、出力クロック信号vco_ckの周期から移相量Δphだけ増大する。すなわち、５１２＋Δphになる。従って、移相クロック信号pi_outの各クロックの立ち上がりエッジは、クロックが進む毎に、出力クロック信号vco_ckの対応する各クロックの立ち上がりエッジから、移相量Δphずつ位相が増加して遅延する。

位相０の時点における、出力クロック信号vco_ckの最初のクロックvco_ck（０）と移相クロック信号pi_outの最初のクロックpi_out（０）の各立ち上がりエッジは一致しているものとする。このとき、移相クロック信号pi_outの第２クロックpi_out（１）の立ち上がりエッジは、出力クロック信号vco_ckの第２クロックvco_ck（１）の立ち上がりエッジから移相量Δphだけ遅延する。

移相クロック信号pi_outの第３クロックpi_out（２）の立ち上がりエッジは、出力クロック信号vco_ckの第３クロックvco_ck（２）の立ち上がりエッジから移相量Δphの２倍だけ遅延する。

以下同様に、移相クロック信号pi_outの第nクロックpi_out（n−１）の立ち上がりエッジは、出力クロック信号vco_ckの第nクロックvco_ck（n−１）の立ち上がりエッジから移相量Δphの（n−１）倍だけ遅延する。

図５は、図４の位相シフトを行う際に位相選択回路６によって選択される位相φについて説明するグラフである。図５において、横軸は出力クロック信号vco_ckのクロックのカウント数、縦軸は移相クロック信号pi_outの位相を示す。

位相選択回路６は、出力クロック信号vco_ckのクロックの１周期を５１２個に等分した位相０〜５１１のうちいずれかを、現在の位相φとして選択している。

図５に示すように、位相選択回路６は、出力クロック信号vco_ckのクロックが進む毎に、移相量Δphずつ増分した位相を新たな位相φとして選択する。なお、位相φを移相量Δphずつ増分した（遅延させた）ときには、増分後の位相φが出力クロック信号vco_ckの１周期未満である場合と、１周期以上になる場合とが発生する。

詳しくは、増分後の位相φが出力クロック信号vco_ckの１周期未満である場合、移相クロック信号pi_outの次のクロックの立ち上がりエッジは、出力クロック信号vco_ckの次のクロックの周期内の該当する位相φに設定される。

例えば、図５において、増分後の位相φが５１１以下である場合がこのケースに該当する。図５では、この増分後の位相φが出力クロック信号vco_ckの１周期未満である場合の位相φの遅延を、黒丸及び黒点線矢印で示している。

一方、増分後の位相φが出力クロック信号vco_ckの１周期を超える場合、移相クロック信号pi_outの次のクロックの立ち上がりエッジは、出力クロック信号vco_ckの２クロック後のクロック周期内の増分後の位相φから５１２を減算した位相φに設定される。例えば、図５において、増分後の位相φが５１２以上である場合がこのケースに該当する。

このように増分後の位相φがの出力クロック信号vco_ckの１周期を超える場合、例えば図４に示すように、移相クロック信号pi_outの第５クロックpi_out（４）の立ち上がりエッジは、出力クロック信号vco_ckの第５クロックvco_ck（４）ではなく、第６クロックvco_ck（５）の周期内にある。したがって、位相φは、出力クロック信号vco_ckの第６クロックvco_ck（５）の立ち上がりエッジから、mod（４×Δph，５１２）、すなわち、４×Δphを５１２で割ったときの余りだけ遅延する。

図５では、この増分後の位相φが出力クロック信号vco_ckの１周期を超える場合の位相φの遅延を白抜きの矢印で示している。すなわち、出力クロック信号vco_ckのクロックvco_ck（４），vco_ck（８），vco_ck（１２）の点線の白丸で示す位相φを選択する代わりに、次のクロックvco_ck（５），vco_ck（９），vco_ck（１３）の実線の白丸で示す位相φが選択される。

以上、図４，図５で説明したように位相φを選択することによって、移相クロック信号pi_outの各クロックpi_out（０），…，pi_out（n）の周期は、出力クロック信号vco_ckのクロックの周期から移相量Δphだけ増大された長さになる。すなわち、本実施例の場合、移相クロック信号pi_outの周期は５１２＋Δphになる。

＜分周比＝１、Δph＜０の場合＞
図６は、先と同様に、位相選択回路６，出力分周器１２，及び分周器７の各分周比がいずれも１、すなわち、div_puck＝０，div_fb＝０，div_pll＝０である場合に、位相選択回路６で行われる位相シフトの例である。図６において、横軸は出力クロック信号vco_ckの位相を示し、縦軸は出力クロック信号vco_ck及び移相クロック信号pi_outのH/Lの状態を示す。

ここで、図６は、移相量Δphが負である場合の位相シフトの様子を示すタイミングチャートである。

図６の場合、移相クロック信号pi_outの周期は、出力クロック信号vco_ckの周期から移相量｜Δph｜ずつ短縮する（すなわち、５１２−｜Δph｜になる）。従って、移相クロック信号pi_outの各クロックの立ち上がりエッジは、クロックが進む毎に、出力クロック信号vco_ckの対応する各クロックの立ち上がりエッジから、移相量｜Δph｜ずつ位相が減少して先行する。

位相０の時点における、出力クロック信号vco_ckの最初のクロックvco_ck（０）と移相クロック信号pi_outの最初のクロックpi_out（０）の各立ち上がりエッジは一致しているものとする。このとき、移相クロック信号pi_outの第２クロックpi_out（１）の立ち上がりエッジは、出力クロック信号vco_ckの第２クロックvco_ck（１）の立ち上がりエッジから移相量｜Δph｜だけ先行する。

移相クロック信号pi_outの第３クロックpi_out（２）の立ち上がりエッジは、出力クロック信号vco_ckの第３クロックvco_ck（２）の立ち上がりエッジから移相量｜Δph｜の２倍だけ先行する。

以下同様に、移相クロック信号pi_outの第nクロックpi_out（n−１）の立ち上がりエッジは、出力クロック信号vco_ckの第nクロックvco_ck（n−１）の立ち上がりエッジから移相量｜Δph｜の（n−１）倍だけ先行する。

図７は、図６の位相シフトを行う際に位相選択回路６によって選択される位相φについて説明するグラフである。図７において、横軸は出力クロック信号vco_ckのクロックのカウント数、縦軸は移相クロック信号pi_outの位相を示す。

図７に示すように、位相選択回路６は、出力クロック信号vco_ckのクロックが進む毎に、移相量｜Δph｜ずつ先行させた位相φを新たな位相φとして選択する。

詳しくは、位相φを移相量｜Δph｜ずつ先行させても、先行させた位相が負にならない場合、移相クロック信号pi_outの次のクロックの立ち上がりエッジは、出力クロック信号vco_ckの次のクロックの周期内の該当する位相φに設定される。

例えば、図７において、先行させた位相φが０以上である場合がこのケースに該当する。図７では、この先行後の位相φが出力クロック信号vco_ckの１周期未満である場合の位相φの先行を黒丸及び黒点線矢印で示している。

一方、移相量｜Δph｜ずつ先行させたときに先行後の位相φが負になる場合、移相クロック信号pi_outの次のクロックの立ち上がりエッジの位相φは、出力クロック信号vco_ckの次のクロックの立ち上がりエッジにはならない。すなわち、この場合は、立ち上がりエッジは、現在のクロックの周期内の、先行後の位相に５１２を加算した位相に設定される。例えば、図７において、先行させた位相φが０未満である場合がこのケースに該当する。

このように移相量｜Δph｜ずつ先行させたときに先行後の位相φが負になる場合、例えば図６に示すように、移相クロック信号pi_outの第５クロックpi_out（４）の立ち上がりエッジは、出力クロック信号vco_ckの第４クロックvco_ck（３）の周期内ではなく、第３クロックvco_ck（２）の周期内にある。すなわち、出力クロック信号vco_ckの第４クロックvco_ck（３）の立ち上がりエッジから、４×｜Δph｜を５１２で割ったときの余りに相当するmod（４×｜Δph｜，５１２）だけ先行する。

図７では、この移相量｜Δph｜ずつ先行させたときに先行後の位相φが負になる場合の位相φの先行を白抜きの矢印で示している。すなわち、出力クロック信号vco_ckのクロックvco_ck（１），vco_ck（３），vco_ck（５），vco_ck（７），vco_ck（９），vco_ck（１２），vco_ck（１４），vco_ck（１６）…の点線の白丸で示す位相φを選択することに代えて、前のクロックvco_ck（０），vco_ck（２），vco_ck（４），vco_ck（６），vco_ck（８），vco_ck（１１），vco_ck（１３），vco_ck（１５）の実線の白丸に対応する位相φが選択される。

以上、図６，図７で説明したように位相φを選択することによって、移相クロック信号pi_outの各クロックpi_out（０），…，pi_out（n）の周期は、出力クロック信号vco_ckのクロックの周期から移相量｜Δph｜だけ減じた長さになる。すなわち、本実施例の場合、移相クロック信号pi_outの周期は５１２−｜Δph｜になる。

位相コントローラ５は、図４〜図７を参照して説明したように移相クロック信号pi_outの立ち上がりエッジの位相φを決定し、決定された位相φに従って位相選択回路６の動作を制御する。

移相クロック信号pi_outの周波数をfpi_outとし、出力クロック信号vco_ckの周波数をfvco_ckとするとき、（式１）が成り立つ。

このとき、前述したように、本実施形態のフラクショナルPLL回路は、帰還信号fb_ckの周波数及び位相が入力クロック信号comp_ckの周波数及び位相と一致するように、負帰還制御を行う。入力クロック信号comp_ckの周波数fcomp_ckの逆数である周期を、入力クロック周期とする。

従って、入力クロック信号comp_ckの周波数をfcomp_ckとし、帰還信号fb_ckの周波数をffb_ckとするとき、各信号の周波数の間には（式２）から（式４）が成り立つ。

本実施形態のフラクショナルPLL回路を含むSSCG回路１００によれば、位相選択回路６の分解能を向上させることにより、非常に小さな逓倍率（例えば１％以下の逓倍率）を実現することができる。例えば、本実施形態にあっては、最小逓倍率は１／５１２≒０．００２＝０．２％になる。

＜分周比≠１、Δph＞０の場合＞
次に、図８〜図１１を参照して、位相選択回路６，出力分周器１２，及び分周器７の各分周比を考慮した場合、すなわち、位相選択回路６の分周比の設定値div_puck、出力分周器１２の分周比の設定値div_fb、分周器７の分周比の設定値div_pllのいずれかが１以上になる場合の、SSCG回路１００の動作について説明する。なお、図８〜図１１では、位相選択回路６の分周比の設定値div_puck＝２、すなわち位相選択回路６の分周比が３である場合を示す。

図８は、この設定状態におけるSSCG回路１００の位相選択回路６による位相シフトの例であって、移相量Δphが正である場合の位相シフトの様子を示すタイミングチャートである。図８において、横軸に出力クロック信号vco_ckの位相を示し、縦軸は出力クロック信号vco_ck及び移相クロック信号pi_outのH/Lの状態を示す。

位相選択回路６の分周比３に対応する出力クロック信号vco_ckの３クロックをまとめて、位相選択回路６の分周クロック信号div_ckと呼ぶ。例えば、出力クロック信号vco_ckの第１０〜第１２クロックvco_ck（９），vco_ck（１０），vco_ck（１１）は、分周クロック信号の第４クロックdiv_ck（３）になる。分周クロック信号div_ckのクロックのそれぞれにおいて、出力クロック信号vco_ckの３つのクロックを、第１〜第３サブクロックvco_ck（０）'，vco_ck（１）'，vco_ck（２）'と呼ぶ。

図８の場合、移相クロック信号pi_outの周期は、出力クロック信号vco_ckの３クロック分の周期（すなわち分周クロック信号div_ckの周期）から移相量Δphだけ増大する（すなわち、５１２×３＋Δphになる）。従って、移相クロック信号pi_outの各クロックの立ち上がりエッジは、クロックが進む毎に、出力クロック信号vco_ckの３クロック後の立ち上がりエッジから、移相量Δphずつ増分して遅延する。

位相０の時点における、出力クロック信号vco_ckの最初のクロックvco_ck（０）と移相クロック信号pi_outの最初のクロックpi_out（０）の各立ち上がりエッジは一致しているものとする。移相クロック信号pi_outの第２クロックpi_out（１）の立ち上がりエッジは、出力クロック信号vco_ckの第４クロックvco_ck（３）の立ち上がりエッジから移相量Δphだけ遅延する。移相クロック信号pi_outの第３クロックpi_out（２）の立ち上がりエッジは、出力クロック信号vco_ckの第７クロックvco_ck（６）の立ち上がりエッジから移相量Δphの２倍だけ遅延する。

以下同様に、移相クロック信号pi_outの第nクロックpi_out（n−１）の立ち上がりエッジは、出力クロック信号vco_ckの第（３n−２）クロックvco_ck（３n−３）の立ち上がりエッジから移相量Δphのn−１倍だけ遅延する。

図９は、図８の位相シフトを行う際に位相選択回路６によって選択される位相φについて説明するグラフである。図９において、横軸は出力クロック信号vco_ckのクロックのカウント数、縦軸は移相クロック信号pi_outの位相を示す。

位相選択回路６は、分周クロック信号div_ckの周期を１５３６個に等分した位相０〜１５３５のうちいずれかを、現在の位相φとして選択している。ただし、位相選択回路６は、実質的には、図２，図３と同様に、出力クロック信号vco_ckのクロックの１周期を５１２個に等分した位相０〜５１１のいずれかを選択する。

図９に示すように、位相選択回路６は、分周クロック信号div_ckのクロックが進む毎に、移相量Δphずつ増分した位相を新たな位相φとして選択する。なお、位相φを移相量Δphずつ増分したときには、増分後の位相が分周クロック信号div_ckの１周期未満である場合と、１周期以上になる場合とが発生する。そして、増分後の位相φが分周クロック信号div_ckの１周期未満である場合、移相クロック信号pi_outの次のクロックの立ち上がりエッジは、分周クロック信号div_ckの次のクロックの周期内の該当する位相φにある。

例えば、増分後の位相φが１５３５以下である場合がこのケースに該当する。図９では、この増分後の位相φが出力クロック信号vco_ckの３周期未満である場合の位相φの遅延を黒丸及び黒点線矢印で示している。

一方、増分後の位相φが分周クロック信号div_ckの１周期を超える場合、移相クロック信号pi_outの次のクロックの立ち上がりエッジは、分周クロック信号div_ckの２クロック後の周期内の、増分後の位相φから１５３６を減算した位相φにある。例えば、増分後の位相φが１５３５以上である場合がこのケースに該当する。

このように増分後の位相φが分周クロック信号div_ckの１周期を超える場合、例えば図８に示すように、移相クロック信号pi_outの第８クロックpi_out（７）の立ち上がりエッジは、分周クロック信号の第７クロックdiv_ck（６）の周期内にある。したがって、第８クロックpi_out（７）の立ち上がりエッジは、分周クロック信号の第７クロックdiv_ck（６）の先頭から、mod（５×Δph，１５３６）、すなわち、５×Δphを１５３６で割ったときの余りだけ遅延する。

図９では、この増分後の位相φが出力クロック信号vco_ckの３周期以上である場合の位相φの遅延を白抜きの矢印で示している。すなわち、分周クロック信号のクロックdiv_ck（５），div_ck（１１）の点線の白丸で示す位相φを選択することに代えて、次のクロックdiv_ck（６），div_ck（１２）の実線の白丸に対応する位相φが選択される。

図８，図９で説明したように位相φを選択することにより、移相クロック信号pi_outの各クロックpi_out（０），…，pi_out（n）の周期は、出力クロック信号vco_ckの３クロック分の周期から移相量Δphだけ増大された長さになる。すなわち、本実施例の場合、移相クロック信号pi_outの周期は「５１２×３＋Δph」になる。

＜分周比≠１、Δph＜０の場合＞
図１０は、先と同様に、位相選択回路６の分周比の設定値がdiv_puck＝２、すなわち位相選択回路６の分周比が３である場合の位相シフトの様子を示すタイミングチャートである。図１０において、横軸に出力クロック信号vco_ckの位相を示し、縦軸は出力クロック信号vco_ck及び移相クロック信号pi_outのH/Lの状態を示す。

特に、図１０は、移相量Δphが負である場合の位相シフトの様子を示している。図１０の場合、移相クロック信号pi_outの周期は、出力クロック信号vco_ckの３クロック分の周期（すなわち分周クロック信号div_ckの周期）から移相量Δphだけ短縮する（すなわち、５１２×３−｜Δph｜になる）。

従って、移相クロック信号pi_outの各クロックの立ち上がりエッジは、クロックが進む毎に、出力クロック信号vco_ckの３クロック後の立ち上がりエッジから、移相量｜Δph｜ずつ増分して先行する。

位相０の時点において、出力クロック信号vco_ckの最初のクロックvco_ck（０）と移相クロック信号pi_outの最初のクロックpi_out（０）の各立ち上がりエッジは一致しているものとする。移相クロック信号pi_outの第２クロックpi_out（１）の立ち上がりエッジは、出力クロック信号vco_ckの第４クロックvco_ck（３）の立ち上がりエッジから移相量｜Δph｜だけ先行する。移相クロック信号pi_outの第３クロックpi_out（２）の立ち上がりエッジは、出力クロック信号vco_ckの第７クロックvco_ck（６）の立ち上がりエッジから移相量｜Δph｜の２倍だけ先行する。

以下同様に、移相クロック信号pi_outの第nクロックpi_out（n−１）の立ち上がりエッジは、出力クロック信号vco_ckの第（３n−２）クロックvco_ck（３n−３）の立ち上がりエッジから移相量｜Δph｜のn−１倍だけ先行する。

図１１は、図１０の位相シフトを行う際に位相選択回路６によって選択される位相φについて説明するグラフである。図１１において、横軸は出力クロック信号vco_ckのクロックのカウント数、縦軸は移相クロック信号pi_outの位相を示す。

図１１に示すように、位相選択回路６は、分周クロック信号div_ckのクロックが進む毎に、移相量｜Δph｜ずつ先行させた位相φを新たな位相φとして選択する。なお、位相φを移相量｜Δph｜ずつ先行させても先行させた位相が負にならない場合、移相クロック信号pi_outの次のクロックの立ち上がりエッジは、分周クロック信号div_ckの次のクロックの周期内の該当する位相φにある。

例えば、図１１において、先行させた位相φが０以上である場合がこのケースに該当する。図１１では、この先行による減少後の位相φが出力クロック信号vco_ckの３周期以上である場合の位相φの先行を黒丸及び黒点線矢印で示している。

一方、移相量｜Δph｜ずつ先行させたときに先行後の位相φが負になる場合、移相クロック信号pi_outの次のクロックの立ち上がりエッジの位相φは、分周クロック信号div_ckの現在の周期内の、先行後の位相に１５３６を加算した位相になる。例えば、図１１において、先行させた位相φが０未満である場合がこのケースに該当する。

このように移相量｜Δph｜ずつ先行させたときに先行後の位相φが負になる場合、例えば図１０に示すように、移相クロック信号pi_outの第６クロックpi_out（５）の立ち上がりエッジは、分周クロック信号の第４クロックdiv_ck（３）の周期内にある。

したがって、分周クロック信号の第５クロックdiv_ck（４）の立ち上がりエッジから、mod（５×｜Δph｜，１５３６）、すなわち、５×｜Δph｜を１５３６で割ったときの余りだけ先行する。

図１１では、この先行後の位相φが出力クロック信号vco_ckの３周期未満である場合の位相φの先行を白抜きの矢印で示している。すなわち、分周クロック信号のクロックdiv_ck（１），div_ck（４），div_ck（８），div_ck（１２），div_ck（１６）…の点線の白丸で示す位相φを選択することに代えて、前のクロックdiv_ck（０），div_ck（３），div_ck（７），div_ck（１１），div_ck（１５）の実線の白丸に対応する位相φが選択される。

図１０，図１１で説明したように位相φを選択することにより、移相クロック信号pi_outの各クロックpi_out（０），…，pi_out（n）の周期は、出力クロック信号vco_ckの３クロック分の周期から移相量｜Δph｜だけ減じた長さになる。すなわち、本実施例の場合、移相クロック信号pi_outの周期は、５１２×３−｜Δph｜になる。

位相コントローラ５は、図８〜図１１を参照して説明したように移相クロック信号pi_outの立ち上がりエッジの位相φを決定し、決定された位相φに従って位相選択回路６の動作を制御する。

図８〜図１１のように、位相選択回路６の分周比の設定値div_puck、出力分周器１２の分周比の設定値div_fb、分周器７の分周比の設定値div_pllのいずれかが１以上になる場合、（式１）は、（式５）から（式７）のように変形される。

本実施形態のフラクショナルPLL回路を含むSSCG回路１００によれば、位相選択回路６が分周を行うことで、さらに小さな逓倍率を実現することができる。例えば、図８〜図１１の場合を示す（式５）〜（式７）のモデルでは、最小逓倍率（％）は（式８）で表されるように、非常に小さく抑えることができる。

出力クロック信号vco_ckの周波数fvco_ckの変化率の最小単位は（式９）で表される。

このように、本実施形態のフラクショナルPLL回路を含むSSCG回路１００によれば、動作時において分周器７の分周比は固定値であり、移相クロック信号pi_out及び帰還信号fb_ckの周波数も一定である。

したがって、従来技術のように、分周器の分周比を変化させたときに生じる位相周波数比較器１における位相の不一致を解消することができる。そして、この位相の不一致に起因して、出力クロック信号vco_ckに混入する不要信号成分であるスプリアスの発生を防止して、出力クロック信号vco_ckの位相の揺らぎであるジッタを低減することができる。

また、本実施形態のフラクショナルPLL回路を含むSSCG回路１００によれば、位相選択回路６の分解能を向上させることにより分周器７の分周比を小さくすることができる。

そして、この結果、フラクショナルPLL回路のループ帯域を増大させて、出力クロック信号vco_ckの位相の揺らぎであるジッタを低減することができる。

このように、本実施形態によれば、分周器の分周比を変化させることを動作原理としない、フラクショナルPLL回路を含むSSCG回路を提供することができる。また、位相選択回路６が分周を行うことで、フラクショナルPLL回路の分解能を向上させることができる。

＜スペクトラム拡散変調について＞
図１２は、スペクトラム拡散（SS）変調を説明するための図である。図１２において、横軸は時間、縦軸は周波数を示す。

SS変調を行うことにより、出力クロック信号vco_ckの周波数は、所定の周波数fcを中心に、最大値fmaxと最小値fminとの間の周波数にわたって、変調周期ss_intで周期的に変化する。

詳しくは、本実施形態では、三角波制御部５hによって下記を算出する。スペクトラム拡散クロック発生（SSGC）回路１００において、上記移相量（シフト量）Δphを変化させることにより、出力クロック信号vco_ckの周波数を図１２のように変化させることができる。

移相量Δphが増大するとき、出力クロック信号vco_ckの周波数fvco_ckも増大し、移相量Δphが減少するとき、出力クロック信号vco_ckの周波数fvco_ckも減少する。

詳しくは、SS変調を行うことにより、出力クロック信号vco_ckの周波数は、所定の中心周波数fcを中心に、最大周波数fmaxと最小周波数fminとの間の周波数に亘って、変調周期ss_intで周期的に変化する。

三角波制御部５h（図１参照）には、出力クロック信号vco_ckの周波数の最大変化率を示す変調度ss_ampが設定されている。変調度ss_ampは０〜３１の整数値をとり、出力クロック信号vco_ckの周波数の最大変化率はss_amp／１０２４（％）で表される。例えば、ss_amp＝３１のとき、出力クロック信号vco_ckの周波数は、最大周波数fmaxにおいて中心周波数fcに対して約３．１％増大し、最小周波数fminにおいて中心周波数fcに対して約３．１％減少する。

三角波制御部５hは、この最大変化率の範囲内で出力クロック信号vco_ckの周波数を変化させるためのSS変調用の波形データ（移相量）であるSS変調プロファイルΔphを生成する。SS変調プロファイルΔphは、例えば０〜２５５の整数値をとり、その最大値２５５は最大周波数fmaxに対応し、その最小値０は最小周波数fminに対応し、１２８は周波数が変化しない中心周波数fcに対応する。

以下、図１２に示す、出力クロック信号vco_ckの周波数が三角波状に変化する場合のSS変調プロファイルΔphの計算例について説明する。SS変調プロファイルΔphを計算するために、例えば画素クロック信号pix_ckのクロック毎に増分するカウント値count（n）を用いる。

カウント値count（n）のステップサイズΔcount，カウント値の初期値count（０），及びカウント値count（n）は、それぞれ、（式１０）から（式１２）で表される。

カウント値count（n）は、変調周期ss_intに亘ってステップサイズΔcountずつ増分する。カウント値count（n）に応じて、SS変調プロファイルΔphは、下記、（式１３）から（式１５）により計算される。

ここで、図１３において、０≦int（count（n））＜１２８である場合はAの範囲に相当し、１２８≦int（count（n））≦３８３である場合はBの範囲に相当し、３８３＜int（count（n））＜５１０である場合はCの範囲に相当する。

０≦int（count（n））＜１２８である場合：

１２８≦int（count（n））≦３８３である場合：

３８３＜int（count（n））＜５１０である場合：

ここで、int（count（n））はカウント値count（n）の整数部（pixadr）を示す。

出力クロック信号vco_ckの周波数fは、位相選択回路６の分周比の設定値div_puck、出力分周器１２の分周比の設定値div_fb、分周器７の分周比の設定値div_pll、変調度ss_amp、及び変調周期ss_intに応じて、三角波状に変化する。

＜位相選択＞
本発明の実施形態において、位相コントローラ５で、選択される位相が、選択位相上限を超えるときと、選択位相下限を下回るときと、選択位相上下限内のときで、SS変調プロファイルを変更している。SS変調プロファイルでは、移相量Δphを変化させるためのステップ時間区間と、所定周期内の位置を示す変化量とが規定されている。図１３〜図１６を用いて説明する。

図１３は、図１の位相コントローラ５と位相選択回路６による帰還信号fb_ck周期内の位相選択とスペクトラム拡散変調を説明するための図である。

図１３では、４種類のパラメータの変化を示しており、横軸は共通して時間を示している。図１３で示される４種類のパラメータは、（１）カウント値count（n）、（２）カウント値count（n）の整数部pixadr、（３）移相量（シフト量、変調プロファイル）Δph、（４）選択位相信号phaddを示す。

図１３の横軸において、ss_intは変調周期を示す。また、puck（１）、…puck（n）は、変調周期ss_intを分割する変調クロックpuck（n）のカウント周期を示す。

１つめのパラメータであるカウント値count（n）は、変調クロックpuck（n）毎に、ステップサイズΔcountずつ増分する。カウント値count（n）は変調開始部５bから出力される。なお、カウント値のステップ毎の変位量が他のパラメータに対して小さいため、図１３では直線状に示しているが、拡大して記載するとカウント値も、クロック毎に、段状に変化している。

２つめのパラメータである整数値pixadrは、カウント値にint関数を掛けて、カウント値count（n）の数値の小数点以下を、切り捨てて整数とした値である（pixadr＝int（count（n））。整数値pixadrは、２区間の変調クロックpuck（n）に相当するステップ時間区間step_p毎に１ずつ段階的に上昇していく。

図１３において（１）カウント値count（n）及び（２）整数値pixadrの縦軸は共通で、カウント値（０〜５１２）を示している。なお、図１３では、カウント値の数及びステップ時間区間step_pの数を省略して示している。

３つ目のパラメータである、SS変調プロファイルΔphは、ステップ時間区間step_p毎に、ステップサイズΔθずつ段階的に変化する。SS変調プロファイルΔphは、固定値である中心移相値をpll_fracと設定して、変動移相量pi_ssdに応じて変化させた値である。SS変調プロファイルΔphは加算機能を有する移相量算出部５iから出力される。

また、SS変調プロファイルΔphは、変動移相量pi_ssdの最小値（pi_ssd_min＝−pi_ssd_max）から、最大値pi_ssd_maxの範囲、即ち、２×pi_ssd_maxの範囲で変動する。即ち、移相量Δphの中心値をpll_fracと設定して、移相量Δphは、「pll_frac−pi_ssd_max」から「pll_frac＋pi_ssd_max」までの範囲（所定範囲）で、段階的に略三角波状に変化する。

図１３において、（３）の移相量Δphに対応する縦軸は、位相のシフト分に相当する、移相クロック信号pi_outの立ち上がりエッジの、出力クロック信号vco_ckからの移相量を示している。

４つ目のパラメータである選択位相信号phaddは、カウント値count（n）は、変調クロックpuck（n）毎に、演算により設定された変調度に応じて変化する。なお、変化の集合である全体の推移として、選択位相信号phaddは、SS変調プロファイルΔphから1/2周期ずれて、段階的に、略三角波状に変化する。

図１３において、（４）の位相選択番号に対応する縦軸は位相番号を示している。

図１４は、図１の位相コントローラ５の構成とSS変調プロファイルを説明するための図である。なお、帰還信号fb_ck周期内の位相選択では、帰還信号周期外設定部５P、５Qは利用しないため、図１４での説明を省略する。

本実施形態のフラクショナルPLL回路を含むSSCG回路は、図４〜図１１を参照して説明したように、移相クロック信号pi_outの周期を出力クロック信号vco_ckの周期から移相量（シフト量）Δphによって変化させている。

このとき、位相のシフトの中心となる固定移相量pll_fracをさらに変動移相量pi_ssdによって変化させた値である移相量Δphを用いて、出力クロック信号vco_ckのSS変調を行う。

出力クロック信号vco_ckの周波数は、位相選択回路６の分周比の設定値div_puck、出力分周器１２の分周比の設定値div_fb、分周器７の分周比の設定値div_pll、変調度ss_amp、及び変調周期ss_intに応じて、図１２と同様に三角波状に変化する。

まず、設定値演算部５aにおいて、SS変調を行うために移相量（シフト量）Δphを変化させる最小時間単位を、SS変調クロックpuck（０）、puck（１）、…、puck（n）として設定する。SS変調クロックpuck（n）は、出力クロック信号vco_ckのクロックを、出力分周器１２の分周比と位相選択回路６の分周比とで分周したものである。従って、SS変調クロックpuck（n）の周波数fpuckは、次式により表される。

図１３に示すように所定個数のpuck（n）を含む時間区間step_p毎に移相量ΔphをステップサイズΔθで階段型に変化させることで、近似的には移相量Δphを三角波状に変化させる。所定個数のpuck（n）を含む時間区間step_pを、ステップ時間区間step_pとする。ステップ時間区間step_pにおけるSS変調クロックpuck（n）の所定個数であるクロック数は、設定に応じて異なる。

次に、設定値演算部５aにおいて、変動移相量pi_ssdの最大値pi_ssd_max及び最小値pi_ssd_minを、次式により計算する。

変調度ss_ampは、図１２にて説明したようにスペクトラム拡散コントローラ２５には、出力クロック信号vco_ckの周波数の最大変化率を示している。

変動移相量pi_ssdを計算するために、変調クロックpuck（n）毎に増分するカウント値count（n）を導入する。

この際、変調開始部５bは、後述する図１７、図１８で説明するように外部から入力される同期信号syncのタイミングに合わせて、変調クロックpuck（n）毎に増分するカウントを開始させる、即ち、変調を開始させる。

カウント値count（n）及びそのステップサイズΔcountは、例えば９ビットの整数部と１６ビットの小数部とを含む小数で表される。カウント値のステップサイズΔcount、カウント値の初期値count（０）及びカウント値count（n）は次式で表される。

Tss：SS変調周期
Tcomp_ck：入力クロックcomp_ckの周期
即ち、図１３に示すクロックcount（ｎ）の縦軸の最大値５１２は、変動量「2×(pi_ssd_max-pi_ssd_min)」に相当している。

ここで、１≦n≦ss_int−１とする。

この演算は、加算部５e、マルチプレクサ５fによって算出される。

上記のステップサイズΔcount、変動移相量pi_ssdの最大値pi_ssd_max及びの最小値pi_ssd_minを用いて、三角波制御部５hにより、下記を算出する。

変調周期ss_intはSS変調周期をpuck数で表したものであって、次式により計算される。

ここで、roundupは値の切り上げを意味する。

カウント値count（n）は、変調周期ss_intにわたってステップサイズΔcountずつ増分する。カウント値count（n）に応じて、変動移相量（第２の移相量）pi_ssdは次式により計算される。ここで、（式２５）は、図１３のAの範囲、（式２６）は図１３のBの範囲、（式２７）は図１３のCの範囲に対応している。

（（Aの範囲））
０≦int（count（n））＜pi_ssd_max＋１である場合：

（（Bの範囲））
pi_ssd_max＋１≦int（count（n））＜pi_ssd_max＋１＋（pi_ssd_max−pi_ssd_min）である場合：

（（Cの範囲））pi_ssd_max＋１＋（pi_ssd_max−pi_ssd_min）≦int（count（n））＜２×（pi_ssd_max−pi_ssd_min）である場合：

（式１８）から（式２５）より、同期信号syncのタイミングに合わせて、変調を開始させており、nは正の数なので、図１３の（３）の変調プロファイルΔphで示すように、必ず波形の位相が正側へシフトから始まる。

したがって、帰還信号のクロック周期内では、SS変調の開始時に、必ず正側へ位相がシフトするように選択制御することになる。

上記のように、算出した変動移相量pi_ssdによって、移相量Δphを、変化の中心値である中心移相量pll_fracから変化させる。即ち、加算機能を有する位相量算出部５iにより、中心となる固定移相量pll_fracに、変動する変動移相量pi_ssdを足し合わせることで、移相量Δphを算出する。そして、移相量Δphに基づいて、出力クロック信号vco_ckのSS変調を行う。

SS変調を行うために移相させるように、位相を選択する。選択される位相の番号を選択位相番号とする。選択位相番号は、仮番号算出部５l、選択位相制御部５m，５nにより選択出力される。

ここで、仮の選択位相番号adddatは次式により計算される。

選択位相番号phaddは次式により計算される。

以上により、帰還信号fb_ck周期内の位相を場合分けして、位相制御することが可能である。

なお、ステップ時間区間step_pは次式により計算される。

ここで、k＝int（count（n））とする。

変調周期ss_intにおける各状態での変動移相量pi_ssdの総和ph_A、ph_B、ph_Cは次式により計算される。なお、和ph_Aは図１３のAの範囲、和ph_BはBの範囲、和ph_Cは、Cの範囲に対応している。

（（Aの範囲））
０≦int（count（n））＜pi_ssd_max＋１である場合：

（（Bの範囲））
pi_ssd_max＋１≦int（count（n））＜pi_ssd_max＋１＋（pi_ssd_max−pi_ssd_min）である場合：

（（Cの範囲））
pi_ssd_max＋１＋（pi_ssd_max−pi_ssd_min）≦int（count（n））＜２×（pi_ssd_max−pi_ssd_min）である場合：

変調周期ss_intにおける各状態での変動移相量pi_ssdの総和ph_Tは次式により表される。

変動移相量pi_ssdの総和ph_Tが０のとき、詳しくは図１３の（４）の選択位相番号phaddで示す周期の開始（０）と周期の終了のときに、開始選択位相番号と終了選択位相番号が同じ（＝０）になる。したがって、毎周期、時間軸で同じ選択位相番号が選択される。即ち、帰還信号fb_ck周期内の位相が選択される。

（式１８）から（式３４）より、変調周期ss_intでは、毎周期、SS変調プロファイルが同じになり、SS変調周期誤差が発生しない効果がある。

以上により、位相制御手段において、位相がフィードバッククロックfb_ck周期内である場合、位相を位相周波数比較器の入力である基準クロックの周期とフィードバッククロックの分周比とSS変調周期と変調度とにより位相制御する。

よって、ユーザーが意図して位相制御できる効果がある。

＜周期外の位相の選択＞
さらに、帰還信号fb_ck周期外の位相選択になる変調度を設定した場合、位相のシフトにおける変化量に相当する変動移相量pi_ssdの総和ph_Tが０になるように、変調度を変更し、図１３のように帰還信号fb_ck周期内の位相を選択制御する機能を持つ。帰還信号fb_ck周期外の位相選択について下記説明する。

図１５は、図１の位相コントローラ５と位相選択回路６による帰還信号fb_ck周期外の位相選択とスペクトラム拡散変調を説明するための図である。図１６は、図１の位相コントローラ５の構成とSS変調プロファイルを説明するための図である。

図１５は、図１３と同様に、４種類のパラメータの変化を示しており、横軸は共通して時間を示している。図１３で示される４種類のパラメータは、（１）カウント値count（n）、（２）カウント値count（n）の整数部pixadr、（３）移相量（シフト量、変調プロファイル）Δph、（４）選択位相番号phaddである。

図１５において、３つのパラメーター（１）〜（３）は図１３と同様であるが、（４）選択位相番号phaddの値が異なる。

図１５において、（１）カウント値count（n）及び（２）整数値pixadrに対応する縦軸の共通で、カウント値（０〜５１２）を示している。（３）の移相量Δphに対応する縦軸は、移相クロック信号pi_outの立ち上がりエッジの、出力クロック信号vco_ckからの移相量を示している。（４）の位相選択番号に対応する縦軸は位相番号を示している。

下記、図１５において、図１３とは異なる選択をする選択位相番号phaddについて説明する。

図１５のように（４）で示す選択位相番号phaddが位相下限を下回ったときは、１サイクル前に帰還信号fb_ck周期内で二つの選択位相番号の移相クロック信号pi_outを出力する必要がある。そのため、図１６のようにphaddとphadd１を発生させるために、２つの選択位相制御部５m、５nを設けて１サイクルの遅延差をつけている。

即ち、位相コントローラ５において、選択位相上限を超えるときと、選択位相下限を下回るときと、選択位相上下限内のときで、移相量を変化させるためのステップ時間区間と選択位相のシフト量とを決めるSS変調プロファイルを変更して、異なる位相番号を選択する。
移相量（シフト量）：Δph＝pi_ssd＋pll_frac
仮の選択位相番号：adddat＝phadd＋Δph
仮の選択位相番号１：adddat１＝phadd＋２×Δph
位相選択上限：５１２×（div__puck＋１）
（（選択される移相の番号が位相選択上限を超えたとき））
：adddat＞５１２×（div_puck＋１）
位相選択上限を超えたときのcount値は１puck前（前サイクル）のcountを保持する。

p：選択位相上限を超えたときのpuckサイクル数
詳しくは、選択される移相の番号が位相選択上限を超えたときは、下記（式３６）の選択位相番号となるが、このときは図１４のように移相クロック信号pi_outは出力せずに、次のサイクルで（式３７）の選択位相番号の移相クロック信号pi_outを出力する。

位相選択上限を超えたときの選択位相番号phaddは次式により計算される。ただし、このときは、移相クロック信号pi_outは出力しない。この区間は図１５のBXの範囲に相当する。

phadd（p＋１）：位相選択上限を超えたときの値
位相選択上限を超えたときの次のサイクルの選択位相番号phaddは次式により計算され、位相選択上限を超えたときの選択位相番号phaddのpi_outを出力する。

（（選択される位相番号が位相選択下限を下まわったとき））
：adddat（m）＜０
選択される移相の番号が位相選択下限を下まわったときのcount値は１サイクル前（１puck前）のcountに２倍のΔcountを加算する。

ここで、m：位相選択下限を下まわったときのpuckサイクル数とする。

位相選択下限を下まわったときは図１５のように１サイクル前（１puck前）に（式３９）の選択位相番号のpi_outと（式４０）の選択位相番号のpi_outを出力する。

位相選択下限を下まわったときの選択位相番号phaddは次式により計算される。

選択位相上限を超えていないときのAの範囲と、選択位相下限を下回っていないときのCの範囲の動作は図１３と同じ動作である。

以上より、選択位相の状態によりSS変調プロファイルを変えることで、選択位相上限を超えるときと選択位相下限を下まわるときの差分を打ち消しあい、位相制限がない状態でSS変調周期誤差を発生させないことを可能としている。

このように、フィードバッククロック周期外の位相選択になる変調度を設定した場合、SS変調プロファイルを自動的に変更し、フィードバッククロック周期内の位相を選択制御する。

この制御により、ユーザーが意図しなくても、フィードバッククロック周期内の位相を選択制御できる効果がある。

＜同期信号とSS変調波形との相関とノイズ＞
図１７は、同期信号（sync信号）とSS変調波形が同期していない状態を示す。図１７において横軸は時間を表し、縦軸は同期信号（sync信号）とSS変調波形の信号の値を表す。

同期信号（sync）は、例えば後段の配置される画像処理装置での画像読取処理時のライン同期信号である。同期信号とSS変調周期とが同期が取れていない場合は、nライン目、n＋１ライン目、n＋２ライン目とライン毎にSS変調周期の位相がずれていく。この状態が予期せぬ長周期ノイズの発生源となり、予測できないため補正ができず、読み取り画像にスジとなって現れるおそれがある。

図１８と図１９は、同期信号とSS変調波形が同期している状態を示す。図１８では、同期信号でSS変調を開始し、同期信号（sync）がSS変調周期の整数倍で同期している状態を示す。図１９では、同期信号でSS変調を開始し、SS変調周期が同期信号（sync）の整数倍で同期している状態を示す。図１８、図１９において横軸は時間を表し、縦軸は同期信号（sync信号）とSS変調波形の信号の値を表す。

図１８、図１９のように整数倍で同期している場合は、nライン目、n＋１ライン目、n＋２ライン目とラインが変わってもSS変調周期の位相が一致しているため、長周期ノイズが発生しにくくなる。

そこで、本発明の実施形態では、sync信号の周期とSS変調周期をどちらかの整数倍の周期にし、Δ値加算ブロックである変調開始部５bで、sync信号のタイミングでcount（n）を開始させている。これにより、図１８及び図１９に示すようにSS変調周期と同期信号を同期させる事ができる。

このように、SSCG回路全体をリセットすることなく、SSCG変調周期とsync信号が継続して同期し続けるので変調誤差による長周期的なノイズを揃えることができる。

したがって、SS変調周誤差を発生させず、回路にリセットをかけることなくSS変調周期の連続性を保つことができ、SS変調周期誤差補正回路を有していなくても、SS変調周期誤差起因による長周期誤差が発生しない。

位相制御手段で必ず位相が正側にシフトから始まり、フィードバッククロック周期内の位相を選択制御することで毎周期、SS変調プロファイルが同じになり、SS変調周期誤差が発生しない。

このような位相制御手段により、位相選択の上限を超えても、位相選択の下限を下まわっても、SS変調周期誤差をなくすことができるため、SS変調周期を同期信号に同期させることで予測不能な長周期ノイズを低減することができる。

以上、各実施形態に基づき本発明の説明を行ってきたが、上記実施形態に示した要件に本発明が限定されるものではない。これらの点に関しては、本発明の主旨をそこなわない範囲で変更することができ、その応用形態に応じて適切に定めることができる。

１００ スペクトラム拡散クロック発生回路（SSCG回路）
１ 位相周波数比較器（位相比較手段）
２ チャージポンプ
３ ループフィルタ
４ 電圧制御発振器（電圧制御発振手段）
５ 位相コントローラ（位相制御手段）
５a 設定値演算部
５b 変調開始部（Δ値加算ブロック）
５c シフト部
５d 加算部
５e 加算部
５f マルチプレクサ
５g カウントレジスタ
５h 三角波制御部
５i 移相量算出部
５j シフト部
５k 仮番号算出部
５l 仮番号算出部
５m 第１の選択位相制御部
５n 第２の選択位相制御部
５o 移相レジスタ
５P 帰還信号周期外設定部
６ 位相選択回路（位相選択手段）
７ 分周器
１１ 入力分周器
１２ 出力分周器
ref_ck 基準クロック信号
comp_ck 入力クロック信号
fcomp_ck 入力クロック信号の周波数
fb_ck 帰還信号
ffb_ck 帰還信号の周波数
vco_ck 出力クロック信号
fvco_ck 出力クロック信号の周波数
pix_ck 画素クロック信号
fpix_ck 画素クロック信号の周波数
pi_out 移相クロック信号
fpi_out 移相クロック信号の周波数
Δph 移相量（位相のシフト量）
div_puck 位相選択回路６の分周比の設定値
div_pll 出力分周器１２の分周比の設定値
div_fb 分周器７の分周比の設定値
div_ck 位相選択回路６で分周されたクロック信号
pll_frac 固定移相量（中心移相量、第１の移相量）
pi_ssd 変動移相量（第２の移相量）
pi_ssd_max 変動移相量の最大値
pi_ssd_min 変動移相量の最小値
ss_amp 変調度
ss_int 変調周期
puck（n） SS変調クロック
fpuck SS変調クロックの周波数
step_p ステップ時間区間
count（n） 変調クロックpuck（n）毎に増分するカウント値
phadd 選択位相番号
phadd１ 選択位相番号
adddat 仮の選択位相番号

特開２００１−３３９５８０号公報 特開２０１５−１０３８９５号公報

Claims (9)

1. 基準となる入力クロック信号と帰還信号との位相差を検出し、該位相差に応じた制御電圧を出力する位相比較手段と、
   前記制御電圧に応じた周波数を有する出力クロック信号を生成して出力する電圧制御発振手段と、
   前記出力クロック信号のクロックの１周期を所定個数に等分した位相のうちのいずれかを選択し、選択された位相に立ち上がりエッジを有する移相クロック信号を生成し、該移相クロック信号を、前記帰還信号として前記位相比較手段に送る位相選択手段と、
   前記位相選択手段を制御する位相制御手段と、を備えており、
   前記位相制御手段は、
   所定の範囲内で周期的に変化する第２の移相量を生成し、
   前記第２の移相量を前記出力クロック信号の周期から予め決められたシフト量の中心となる第１の移相量に加算してシフト量を算出し、
   前記シフト量の分だけ、前記移相クロック信号の周期を、前記出力クロック信号の周期から、変化させた長さにするように、前記位相選択手段によって選択される前記移相クロック信号の立ち上がりエッジの位相を決定し、
   前記位相選択手段が、前記周期的に変化する第２の移相量に応じて、前記出力クロック信号をスペクトラム拡散変調するものであって、
   前記位相制御手段で、決定された位相を選択し、選択される位相の番号が、位相選択上限を超えるときと、位相選択下限を下回るときと、位相選択上下限内のときで、前記シフト量を変化させるためのステップ時間区間と前記シフト量とを決めるSS変調プロファイルの設定を変更する、ことを特徴とする
   スペクトラム拡散クロック発生回路。
2. 所定個数の、SS変調を行うために、シフト量Δphを変化させる最小時間単位であるSS変調クロックを含むステップ時間区間step_p毎に、前記シフト量Δphを、階段型に変化させ、近似的に三角波状に変化させる場合、
   前記出力クロック信号の周波数の最大変化率を示す変調度をss_amp、
   前記ステップ時間区間step_pでの周波数をΔf_step＝１／（出力クロック信号の等分数）／｛（出力分周器の分周比の設定値＋１）×（位相選択回路の分周比の設定値＋１）｝とすると、
   前記第２の移相量が周期的に変化する所定範囲の最大値及び最小値が、下記のように算出されることを特徴とする
   最大値pi_ssd_max＝int（ss_amp／（出力クロック信号の等分数×２）／Δf_step）
   最小値pi_ssd_min＝−int（ss_amp／（出力クロック信号の等分数×２）／Δf_step
   請求項１に記載のスペクトラム拡散クロック発生回路。
3. 前記第２の移相量は、前記SS変調クロック毎に増分するカウント値count（n）を導入して、
   ０≦int（count（n））≦第２の移相量の最大値である場合：
   「第２の移相量＝int（count（n））」
   第２の移相量の最大値＜int（count（n））≦第２の移相量の最大値＋（第２の移相量の最大値−第２の移相量の最小値）である場合：
   「第２の移相量＝第２の移相量の最大値−｛int（count（n））−第２の移相量の最大値｝」
   第２の移相量の最大値＋（第２の移相量の最大値−第２の移相量の最小値）＜int（count（n））＜２×（第２の移相量の最大値−第２の移相量の最小値）である場合：
   「第２の移相量＝第２の移相量の最小値＋｛int（count（n））−（２×第２の移相量の最大値−第２の移相量の最小値）｝」、により計算されることを特徴とする
   請求項２に記載のスペクトラム拡散クロック発生回路。
4. 前記選択される位相の番号が、前記位相選択上限を超えたとき、前記カウント値countは前サイクルのcountを保持することを特徴とする
   請求項３に記載のスペクトラム拡散クロック発生回路。
5. 前記選択される位相の番号が、前記位相選択下限を下まわったとき、前記カウント値countは前サイクルのcountに２倍のΔcountを加算することを特徴とする
   count（m）＝count（m−１）＋２×｛２×（第２の移相量の最大値−第２の移相量の最小値）／（SS変調周期／入力クロック周期）
   請求項３に記載のスペクトラム拡散クロック発生回路。
6. 基準となる入力クロック信号と帰還信号との位相差を検出し、該位相差に応じた制御電圧を出力する位相比較手段と、
   前記制御電圧に応じた周波数を有する出力クロック信号を生成して出力する電圧制御発振手段と、
   前記出力クロック信号のクロックの１周期を所定個数に等分した位相のうちのいずれかを選択し、選択された位相に立ち上がりエッジを有する移相クロック信号を生成し、該移相クロック信号を前記帰還信号として前記位相比較手段に送る位相選択手段と、
   前記位相選択手段を制御する位相制御手段と、を備えており、
   前記位相制御手段は、
   所定の範囲内で周期的に変化する第２の移相量を生成し、
   前記第２の移相量を前記出力クロック信号の周期から予め決められたシフト量の中心となる第１の移相量に加算してシフト量を算出し、
   前記シフト量の分だけ、前記移相クロック信号の周期を、前記出力クロック信号の周期から、変化させた長さにするように、前記位相選択手段によって選択される前記移相クロック信号の立ち上がりエッジの位相を決定し、
   前記位相選択手段が、前記周期的に変化する第２の移相量に応じて、前記出力クロック信号をスペクトラム拡散変調するものであって、
   前記位相制御手段で必ず位相が正側へのシフトから始まり、前記帰還信号のクロック周期内の位相を選択制御することを特徴とする
   スペクトラム拡散クロック発生回路。
7. 前記位相制御手段で前記帰還信号のクロック周期内の位相を位相周波数比較器の入力である基準クロックの周期と前記帰還信号のクロックの分周比とSS変調の周期と、変調度とにより位相制御することを特徴とする
   請求項６に記載のスペクトラム拡散クロック発生回路。
8. 前記位相制御手段は、前記帰還信号のクロック周期外の位相選択になる変調度を設定した場合、変調度を自動的に変更し、フィードバッククロック周期内の位相を選択制御することを特徴とする
   請求項６に記載のスペクトラム拡散クロック発生回路。
9. SS変調周期は所定の同期信号の周期の整数倍、または、所定の同期信号の周期はSS変調周期の整数倍であり、所定の同期信号でSS変調を開始することを特徴とする
   請求項１乃至８のいずれか一項に記載のスペクトラム拡散クロック発生回路。

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