CN116491071A - 具有任意频率获取的低抖动时钟倍频器电路和方法 - Google Patents

Abstract

描述了一种用于生成低抖动输出时钟的电路和方法，该低抖动输出时钟相对于高频时钟具有任意非整数分频比。高频时钟的整数分频比可以通过将高频时钟除以参考时钟并且将输出时钟锁相到高频时钟来实现。非整数分频比可以通过将高频时钟除以最接近的整数、向下取整并且然后将所得到的输出时钟延迟除法的模数来实现。然后可以旋转延迟以创建相对于高频时钟具有非整数分频比的时钟。通过这样做，可以使用不受频率的约束的高频时钟，该频率为每个期望的特定于分量的输出时钟信号的整数倍。

Description

具有任意频率获取的低抖动时钟倍频器电路和方法

技术领域

本公开涉及用于集成电路的时钟生成。特别地，它涉及用于生成用于获取任意时钟频率的低抖动时钟的电路和方法。

背景技术

在集成电路设计和电子系统设计中，整体电路设计的个体组件或电路使用时钟信号(也称为“时钟”)来同步其操作。不同组件可能需要以不同速率操作的时钟，这可以由对该组件的操作的操作速度的约束来确定。因此，整体电路设计可能需要提供以不同速率操作的多个时钟信号。

通常，多个时钟信号的生成是通过提供单个参考时钟来实现的，从该参考时钟可以导出另外的信号。参考时钟通常是使用石英晶体或其他可靠的固定速率振荡器生成的稳定时钟，其频率不随环境条件(诸如温度)而变化。参考时钟通常具有相对较低的频率(也称为“速率”或“时钟速率”)。在不同(通常更高)频率下操作的附加时钟信号可以通过时钟速率乘法从参考时钟导出。较高频率的特定于组件时钟信号的稳定性和一致性可以通过将每个较高频率时钟信号的边沿与参考时钟的边沿同步(也称为“锁定”)来保持。

因此，用于生成具有多个不同频率的多个时钟信号的典型方法包括首先生成频率大致为参考时钟的时钟速率的倍数的高频时钟。然后使用时钟分频器(也称为分频器)来生成反馈时钟信号，该反馈时钟信号的频率是高频时钟的频率的整数分频并且试图复制参考时钟的定时。因此，如果高频时钟具有频率f1，则时钟分频器可以生成具有频率f1/k的反馈时钟信号，其中k是定义时钟分频器的时钟分频操作的整数。然后可以使用反馈时钟将高速时钟的边沿锁定到参考时钟的边沿定时，从而保持高速时钟的稳定性和一致性。

然而，当组件需要不是高频时钟的频率的整数分频的时钟速率时，就会出现困难。图1(先前技术)的时序图中示出了用于生成相对于高频时钟具有非整数分频比的时钟的一种现有方法。为了实现非整数分频比，时钟分频器在两个分频比之间交替，使得平均分频比等于期望比。例如，在图1(先前技术)中，时钟分频器在分频比4(Div 4)与分频比5(Div 5)之间相等地交替以实现分频比4.5。

图1(先前技术)示出了用于实现非整数时钟分频比的现有方法100的时序图。参考时钟102在顶部示出，高频时钟104在其下方。这种方法100试图通过以下方式将输出时钟的边沿锁定到参考时钟102的边沿定时：生成高频时钟104，然后对其进行分频以生成反馈时钟信号140，反馈时钟信号140用于将高速时钟104的边沿锁定到参考时钟102的边沿。

为了生成相对于高频时钟104具有分频比4.5的反馈时钟信号，使用时钟分频器在分频比4(Div 4)与分频比5(Div 5)之间相等地交替，从而生成反馈时钟信号140。时钟分频器首先在时间t1 122至时间t2 124之间将分频比5(Div 5)应用于高频时钟104以生成第一Div 5时钟信号106，第一Div 5时钟信号106在时间t1 122至时间t2124之间用作反馈时钟信号140的第一部分。在第一Div 5时钟信号106的下降时钟沿之后，时钟分频器在时间t2124至时间t3 128之间将分频比4(Div 4)应用于高频时钟104以生成第一Div 4时钟信号108，第一Div 4时钟信号108在时间t2 124至时间t3 128之间用作反馈时钟信号140的第二部分。在第一Div 4时钟信号108的下降时钟沿之后，时钟分频器在时间t3 128至时间t4132之间再次将分频比5(Div 5)应用于高频时钟104以生成第二Div 5时钟信号110，第二Div 5时钟信号110在时间t3 128至时间t4 132之间用作反馈时钟信号140的第三部分。在第二Div 5时钟信号106的下降时钟沿之后，时钟分频器在时间t4 132至时间t5 136之间再次将分频比4(Div 4)应用于高频时钟104以生成第二Div 4时钟信号112，第二Div 4时钟信号112在时间t4 132至时间t5 136之间用作反馈时钟信号140的第四部分。只要需要输出时钟信号来调节组件的操作，这种交替就持续。

尽管图1示出了分频比4.5，但使用类似的技术可以实现其他分数分频比，其中在每个整数分频比中花费的时钟周期数是除1:1之外的其他比率。例如，分频比4.4可以通过构造反馈时钟信号来实现，该反馈时钟信号对于每五个时钟周期具有三个DIV 4周期和两个DIV 5周期。因此，例如，DIV 4.4反馈时钟信号的时钟周期可以使用遵循该模式(DIV 4/DIV 5/DIV 4/DIV 5/DIV 4|DIV 4/DIV 5/DIV 4/DIV 5/DIV 4|DIV 4……)的时钟周期来构造。对于任何期望分频比k，反馈时钟将使用DIV N信号的t1周期和DIV M信号的t2周期，使得k＝(t1*N+t2*M)/(t1+t2)。

当反馈时钟信号140被生成时，它用于生成输出时钟，该输出时钟用于调节整个系统的组件的操作。

图1(先前技术)所示的方法的缺点是，两个分频比之间的交替导致抖动反馈时钟信号140，因为输出时钟边沿在以下两项之间交替：在每个高速率周期之后(即，Div 4)跳到参考时钟的那些边沿(例如，在时间t3 128)前面，然后减速以使参考时钟在每个较慢速率周期期间(即，Div 5)“赶上”。反馈时钟信号140中的抖动导致系统的期望输出时钟中的对应量的抖动。这种抖动可能对由输出时钟控制的特定组件内以及整个系统的性能产生不利影响。使用这种方法的典型系统可以引入大约1皮秒均方根(RMS)抖动的抖动。

因此，需要一种能够在不引入抖动的情况下生成相对于高频时钟具有非整数分频比的时钟的电路或方法。

发明内容

本公开描述了用于生成相对于高频时钟具有任意非整数分频比的低抖动输出时钟的示例电路和方法。高频时钟的整数分频比可以通过将高频时钟除以参考时钟并且将输出时钟锁相到高频时钟来实现。非整数分频比可以通过将高频时钟除以最接近的整数、向下取整并且然后将所得到的输出时钟延迟该除法的模数来实现。然后可以旋转延迟以创建相对于高频时钟具有非整数分频比的时钟。通过这样做，可以使用高频时钟，该高频时钟不受频率的约束，该频率是每个期望的分量特定输出时钟信号的整数倍。

因此，本文中描述的一些实施例可以去除高频时钟作为系统设计的约束。可以生成其抖动等于整数模式时钟倍频器的抖动的输出时钟。因此，不限制高频时钟具有期望输出时钟频率的整数倍的频率。这可以减少系统设计者使用现成的和/或具有良好相位噪声分布的廉价高频时钟源的负担。它还可以使得设计者能够生成在输出时钟生成器块的范围内的任何输出时钟。

在一些示例中，由于时钟分频器未在两个分频比之间交替，因此本文中描述的实施例可能导致输出抖动相对于现有方法提高2到3倍。例如，在分频比66与分频比67之间交替导致时钟边沿的显著时间位移。通过使用可变偏斜控制，时钟边沿的增量变化要小得多，因此在所描述的实施例中潜在地实现了更好的抖动性能。因此，尽管常规的方法可能导致大约1皮秒的均方根(RMS)抖动，但本文中描述的一些实施例可以将这种抖动减少到大约300飞秒RMS。

根据一些方面，本公开描述了一种用于基于高频时钟信号生成期望频率的时钟信号的时钟生成电路。高频时钟信号具有等于期望频率乘以频率倍数的频率。时钟生成电路包括被配置为将分频比应用于高频时钟信号以生成分频时钟信号的时钟分频器。分频比等于频率倍数向上或向下取整到整数值。时钟生成电路包括可变偏斜控制块，该可变偏斜控制块被配置为将延迟应用于分频时钟信号以生成反馈时钟信号的第一部分使得反馈时钟的第一部分的边沿被延迟为与以频率倍数分频的高频时钟信号的对应边沿一致，并且重复一次或多次将附加延迟应用于分频时钟信号的步骤以生成反馈时钟信号的一个或多个附加部分，使得反馈时钟的每个附加部分的边沿被延迟为与以频率倍数分频的高频时钟信号的对应边沿一致。

根据一些方面，本公开描述了一种用于生成期望频率的时钟信号的方法。接收高频时钟信号。高频时钟信号具有等于期望频率乘以频率倍数的频率。使用时钟分频器将分频比应用于高频时钟信号以生成分频时钟信号。分频比等于频率倍数向上或向下取整到整数值。使用可变偏斜控制块将延迟应用于分频时钟信号以生成反馈时钟信号的第一部分，使得反馈时钟的第一部分的边沿被延迟为与以频率倍数分频的高频时钟信号的对应边沿一致。使用可变偏斜控制块重复一次或多次将附加延迟应用于分频时钟信号的步骤以生成反馈时钟信号的一个或多个附加部分，使得反馈时钟的每个附加部分的边沿被延迟为与以频率倍数分频的高频时钟信号的对应边沿一致。

根据可以与本文中公开的其他实施例相结合的另一方面，时钟分频器响应于接收到时钟分频器控制信号而应用分频比。

根据可以与本文中公开的其他实施例相结合的另一方面，可变偏斜控制块响应于接收到可变偏斜控制信号而应用延迟和每个附加延迟。

根据可以与本文中公开的其他实施例相结合的另一方面，该电路还包括被配置为将反馈时钟信号与参考时钟信号进行比较的锁相环数时转换器、以及被配置为基于反馈时钟信号与参考时钟信号的比较来生成时钟分频器控制信号和可变偏斜控制信号的时钟控制单元。

根据可以与本文中公开的其他实施例相结合的另一方面，锁相环数时转换器通过测量反馈时钟信号与参考时钟信号之间的相对相位差来将反馈时钟信号与参考时钟信号进行比较，并且时钟控制单元被配置为从锁相环数时转换器接收所测量的相对相位差。

根据可以与本文中公开的其他实施例相结合的另一方面，该电路还包括被配置为基于反馈时钟信号与参考时钟信号之间的相对相位差来生成高频时钟信号的时钟生成器块。

附图说明

现在将通过示例的方式参考附图，附图示出了本申请的示例实施例，在附图中：

图1(先前技术)是示出通过在应用于高速时钟的两个时钟分频比之间交替以近似参考时钟的定时而生成的常规时钟信号的时序图。

图2是示出根据本文中描述的示例的使用时钟分频器块和可变偏斜控制块的示例时钟生成电路的框图。

图3是示出由图2的电路通过使用单分频比并且改变时钟信号的偏斜以近似参考时钟的定时而生成的时钟信号的时序图。

图4是示出图2的可变偏斜控制块的细节的框图。

图5是示出用于生成期望频率的时钟信号的方法的流程图。

在不同附图中使用类似的附图标记来表示类似的组件。

具体实施方式

本公开描述了用于生成相对于高频时钟具有任意非整数分频比的低抖动输出时钟的示例电路和方法。在本文中公开的实施例中，高频时钟的整数分频比可以通过将高频时钟除以参考时钟并且将输出时钟锁相到高频时钟来实现。非整数分频比可以通过将高频时钟除以最接近的整数、向下取整并且然后将所得到的输出时钟延迟分频模数来实现。然后可以旋转延迟以创建相对于高频时钟具有非整数分频比的时钟。

在本文中描述的实施例中，时钟分频器可以用于将整数分频比应用于高频时钟，并且可变偏斜控制块可以用于将可变量的延迟应用于由时钟分频器生成的分频时钟。

图2示出了用于基于参考时钟212来生成低抖动的高频输出时钟226的示例时钟生成电路200。参考时钟212由环路中的第一块、锁相环时数转换器(PLL TDC或PLLTDC)210接收。PLLTDC比较两个传入时钟(在这种情况下是参考时钟212和下面描述的反馈时钟222)，并且测量两个传入时钟212、222的相对相位差φΔ。然后将该测量的相位差φΔ作为相位差信号211发送到高频振荡器204。所测量的相位差φΔ也作为PLLTDC输出信号214发送到时钟控制单元202，时钟控制单元202然后调节环路204、206、208中剩余块的控制寄存器，使得相位差φΔ为零，如下所述。

时钟控制单元202向高频振荡器204发送振荡器控制信号216，高频振荡器204输出高频输出时钟226，高频输出时钟226的输出频率是参考时钟的倍数(任意倍数，整数或非整数，如下所述)。高频振荡器204使用相位差信号211来调节高频输出时钟226的频率：如果反馈时钟222在参考时钟212之前，则高频输出时钟226被减慢，而如果反馈时钟222在参考时钟212之后，则高频输出时钟226被加快。高频输出时钟226然后由时钟分频器206基于从时钟控制单元202接收的时钟分频器控制信号218进行分频以生成分频时钟信号224。然后，基于从时钟控制单元202接收的偏斜控制信号220，分频时钟信号224被延迟(即，偏斜)，使得其下降沿(在一些示例中为上升沿)与参考时钟212的频率处的理想时钟的下降沿匹配，以生成反馈时钟信号222。反馈时钟信号222作为第二输入被发送到PLLTDC。

图3是示出根据第一示例实施例300的时钟生成电路200生成示例反馈时钟222的时序图，该示例反馈时钟222可以用于生成具有任意频率的高频输出时钟226。参考时钟212在顶部示出，去同步高频时钟304其下方示出。去同步高频时钟304表示如下所述对其频率和相位之前的高频输出时钟226的调节。因此，例如，去同步高频时钟304对应于高频振荡器204的输出，其中反馈环路206、208、210的组件被禁用。在该示例中，时钟生成电路200被配置为生成比去同步高频时钟304慢4.5倍的反馈时钟222。

首先，从时间t1 322开始，操作时钟分频器206(例如，通过来自时钟控制单元202的时钟分频器控制信号218)以便以4(Div 4)对高频输出时钟226分频以生成第一Div 4时钟信号306，第一Div 4时钟信号306被用作反馈时钟信号222的第一部分，该第一部分在时间322处开始并且在时间323处在第一Div 4时钟信号306的第一下降沿处结束。

可变偏斜控制块208延迟第一Div 4时钟信号306以生成第二Div4钟信号308，使得上升沿332与参考时钟212对齐以在时间324上升。第二Div 4时钟信号308被用作反馈时钟信号222的第二部分，该第二部分在时间323处开始并且在时间325处在第二Div 4时钟信号308的第一下降沿处结束。

该过程在接下来的两个时钟周期内再次重复。可变偏斜控制块208随后进一步延迟第二Div 4时钟信号308以生成第三Div 4钟信号310，使得上升沿334与参考时钟212对齐以在时间326上升。第三Div 4时钟信号310被用作反馈时钟信号222的第三部分，该第三部分在时间326处开始并且在时间327处在第三Div 4时钟信号310的第一下降沿处结束。该延迟操作在每个另外的时钟周期重复，以使反馈时钟信号222的每个另外的部分与参考时钟212同步：可变偏斜控制块208延迟Div 4时钟信号以生成第四Div 4钟信号312，使得上升沿336与参考时钟信号212对齐以在时间328上升，以此类推。

因此，通过在可变偏斜控制块208处引入渐进延迟来旋转分频时钟。在一些实施例中，可变偏斜控制块208具有足够小以使得可以实现任意分频比的单位延迟。将反馈时钟信号222延迟固定延迟的操作导致对高频输出时钟226的较小扰动，从而导致较低的输出抖动。

图4示出了示例可变偏斜控制块208。分频时钟224由串联配置的一系列多个可变延迟缓冲器中的第一可变延迟缓冲器410从时钟分频器206接收。每个可变延迟缓冲器410接收偏斜控制信号220或其一部分(诸如偏斜控制信号220中包括的多位数字偏斜控制码的一个或多个位)，并且将对应可变延迟量应用于所接收的分频时钟224以生成反馈时钟222。因此，例如，可变偏斜控制块208可以首先接收第一组偏斜控制信号220，第一组偏斜控制信号220使得可变延迟缓冲器410共同地将延迟应用于从时钟分频器206接收的Div 4时钟信号以生成第二Div 4时钟信号308，然后接收另一组偏斜控制信号220，该另一组偏斜控制信号220使得可变延迟缓冲器410共同地将延迟应用于从时钟分频器206接收的Div 4时钟信号以生成第三Div 4钟信号310，以此类推。

图5示出了用于生成期望频率的时钟信号的方法500。方法500可以由诸如电路200等时钟生成电路或设备来执行。

在502，接收高频时钟信号(例如，高频输出时钟226)，该高频时钟信号具有等于期望频率乘以频率倍数(例如，4.5)的频率。

在503，可选地，基于反馈时钟信号与参考时钟信号的比较来生成时钟分频器控制信号和可变偏斜控制信号(例如，由时钟控制单元202)。在一些实施例中，反馈时钟信号与参考时钟信号的比较包括测量反馈时钟信号与参考时钟信号之间的相对相位差。

在504，使用时钟分频器(例如，206)将分频比应用于高频时钟信号以生成分频时钟信号，分频比等于频率倍数向上或向下取整到整数值。在一些实施例中，时钟分频器可以响应于接收到时钟分频器控制信号而应用分频比。

在506，使用可变偏斜控制块(例如，208)将延迟应用于分频时钟信号以生成反馈时钟信号的第一部分，使得反馈时钟的第一部分的边沿被延迟为与以频率倍数分频的高频时钟信号的对应边沿一致。在一些实施例中，可变偏斜控制块可以响应于接收到可变偏斜控制信号而应用延迟。

在508，将附加延迟应用于分频时钟信号以生成反馈时钟信号的附加部分(例如，222)，使得反馈时钟的每个附加部分的边沿被延迟为与以频率倍数分频的高频时钟信号的对应边沿一致。步骤508可以被应用一次或多次以生成反馈时钟信号的一个或多个附加部分。在一些实施例中，可变偏斜控制块可以响应于接收到可变偏斜控制信号而应用每个附加延迟。

在510，基于反馈时钟信号与参考时钟信号之间的比较(例如，相对相位差)来生成高频时钟信号。

尽管本公开以特定顺序描述了具有步骤的方法和过程，但方法和过程的一个或多个步骤可以酌情省略或更改。一个或多个步骤可以酌情按照与描述它们的顺序不同的顺序进行。

尽管本公开至少部分在方法方面进行了描述，但本领域普通技术人员将理解，本公开还涉及用于执行所述方法的至少一些方面和特征的各种组件，无论是通过硬件组件、软件还是这两者的任何组合。因此，本公开的技术方案可以以软件产品的形式来体现。合适的软件产品可以存储在预先记录的存储设备或其他类似的非易失性或非暂态计算机可读介质中，例如包括DVD、CD-ROM、USB闪存、可移动硬盘或其他存储介质。软件产品包括有形地存储在其上的指令，该指令使得处理设备(例如，嵌入式处理器、个人计算机、服务器或网络设备)能够执行本文中公开的方法的示例。

在不脱离权利要求的主题的情况下，本公开可以以其他特定形式体现。所描述的示例实施例在所有方面都被认为仅仅是说明性的而不是限制性的。来自一个或多个上述实施例的所选择的特征可以被组合以创建未明确描述的替代实施例，适合于这种组合的特征在本公开的范围内被理解。

此外，尽管本文中公开和显示的系统、设备和工艺可以包括特定数目的元件/组件，但系统、设备或组件可以修改以包括更多或更少的这样的元件/组件。例如，尽管所公开的元件/组件中的任何元件/组件可以被引用为单数，但是本文中公开的实施例可以被修改为包括多个这样的元件/组件。本文中描述的主题旨在涵盖并且包括技术中的所有合适变化。

Claims (12)

1.一种时钟生成电路，所述时钟生成电路用于基于高频时钟信号生成期望频率的时钟信号，所述高频时钟信号具有与所述期望频率乘以频率倍数相等的频率，所述时钟生成电路包括：

时钟分频器，被配置为将分频比应用于所述高频时钟信号以生成分频时钟信号，所述分频比等于所述频率倍数向上或向下取整到整数值；

可变偏斜控制块，被配置为：

将延迟应用于所述分频时钟信号以生成反馈时钟信号的第一部分，使得所述反馈时钟的所述第一部分的边沿被延迟为与以所述频率倍数分频的所述高频时钟信号的对应边沿一致；以及

重复一次或多次将附加延迟应用于所述分频时钟信号的步骤以生成所述反馈时钟信号的一个或多个附加部分，使得所述反馈时钟的每个附加部分的边沿被延迟为与以所述频率倍数分频的所述高频时钟信号的对应边沿一致。

2.根据权利要求1所述的时钟生成电路，其中所述时钟分频器响应于接收到时钟分频器控制信号而应用所述分频比。

3.根据权利要求2所述的时钟生成电路，其中所述可变偏斜控制块响应于接收到可变偏斜控制信号而应用所述延迟和每个附加延迟。

4.根据权利要求3所述的时钟生成电路，还包括：

锁相环数时转换器，被配置为将所述反馈时钟信号与参考时钟信号进行比较；以及

时钟控制单元，被配置为基于所述反馈时钟信号与所述参考时钟信号的所述比较，来生成所述时钟分频器控制信号和所述可变偏斜控制信号。

5.根据权利要求4所述的时钟生成电路，其中：

所述锁相环数时转换器通过测量所述反馈时钟信号与所述参考时钟信号之间的相对相位差，来将所述反馈时钟信号与所述参考时钟信号进行比较；并且

所述时钟控制单元被配置为从所述锁相环数时转换器接收所测量的相对相位差。

6.根据权利要求5所述的时钟生成电路，还包括时钟生成器块，所述时钟生成器块被配置为基于所述反馈时钟信号与所述参考时钟信号之间的所述相对相位差来生成所述高频时钟信号。

7.一种用于生成期望频率的时钟信号的方法，包括：

接收高频时钟信号，所述高频时钟信号具有与所述期望频率乘以频率倍数相等的频率；

使用时钟分频器将分频比应用于所述高频时钟信号以生成分频时钟信号，所述分频比等于所述频率倍数向上或向下取整到整数值；

使用可变偏斜控制块将延迟应用于所述分频时钟信号以生成反馈时钟信号的第一部分，使得所述反馈时钟的所述第一部分的边沿被延迟为与以所述频率倍数分频的所述高频时钟信号的对应边沿一致；以及

重复一次或多次将附加延迟应用于所述分频时钟信号的步骤以生成所述反馈时钟信号的一个或多个附加部分，使得所述反馈时钟的每个附加部分的边沿被延迟为与以所述频率倍数分频的所述高频时钟信号的对应边沿一致。

8.根据权利要求7所述的方法，其中所述时钟分频器响应于接收到时钟分频器控制信号而应用所述分频比。

9.根据权利要求8所述的方法，其中所述可变偏斜控制块响应于接收到可变偏斜控制信号而应用所述延迟和每个附加延迟。

10.根据权利要求9所述的方法，还包括基于所述反馈时钟信号与参考时钟信号的比较，来生成所述时钟分频器控制信号和所述可变偏斜控制信号。

11.根据权利要求10所述的方法，其中所述反馈时钟信号与所述参考时钟信号的所述比较包括测量所述反馈时钟信号与所述参考时钟信号之间的相对相位差。

12.根据权利要求11所述的方法，还包括基于所述反馈时钟信号与所述参考时钟信号之间的所述相对相位差来生成所述高频时钟信号。