JPWO2009069244A1 - 送信方法および送信装置 - Google Patents

Abstract

データ送信回路(102)は、受信装置へ送信データ(Dout)を送信する。クロック送信回路(104)は、データ送信回路による送信データの送信とともに受信装置へ送信クロック(CKout)を送信する。位相制御回路(105)は、クロック送信回路による送信クロックの送信後、送信クロック(CKout)の位相を送信データ(Dout)と異なる位相に変動させる。

Description

この発明は、データおよびクロックを送信する方法および装置に関する。

近年、デジタル信号の情報量が増加するに伴い、パラレル伝送方式からシリアル伝送方式へと変化してきており、データレート（伝送速度）も数百Ｍｂｐｓから数Ｇｂｐｓへと変化しつつある（例えば、ＤＶＩ（Digital Visual Interface）やＨＤＭＩ（High Difinition Multimedia Interface）等）。このような伝送速度の高速化により、送受信時に許容されるタイミングマージンがますます厳しくなってきている。特に、送信装置からの送信信号がボード上の配線や伝送用ケーブルを通過する際、その送信信号に外界の影響（ノイズ）が重畳されるので、受信装置では、送信装置からの送信データを正確に受信するために、送信データとラッチクロック（送信データの取り込みタイミング）との位相関係を調整する必要がある。

図９は、従来の送信装置および受信装置の構成例を示す。ここでは、ｋビット（ｋは、２以上の整数）のパラレルデータＤｉｎ［１：ｋ］を送信する例について説明する。なお、図９では、１つの送信クロックＣＫｏｕｔに対して１つの送信データＤｏｕｔが送信されているが、複数の送信データが送信されても良い。例えば、上記のＤＶＩやＨＤＭＩでは、１つの送信クロックとともに３つの送信データ（１０ビットのシリアルデータ）が送信される。

送信装置９１は、入力クロックＣＫｉｎの周波数をｋ倍して内部クロックを生成し、その内部クロックに基づいてパラレルデータＤｉｎ［１：ｋ］をｋビットのシリアルデータに変換し、送信データＤｏｕｔとして送信する。また、送信装置９１は、内部クロックの周波数を（１／ｋ）に分周し、送信クロックＣＫｏｕｔとして送信する。送信装置９１からの送信データＤｏｕｔおよび送信クロックＣＫｏｕｔは、伝送路９０を介して受信装置９２に伝達される。

受信装置９２は、位相調整回路９０１と、シリアルパラレル変換回路９０２とを備える。位相調整回路９０１は、伝送路９０からの送信データＤｏｕｔおよび送信クロックＣＫｏｕｔに基づいてｋ個のラッチクロックＬＣＫ，ＬＣＫ，・・・の位相を調整する。シリアルパラレル変換回路９０２は、例えば、ｋ個のフリップフロップＦＦ９，ＦＦ９，・・・によって構成され、位相調整回路９０１からのｋ個のラッチクロックＬＣＫ，ＬＣＫ，・・・に同期して送信データＤｏｕｔを取り込む。これにより、送信データＤｏｕｔは、パラレルデータとして受信装置９２に取り込まれる。

図１０は、図９に示した位相調整回路９０１の内部構成例を示す。位相調整回路９０１は、ＰＬＬ回路９１０と、遅延調整回路９１１と、多相クロック生成回路９１２と、ｋ個の位相比較回路９１３，９１３，・・・と、遅延制御回路９１４と、選択回路９１５とを含む。

ＰＬＬ回路９１０は、送信クロックＣＫｏｕｔの周波数をｋ倍し、基準クロックＣＫａとして出力する。遅延調整回路９１１は、制御電圧ＶＣに応じてＰＬＬ回路９１０からの基準クロックＣＫａを遅延させる。

多相クロック生成回路９１２は、遅延調整回路９１１によって遅延された基準クロックＣＫａに基づいて、（ｋ×ｊ）個（ｊは１以上の整数）の遅延クロックＣＫｂ，ＣＫｂ，・・・を生成する。（ｋ×ｊ）個の遅延クロックＣＫｂ，ＣＫｂ，・・・は、周波数が基準クロックＣＫａの（１／ｋ）であり位相が（２π／（ｋ×ｊ））ずつずれている。

位相比較回路９１３，９１３，・・・の各々は、多相クロック生成回路９１２によって生成されたｊ個の遅延クロックＣＫｂ，ＣＫｂ，・・・の位相と送信データＤｏｕｔの位相とを比較する。例えば、特開２００３−２１８８４３号公報（特許文献１）のように、位相比較回路９１３，９１３，・・・の各々が送信データＤｏｕｔに対して３倍のオーバーサンプリングを実行する場合、位相比較回路９１３，９１３，・・・の各々は、位相が（２π／３ｋ）ずつずれた３個の遅延クロックＣＫｂ，ＣＫｂ，ＣＫｂを用いてオーバーサンプリングを実行する。

遅延制御回路９１４は、位相比較回路９１３，９１３，・・・の各々によって得られた比較結果に基づいて、遅延調整回路９１１における遅延量を制御するための制御信号ＶＣを増減する。

選択回路９１５は、位相比較回路９１３，９１３，・・・の各々によって得られた比較結果に基づいて、多相クロック生成回路９１２によって生成された遅延クロックＣＫｂ，ＣＫｂ，・・・の中からラッチクロックＬＣＫ，ＬＣＫ，・・・を選択する。

このようにして、位相調整処理が実行される。

図１１は、制御電圧ＶＣと遅延クロックＣＫｂの位相との対応関係を示す。図１１のように、制御信号ＶＣの電圧値が高い程、制御電圧ＶＣの変動量に対する遅延クロックＣＫｂの位相ずれ量は小さくなる。例えば、制御電圧ＶＣが電圧量Ｖｍだけ大きくなる場合、状態Ｐｂにおける遅延クロックＣＫｂの位相ずれ量Ｔｂは、状態Ｐａにおける遅延クロックＣＫｂの位相ずれ量Ｔａよりも小さい。すなわち、状態Ｐｂは、状態Ｐａよりも制御電圧ＶＣのジッタに対する耐性が強い状態（安定状態）であると云える。
特開２００３−２１８８４３号公報

しかしながら、受信装置では、常に安定状態で遅延クロックＣＫｂの位相がロックされるとは限らない。制御電圧ＶＣの変動に対する遅延クロックＣＫｂの位相ずれ量が大きい状態（不安定状態：例えば、図１１の状態Ｐａ）で遅延クロックＣＫｂの位相がロックされると、制御電圧ＶＣのジッタにより遅延クロックＣＫｂの位相が大きく変動してしまう。そのため、後段のシリアルパラレル変換回路においてフリップフロップのセットアップ・ホールド時間を十分に確保することができず、送信データＤｏｕｔを正確に取り込むことができなくなってしまう。

そこで、この発明は、制御電圧の変動に対する遅延クロックの位相ずれ量が小さい状態（安定状態）で遅延クロックの位相がロックされる可能性を高くすることを目的とする。

この発明の１つの局面に従うと、送信方法は、受信クロックに基づいて遅延クロックを生成し且つ制御電圧によってその遅延クロックの位相遅れ量を変更可能なクロック生成回路と、受信データの位相と上記クロック生成回路によって生成された遅延クロックの位相とを比較する位相比較回路と、上記位相比較回路による比較結果に基づいて上記制御電圧を増減する遅延制御回路とを含む受信装置へデータおよびクロックを送信する方法であって、上記受信装置へ送信データを送信するとともに、上記受信装置へ送信クロックを送信するステップ（ａ）と、上記ステップ（ａ）において送信された送信クロックの位相を、上記送信データと異なる位相に変動させるステップ（ｂ）とを備える。

上記送信方法では、送信クロックの位相を変動させることにより、受信装置において位相調整処理を再度実行させることができ、安定状態（制御電圧の変動に対する遅延クロックの位相ずれ量が小さい状態）で遅延クロックの位相がロックされる可能性を高くすることができる。これにより、受信装置のジッタ耐性を強化することができ、受信装置における送信データのミスラッチに起因する通信エラーを少なくすることができる。

好ましくは、上記送信方法は、上記ステップ（ｂ）において送信クロックの位相を変動させた後、その送信クロックの位相をさらに変動させるステップ（ｃ）をさらに備える。

上記送信方法では、送信クロックの位相を複数回変動させることにより、安定状態で遅延クロックの位相がロックされる可能性をさらに高くすることができる。

この発明の別の局面に従うと、送信装置は、受信クロックに基づいて遅延クロックを生成し且つ制御電圧によってその遅延クロックの位相遅れ量を変更可能なクロック生成回路と、受信データの位相と上記クロック生成回路によって生成された遅延クロックの位相とを比較する位相比較回路と、上記位相比較回路による比較結果に基づいて上記制御電圧を増減する遅延制御回路とを含む受信装置へデータおよびクロックを送信する装置であって、上記受信装置へ送信データを送信するデータ送信回路と、上記データ送信回路による送信データの送信とともに上記受信装置へ送信クロックを送信し、且つ、その送信クロックの位相を調整可能であるクロック送信回路と、上記クロック送信回路による送信クロックの送信後、その送信クロックの位相を、上記送信データと異なる位相に変動させる位相制御回路とを備える。

上記送信装置では、安定状態（制御電圧の変動に対する遅延クロックの位相ずれ量が小さい状態）で遅延クロックの位相がロックされる可能性を高くすることができる。

以上のように、受信装置において安定状態（制御電圧の変動に対する遅延クロックの位相ずれ量が小さい状態）で遅延クロックの位相がロックされる可能性を高くすることができる。

図１は、この発明の実施形態による送信装置の構成を示すブロック図である。 図２は、図１に示した位相変換回路によって生成される遅延クロックの位相について説明するための図である。 図３は、図１に示した送信装置による動作について説明するための図である。 図４は、図１に示した送信装置による動作の変形例について説明するための図である。 図５は、図１に示した送信装置による動作の別の変形例について説明するための図である。 図６は、図１に示した送信装置による動作の別の変形例について説明するための図である。 図７は、図１に示した位相変更回路の変形例を示す図である。 図８は、図７に示した位相変更回路を備える送信装置の動作について説明するための図である。 図９は、従来の送信装置および受信装置の構成例を示すブロック図である。 図１０は、図９に示した位相調整回路の内部構成例を示すブロック図である。 図１１は、受信装置における制御電圧とクロックの位相との関係を説明するためのグラフである。

符号の説明

１１ 送信装置
１０１ ＰＬＬ回路
１０２ パラレルシリアル変換回路（データ送信回路）
１０３ 分周回路
１０４，１０４ａ 位相変更回路（クロック送信回路）
１０５ 位相制御回路
ＤＬＹ１，ＤＬＹ２ 遅延素子
ＳＥＬ 選択回路
ＣＳ１，ＣＳ２ 可変電流源
９０ 伝送路
９１ 送信装置
９２ 受信装置
９０１ ＰＬＬ回路
９０２ 位相調整回路
９０３ シリアルパラレル変換回路
ＦＦ１ フリップフロップ
９１１ 遅延調整回路
９１２ 多相クロック生成回路
９１３ 位相比較回路
９１４ 遅延制御回路
９１５ 選択回路

以下、この発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は繰り返さない。

〔送信装置の構成〕
図１は、この発明の実施形態による送信装置の構成を示す。送信装置１１は、ＰＬＬ回路１０１と、パラレルシリアル変換回路１０２（データ送信回路）と、分周回路１０３と、位相変更回路１０４（クロック送信回路）と、位相制御回路１０５とを備える。この送信装置１１は、ｋビット（ｋは１以上の整数）のパラレルデータＤｉｎ［１：ｋ］をｋビットのシリアルデータに変換して送信データＤｏｕｔとして送信するとともに、所定の周波数を有する入力クロックＣＫｉｎに基づいて送信クロックＣＫｏｕｔを送信する。

ＰＬＬ回路１０１は、入力クロックＣＫｉｎの周波数をｋ倍し、内部クロックＣＫｒとして出力する。

パラレルシリアル変換回路１０２は、ＰＬＬ回路１０１からの内部クロックＣＫｒに同期して、ｋビットのパラレルデータＤｉｎ［１：ｋ］をｋビットのシリアルデータに変換し、送信データＤｏｕｔとして送信する。

分周回路１０３は、ＰＬＬ回路１０１からの内部クロックＣＫｒの周波数を（１／ｋ）に分周し、分周クロックＣＫ０として出力する。

位相変更回路１０４は、分周回路１０３からの分周クロックＣＫ０を受け、送信クロックＣＫｏｕｔを送信する。また、位相変更回路１０４は、送信クロックＣＫｏｕｔの位相を調整できるように構成されている。例えば、位相変更回路１０４は、縦続接続されたｎ個の遅延素子ＤＬＹ１，ＤＬＹ１，・・・と、位相制御回路１０５による制御に応答して分周クロックＣＫ０および遅延素子ＤＬＹ１，ＤＬＹ１，・・・のそれぞれの出力ＣＫ１，ＣＫ２，・・・ＣＫｎのうちいずれか１つを選択して出力する選択回路ＳＥＬ１とを含む。

位相制御回路１０５は、位相変更回路１０４から出力される送信クロックＣＫｏｕｔの位相を制御する。

ここでは、遅延素子ＤＬＹ１，ＤＬＹ１，・・・の各々の遅延量は“Ｐ”であり、分周クロックＣＫ０および遅延クロックＣＫ１，ＣＫ２，・・・ＣＫｎは、図２のように、位相が“Ｐ”ずつずれているものとする。なお、遅延素子ＤＬＹ１，ＤＬＹ１，・・・の各々の遅延量は、それぞれ異なるものであっても良い。また、遅延クロックＣＫ（Ｘ）とクロック信号ＣＫ（Ｘ＋３）との位相差は、送信データＤｏｕｔの１ビット幅に相当する位相量“ＤＰ”であるものとする（ここで、１≦Ｘ≦ｎ−３ である）。

〔受信装置の構成〕
送信対象となる受信装置は、例えば、図９，図１０に示した構成と同様であり、クロック生成回路（例えば、ＰＬＬ回路９１０，遅延調整回路９１１，多相クロック生成回路９１２等）と、位相比較回路（例えば、位相比較回路９１３，９１３，・・・）と、遅延制御回路（例えば、遅延制御回路９１４）とを備える。クロック生成回路は、受信したクロックに基づいて１または複数の遅延クロックを生成する。また、クロック生成回路によって生成される遅延クロックの位相遅れ量は、制御電圧によって調整可能である。位相比較回路は、受信したデータの位相と遅延クロックの位相とを比較する。遅延制御回路は、位相比較回路による比較結果に基づいて制御電圧を増減する。なお、送信データＤｏｕｔをパラレルデータとして取り込むために、受信装置が、選択回路９１５や、シリアルパラレル変換回路９０２を備えていて良い。

〔送信装置による動作〕
次に、図３を参照しつつ、図１に示した送信装置による動作について説明する。なお、ここでは、説明の簡略化のため、受信装置は、図９，図１０に示した構成を有するものとする。

まず、時刻ｔ１になると、パラレルデータＤｉｎ［１：ｋ］と入力クロックＣＫｉｎとが送信装置１１に供給される。ＰＬＬ回路１０１は、入力クロックＣＫｉｎに基づいて内部クロックＣＫｒを出力する。パラレルシリアル変換回路１０２は、内部クロックＣＫｒに同期してパラレルデータＤｉｎ［１：ｋ］をパラレルシリアル変換して、送信データＤｏｕｔを送信する。一方、分周回路１０３は、内部クロックＣＫｒを分周し、分周クロックＣＫ０を位相変更回路１０４へ出力する。このとき、位相制御回路１０５は、遅延クロックＣＫ３を選択するように、選択回路ＳＥＬ１を制御する（すなわち、遅延クロックＣＫ３が送信クロックＣＫｏｕｔとして位相変更回路１０４から送信される）。このようにして、送信データＤｏｕｔおよび送信クロックＣＫｏｕｔ（遅延クロックＣＫ３）が受信装置９２に送信される。受信装置９２では、ＰＬＬ回路９１０は、送信装置１１からの送信クロックＣＫｏｕｔに基づいて、基準クロックＣＫａを出力し、遅延調整回路９１１は、制御電圧ＶＣに応じてＰＬＬ回路９１０からの基準クロックＣＫａを遅延させ多相クロック生成回路９１２に供給する。このように、受信装置９２では、遅延クロックＣＫ３である送信クロックＣＫｏｕｔに基づいて位相調整処理が実行される。

次に、時刻ｔ２になると、位相制御回路１０５は、遅延クロックＣＫ３よりも位相が“ＤＰ＋Ｐ”遅れている遅延クロックＣＫ７を選択するように、選択回路ＳＥＬ１を制御する（すなわち、遅延クロックＣＫ３に対する位相遅れ量が１ビット幅に相当する位相量よりも大きい遅延クロックＣＫ７が、送信クロックＣＫｏｕｔとして送信される）。これにより、受信装置９２では、遅延クロックＣＫ７である送信クロックＣＫｏｕｔに基づいて位相調整処理が再度実行される。なお、時刻ｔ１と時刻ｔ２との間の期間は、受信装置９２において位相調整処理が実行される程度の長さであれば良い。

以上のように、送信クロックＣＫｏｕｔの位相を変動させることにより、受信装置において位相調整処理を再度実行させることができ、安定状態（制御電圧ＶＣの変動に対する遅延クロックＣＫｂの位相ずれ量が小さい状態：例えば、図１１の状態Ｐｂ）で遅延クロックＣＫｂの位相がロックされる可能性を高くすることができる。これにより、受信装置のジッタ耐性を強化することができ、受信装置における送信データのミスラッチに起因する通信エラーを少なくすることができる。

〔位相変動量〕
なお、時刻ｔ２における送信クロックＣＫｏｕｔの位相変動量は、送信データＤｏｕｔの１ビット幅よりも小さくても良い。すなわち、時刻ｔ２において、送信クロックＣＫｏｕｔの位相を送信データＤｏｕｔと異なる位相に変動させれば、受信装置９２において位相調整処理を再度実行させることが可能である。

〔位相変動回数〕
さらに、図４，図５，図６のように、時刻ｔ２において送信クロックＣＫｏｕｔの位相を変動させた後、送信クロックＣＫｏｕｔの位相をさらに変動させても良い。例えば、図４では、時刻ｔ３，ｔ４，ｔ５に進むに連れて、送信クロックＣＫｏｕｔの位相は、位相量“Ｐ”ずつ段階的に進んでいき、図５では、位相量“Ｐ”ずつ段階的に遅れていく。また、図６では、位相量“Ｐ”ずつ段階的に進ませた後、時刻ｔ５において送信クロックＣＫｏｕｔの位相を位相量“２Ｐ”だけ遅延させている。逆に、位相量“Ｐ”ずつ段階的に遅延させた後、送信クロックＣＫｏｕｔの位相を進ませても良い。このように、送信クロックＣＫｏｕｔの位相を複数回変動させることにより、受信装置９２が安定状態になる可能性をさらに高くすることができる。

〔位相変動量および位相変動回数の決定〕
送信クロックＣＫｏｕｔの位相変動量および位相変動回数は、入力クロックＣＫｉｎの周波数に基づいて決定しても良い。例えば、位相制御回路１０５は、ＰＬＬ回路１０１の周波数情報（ローパスフィルタの電圧値等）に基づいて送信クロックＣＫｏｕｔの位相変動量および位相変動回数を決定しても良い。また、ＤＶＩやＨＤＭＩでは、送信クロックＣＫｏｕｔの周波数が規定されているので、位相制御回路１０５は、伝送規格に基づいて送信クロックＣＫｏｕｔの位相変動量および位相変動回数を決定しても良い。

〔位相変動の状態〕
また、送信クロックＣＫｏｕｔの変動は、段階的でなく、連続的であっても良い。例えば、送信装置１１が、図１に示した位相変更回路１０４に代えて、図７に示す位相変更回路１０４ａを備えていても良い。位相変更回路１０４ａは、遅延素子ＤＬＹ２と、可変電流源ＣＳ１，ＣＳ２とを含む。遅延素子ＤＬＹ２は、分周回路１０３からの分周クロックＣＫ０を受け送信クロックＣＫｏｕｔを出力する。可変電流源ＣＳ１，ＣＳ２は、遅延素子ＤＬＹ２に電流を供給する。位相制御回路１０５は、可変電流源ＣＳ１，ＣＳ２の電流量を調整する。可変電流源ＣＳ１，ＣＳ２の電流量が多くなる程、遅延素子ＤＬＹ２における遅延量が小さくなる。位相制御回路１０５による制御に応答して、可変電流源ＣＳ１，ＣＳ２は、電流量を徐々に変動させる。その結果、遅延素子ＤＬＹ２における遅延量が徐々に変動し、送信クロックＣＫｏｕｔの位相は、図８のように、連続的に変動する。

以上のように、この発明による送信方法および送信装置は、受信装置において安定状態で遅延クロックがロックされる可能性を高くすることができる。

この発明は、データおよびクロックを送信する方法および装置に関する。

近年、デジタル信号の情報量が増加するに伴い、パラレル伝送方式からシリアル伝送方式へと変化してきており、データレート（伝送速度）も数百Ｍｂｐｓから数Ｇｂｐｓへと変化しつつある（例えば、ＤＶＩ（Digital Visual Interface）やＨＤＭＩ（High Difinition Multimedia Interface）等）。このような伝送速度の高速化により、送受信時に許容されるタイミングマージンがますます厳しくなってきている。特に、送信装置からの送信信号がボード上の配線や伝送用ケーブルを通過する際、その送信信号に外界の影響（ノイズ）が重畳されるので、受信装置では、送信装置からの送信データを正確に受信するために、送信データとラッチクロック（送信データの取り込みタイミング）との位相関係を調整する必要がある。

図９は、従来の送信装置および受信装置の構成例を示す。ここでは、ｋビット（ｋは、２以上の整数）のパラレルデータＤｉｎ［１：ｋ］を送信する例について説明する。なお、図９では、１つの送信クロックＣＫｏｕｔに対して１つの送信データＤｏｕｔが送信されているが、複数の送信データが送信されても良い。例えば、上記のＤＶＩやＨＤＭＩでは、１つの送信クロックとともに３つの送信データ（１０ビットのシリアルデータ）が送信される。

送信装置９１は、入力クロックＣＫｉｎの周波数をｋ倍して内部クロックを生成し、その内部クロックに基づいてパラレルデータＤｉｎ［１：ｋ］をｋビットのシリアルデータに変換し、送信データＤｏｕｔとして送信する。また、送信装置９１は、内部クロックの周波数を（１／ｋ）に分周し、送信クロックＣＫｏｕｔとして送信する。送信装置９１からの送信データＤｏｕｔおよび送信クロックＣＫｏｕｔは、伝送路９０を介して受信装置９２に伝達される。

受信装置９２は、位相調整回路９０１と、シリアルパラレル変換回路９０２とを備える。位相調整回路９０１は、伝送路９０からの送信データＤｏｕｔおよび送信クロックＣＫｏｕｔに基づいてｋ個のラッチクロックＬＣＫ，ＬＣＫ，… の位相を調整する。シリアルパラレル変換回路９０２は、例えば、ｋ個のフリップフロップＦＦ９，ＦＦ９，… によって構成され、位相調整回路９０１からのｋ個のラッチクロックＬＣＫ，ＬＣＫ，… に同期して送信データＤｏｕｔを取り込む。これにより、送信データＤｏｕｔは、パラレルデータとして受信装置９２に取り込まれる。

図１０は、図９に示した位相調整回路９０１の内部構成例を示す。位相調整回路９０１は、ＰＬＬ回路９１０と、遅延調整回路９１１と、多相クロック生成回路９１２と、ｋ個の位相比較回路９１３，９１３，… と、遅延制御回路９１４と、選択回路９１５とを含む。

ＰＬＬ回路９１０は、送信クロックＣＫｏｕｔの周波数をｋ倍し、基準クロックＣＫａとして出力する。遅延調整回路９１１は、制御電圧ＶＣに応じてＰＬＬ回路９１０からの基準クロックＣＫａを遅延させる。

多相クロック生成回路９１２は、遅延調整回路９１１によって遅延された基準クロックＣＫａに基づいて、（ｋ×ｊ）個（ｊは１以上の整数）の遅延クロックＣＫｂ，ＣＫｂ，… を生成する。（ｋ×ｊ）個の遅延クロックＣＫｂ，ＣＫｂ，… は、周波数が基準クロックＣＫａの（１／ｋ）であり位相が（２π／（ｋ×ｊ））ずつずれている。

位相比較回路９１３，９１３，… の各々は、多相クロック生成回路９１２によって生成されたｊ個の遅延クロックＣＫｂ，ＣＫｂ，… の位相と送信データＤｏｕｔの位相とを比較する。例えば、特開２００３−２１８８４３号公報（特許文献１）のように、位相比較回路９１３，９１３，… の各々が送信データＤｏｕｔに対して３倍のオーバーサンプリングを実行する場合、位相比較回路９１３，９１３，… の各々は、位相が（２π／３ｋ）ずつずれた３個の遅延クロックＣＫｂ，ＣＫｂ，ＣＫｂを用いてオーバーサンプリングを実行する。

遅延制御回路９１４は、位相比較回路９１３，９１３，… の各々によって得られた比較結果に基づいて、遅延調整回路９１１における遅延量を制御するための制御信号ＶＣを増減する。

選択回路９１５は、位相比較回路９１３，９１３，… の各々によって得られた比較結果に基づいて、多相クロック生成回路９１２によって生成された遅延クロックＣＫｂ，ＣＫｂ，… の中からラッチクロックＬＣＫ，ＬＣＫ，… を選択する。

このようにして、位相調整処理が実行される。

図１１は、制御電圧ＶＣと遅延クロックＣＫｂの位相との対応関係を示す。図１１のように、制御信号ＶＣの電圧値が高い程、制御電圧ＶＣの変動量に対する遅延クロックＣＫｂの位相ずれ量は小さくなる。例えば、制御電圧ＶＣが電圧量Ｖｍだけ大きくなる場合、状態Ｐｂにおける遅延クロックＣＫｂの位相ずれ量Ｔｂは、状態Ｐａにおける遅延クロックＣＫｂの位相ずれ量Ｔａよりも小さい。すなわち、状態Ｐｂは、状態Ｐａよりも制御電圧ＶＣのジッタに対する耐性が強い状態（安定状態）であると云える。

特開２００３−２１８８４３号公報

しかしながら、受信装置では、常に安定状態で遅延クロックＣＫｂの位相がロックされるとは限らない。制御電圧ＶＣの変動に対する遅延クロックＣＫｂの位相ずれ量が大きい状態（不安定状態：例えば、図１１の状態Ｐａ）で遅延クロックＣＫｂの位相がロックされると、制御電圧ＶＣのジッタにより遅延クロックＣＫｂの位相が大きく変動してしまう。そのため、後段のシリアルパラレル変換回路においてフリップフロップのセットアップ・ホールド時間を十分に確保することができず、送信データＤｏｕｔを正確に取り込むことができなくなってしまう。

そこで、この発明は、制御電圧の変動に対する遅延クロックの位相ずれ量が小さい状態（安定状態）で遅延クロックの位相がロックされる可能性を高くすることを目的とする。

この発明の１つの局面に従うと、送信方法は、受信クロックに基づいて遅延クロックを生成し且つ制御電圧によってその遅延クロックの位相遅れ量を変更可能なクロック生成回路と、受信データの位相と上記クロック生成回路によって生成された遅延クロックの位相とを比較する位相比較回路と、上記位相比較回路による比較結果に基づいて上記制御電圧を増減する遅延制御回路とを含む受信装置へデータおよびクロックを送信する方法であって、上記受信装置へ送信データを送信するとともに、上記受信装置へ送信クロックを送信するステップ（ａ）と、上記ステップ（ａ）において送信された送信クロックの位相を、上記送信データと異なる位相に変動させるステップ（ｂ）とを備える。

上記送信方法では、送信クロックの位相を変動させることにより、受信装置において位相調整処理を再度実行させることができ、安定状態（制御電圧の変動に対する遅延クロックの位相ずれ量が小さい状態）で遅延クロックの位相がロックされる可能性を高くすることができる。これにより、受信装置のジッタ耐性を強化することができ、受信装置における送信データのミスラッチに起因する通信エラーを少なくすることができる。

好ましくは、上記送信方法は、上記ステップ（ｂ）において送信クロックの位相を変動させた後、その送信クロックの位相をさらに変動させるステップ（ｃ）をさらに備える。

上記送信方法では、送信クロックの位相を複数回変動させることにより、安定状態で遅延クロックの位相がロックされる可能性をさらに高くすることができる。

この発明の別の局面に従うと、送信装置は、受信クロックに基づいて遅延クロックを生成し且つ制御電圧によってその遅延クロックの位相遅れ量を変更可能なクロック生成回路と、受信データの位相と上記クロック生成回路によって生成された遅延クロックの位相とを比較する位相比較回路と、上記位相比較回路による比較結果に基づいて上記制御電圧を増減する遅延制御回路とを含む受信装置へデータおよびクロックを送信する装置であって、上記受信装置へ送信データを送信するデータ送信回路と、上記データ送信回路による送信データの送信とともに上記受信装置へ送信クロックを送信し、且つ、その送信クロックの位相を調整可能であるクロック送信回路と、上記クロック送信回路による送信クロックの送信後、その送信クロックの位相を、上記送信データと異なる位相に変動させる位相制御回路とを備える。

上記送信装置では、安定状態（制御電圧の変動に対する遅延クロックの位相ずれ量が小さい状態）で遅延クロックの位相がロックされる可能性を高くすることができる。

以上のように、受信装置において安定状態（制御電圧の変動に対する遅延クロックの位相ずれ量が小さい状態）で遅延クロックの位相がロックされる可能性を高くすることができる。

この発明の実施形態による送信装置の構成を示すブロック図。 図１に示した位相変換回路によって生成される遅延クロックの位相について説明するための図。 図１に示した送信装置による動作について説明するための図。 図１に示した送信装置による動作の変形例について説明するための図。 図１に示した送信装置による動作の別の変形例について説明するための図。 図１に示した送信装置による動作の別の変形例について説明するための図。 図１に示した位相変更回路の変形例を示す図。 図７に示した位相変更回路を備える送信装置の動作について説明するための図。 従来の送信装置および受信装置の構成例を示すブロック図。 図９に示した位相調整回路の内部構成例を示すブロック図。 受信装置における制御電圧とクロックの位相との関係を説明するためのグラフ。

以下、この発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は繰り返さない。

以下、この発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は繰り返さない。

〔送信装置の構成〕
図１は、この発明の実施形態による送信装置の構成を示す。送信装置１１は、ＰＬＬ回路１０１と、パラレルシリアル変換回路１０２（データ送信回路）と、分周回路１０３と、位相変更回路１０４（クロック送信回路）と、位相制御回路１０５とを備える。この送信装置１１は、ｋビット（ｋは１以上の整数）のパラレルデータＤｉｎ［１：ｋ］をｋビットのシリアルデータに変換して送信データＤｏｕｔとして送信するとともに、所定の周波数を有する入力クロックＣＫｉｎに基づいて送信クロックＣＫｏｕｔを送信する。

ＰＬＬ回路１０１は、入力クロックＣＫｉｎの周波数をｋ倍し、内部クロックＣＫｒとして出力する。

パラレルシリアル変換回路１０２は、ＰＬＬ回路１０１からの内部クロックＣＫｒに同期して、ｋビットのパラレルデータＤｉｎ［１：ｋ］をｋビットのシリアルデータに変換し、送信データＤｏｕｔとして送信する。

分周回路１０３は、ＰＬＬ回路１０１からの内部クロックＣＫｒの周波数を（１／ｋ）に分周し、分周クロックＣＫ０として出力する。

位相変更回路１０４は、分周回路１０３からの分周クロックＣＫ０を受け、送信クロックＣＫｏｕｔを送信する。また、位相変更回路１０４は、送信クロックＣＫｏｕｔの位相を調整できるように構成されている。例えば、位相変更回路１０４は、縦続接続されたｎ個の遅延素子ＤＬＹ１，ＤＬＹ１，… と、位相制御回路１０５による制御に応答して分周クロックＣＫ０および遅延素子ＤＬＹ１，ＤＬＹ１，… のそれぞれの出力ＣＫ１，ＣＫ２，… ＣＫｎのうちいずれか１つを選択して出力する選択回路ＳＥＬ１とを含む。

位相制御回路１０５は、位相変更回路１０４から出力される送信クロックＣＫｏｕｔの位相を制御する。

ここでは、遅延素子ＤＬＹ１，ＤＬＹ１，… の各々の遅延量は“Ｐ”であり、分周クロックＣＫ０および遅延クロックＣＫ１，ＣＫ２，… ＣＫｎは、図２のように、位相が“Ｐ”ずつずれているものとする。なお、遅延素子ＤＬＹ１，ＤＬＹ１，… の各々の遅延量は、それぞれ異なるものであっても良い。また、遅延クロックＣＫ（Ｘ）とクロック信号ＣＫ（Ｘ＋３）との位相差は、送信データＤｏｕｔの１ビット幅に相当する位相量“ＤＰ”であるものとする（ここで、１≦Ｘ≦ｎ−３ である）。

〔受信装置の構成〕
送信対象となる受信装置は、例えば、図９，図１０に示した構成と同様であり、クロック生成回路（例えば、ＰＬＬ回路９１０，遅延調整回路９１１，多相クロック生成回路９１２等）と、位相比較回路（例えば、位相比較回路９１３，９１３，… ）と、遅延制御回路（例えば、遅延制御回路９１４）とを備える。クロック生成回路は、受信したクロックに基づいて１または複数の遅延クロックを生成する。また、クロック生成回路によって生成される遅延クロックの位相遅れ量は、制御電圧によって調整可能である。位相比較回路は、受信したデータの位相と遅延クロックの位相とを比較する。遅延制御回路は、位相比較回路による比較結果に基づいて制御電圧を増減する。なお、送信データＤｏｕｔをパラレルデータとして取り込むために、受信装置が、選択回路９１５や、シリアルパラレル変換回路９０２を備えていて良い。

〔送信装置による動作〕
次に、図３を参照しつつ、図１に示した送信装置による動作について説明する。なお、ここでは、説明の簡略化のため、受信装置は、図９，図１０に示した構成を有するものとする。

まず、時刻ｔ１になると、パラレルデータＤｉｎ［１：ｋ］と入力クロックＣＫｉｎとが送信装置１１に供給される。ＰＬＬ回路１０１は、入力クロックＣＫｉｎに基づいて内部クロックＣＫｒを出力する。パラレルシリアル変換回路１０２は、内部クロックＣＫｒに同期してパラレルデータＤｉｎ［１：ｋ］をパラレルシリアル変換して、送信データＤｏｕｔを送信する。一方、分周回路１０３は、内部クロックＣＫｒを分周し、分周クロックＣＫ０を位相変更回路１０４へ出力する。このとき、位相制御回路１０５は、遅延クロックＣＫ３を選択するように、選択回路ＳＥＬ１を制御する（すなわち、遅延クロックＣＫ３が送信クロックＣＫｏｕｔとして位相変更回路１０４から送信される）。このようにして、送信データＤｏｕｔおよび送信クロックＣＫｏｕｔ（遅延クロックＣＫ３）が受信装置９２に送信される。受信装置９２では、ＰＬＬ回路９１０は、送信装置１１からの送信クロックＣＫｏｕｔに基づいて、基準クロックＣＫａを出力し、遅延調整回路９１１は、制御電圧ＶＣに応じてＰＬＬ回路９１０からの基準クロックＣＫａを遅延させ多相クロック生成回路９１２に供給する。このように、受信装置９２では、遅延クロックＣＫ３である送信クロックＣＫｏｕｔに基づいて位相調整処理が実行される。

次に、時刻ｔ２になると、位相制御回路１０５は、遅延クロックＣＫ３よりも位相が“ＤＰ＋Ｐ”遅れている遅延クロックＣＫ７を選択するように、選択回路ＳＥＬ１を制御する（すなわち、遅延クロックＣＫ３に対する位相遅れ量が１ビット幅に相当する位相量よりも大きい遅延クロックＣＫ７が、送信クロックＣＫｏｕｔとして送信される）。これにより、受信装置９２では、遅延クロックＣＫ７である送信クロックＣＫｏｕｔに基づいて位相調整処理が再度実行される。なお、時刻ｔ１と時刻ｔ２との間の期間は、受信装置９２において位相調整処理が実行される程度の長さであれば良い。

以上のように、送信クロックＣＫｏｕｔの位相を変動させることにより、受信装置において位相調整処理を再度実行させることができ、安定状態（制御電圧ＶＣの変動に対する遅延クロックＣＫｂの位相ずれ量が小さい状態：例えば、図１１の状態Ｐｂ）で遅延クロックＣＫｂの位相がロックされる可能性を高くすることができる。これにより、受信装置のジッタ耐性を強化することができ、受信装置における送信データのミスラッチに起因する通信エラーを少なくすることができる。

〔位相変動量〕
なお、時刻ｔ２における送信クロックＣＫｏｕｔの位相変動量は、送信データＤｏｕｔの１ビット幅よりも小さくても良い。すなわち、時刻ｔ２において、送信クロックＣＫｏｕｔの位相を送信データＤｏｕｔと異なる位相に変動させれば、受信装置９２において位相調整処理を再度実行させることが可能である。

〔位相変動回数〕
さらに、図４，図５，図６のように、時刻ｔ２において送信クロックＣＫｏｕｔの位相を変動させた後、送信クロックＣＫｏｕｔの位相をさらに変動させても良い。例えば、図４では、時刻ｔ３，ｔ４，ｔ５に進むに連れて、送信クロックＣＫｏｕｔの位相は、位相量“Ｐ”ずつ段階的に進んでいき、図５では、位相量“Ｐ”ずつ段階的に遅れていく。また、図６では、位相量“Ｐ”ずつ段階的に進ませた後、時刻ｔ５において送信クロックＣＫｏｕｔの位相を位相量“２Ｐ”だけ遅延させている。逆に、位相量“Ｐ”ずつ段階的に遅延させた後、送信クロックＣＫｏｕｔの位相を進ませても良い。このように、送信クロックＣＫｏｕｔの位相を複数回変動させることにより、受信装置９２が安定状態になる可能性をさらに高くすることができる。

〔位相変動量および位相変動回数の決定〕
送信クロックＣＫｏｕｔの位相変動量および位相変動回数は、入力クロックＣＫｉｎの周波数に基づいて決定しても良い。例えば、位相制御回路１０５は、ＰＬＬ回路１０１の周波数情報（ローパスフィルタの電圧値等）に基づいて送信クロックＣＫｏｕｔの位相変動量および位相変動回数を決定しても良い。また、ＤＶＩやＨＤＭＩでは、送信クロックＣＫｏｕｔの周波数が規定されているので、位相制御回路１０５は、伝送規格に基づいて送信クロックＣＫｏｕｔの位相変動量および位相変動回数を決定しても良い。

〔位相変動の状態〕
また、送信クロックＣＫｏｕｔの変動は、段階的でなく、連続的であっても良い。例えば、送信装置１１が、図１に示した位相変更回路１０４に代えて、図７に示す位相変更回路１０４ａを備えていても良い。位相変更回路１０４ａは、遅延素子ＤＬＹ２と、可変電流源ＣＳ１，ＣＳ２とを含む。遅延素子ＤＬＹ２は、分周回路１０３からの分周クロックＣＫ０を受け送信クロックＣＫｏｕｔを出力する。可変電流源ＣＳ１，ＣＳ２は、遅延素子ＤＬＹ２に電流を供給する。位相制御回路１０５は、可変電流源ＣＳ１，ＣＳ２の電流量を調整する。可変電流源ＣＳ１，ＣＳ２の電流量が多くなる程、遅延素子ＤＬＹ２における遅延量が小さくなる。位相制御回路１０５による制御に応答して、可変電流源ＣＳ１，ＣＳ２は、電流量を徐々に変動させる。その結果、遅延素子ＤＬＹ２における遅延量が徐々に変動し、送信クロックＣＫｏｕｔの位相は、図８のように、連続的に変動する。

以上のように、この発明による送信方法および送信装置は、受信装置において安定状態で遅延クロックがロックされる可能性を高くすることができる。

１１ 送信装置
１０１ ＰＬＬ回路
１０２ パラレルシリアル変換回路（データ送信回路）
１０３ 分周回路
１０４，１０４ａ 位相変更回路（クロック送信回路）
１０５ 位相制御回路
ＤＬＹ１，ＤＬＹ２ 遅延素子
ＳＥＬ 選択回路
ＣＳ１，ＣＳ２ 可変電流源
９０ 伝送路
９１ 送信装置
９２ 受信装置
９０１ ＰＬＬ回路
９０２ 位相調整回路
９０３ シリアルパラレル変換回路
ＦＦ１ フリップフロップ
９１１ 遅延調整回路
９１２ 多相クロック生成回路
９１３ 位相比較回路
９１４ 遅延制御回路
９１５ 選択回路

Claims (10)

1. 受信クロックに基づいて遅延クロックを生成し且つ制御電圧によって当該遅延クロックの位相遅れ量を変更可能なクロック生成回路と、受信データの位相と前記クロック生成回路によって生成された遅延クロックの位相とを比較する位相比較回路と、前記位相比較回路による比較結果に基づいて前記制御電圧を増減する遅延制御回路とを含む受信装置へデータおよびクロックを送信する方法であって、
   前記受信装置へ送信データを送信するとともに、前記受信装置へ送信クロックを送信するステップ（ａ）と、
   前記ステップ（ａ）において送信された送信クロックの位相を、前記送信データと異なる位相に変動させるステップ（ｂ）とを備える
   ことを特徴とする送信方法。
2. 請求項１において、
   前記ステップ（ｂ）において送信クロックの位相を変動させた後、当該送信クロックの位相をさらに変動させるステップ（ｃ）をさらに備える
   ことを特徴とする送信方法。
3. 請求項２において、
   前記送信クロックは、所定の周波数を有する入力クロックに基づいて生成され、
   前記送信クロックの位相の変動は、前記入力クロックの周波数に基づいて実行される
   ことを特徴とする送信方法。
4. 請求項１，２，３のいずれか１項において、
   前記送信クロックの位相の変動は、段階的である
   ことを特徴とする送信方法。
5. 請求項１，２，３のいずれか１項において、
   前記送信クロックの位相の変動は、連続的である
   ことを特徴とする送信方法。
6. 受信クロックに基づいて遅延クロックを生成し且つ制御電圧によって当該遅延クロックの位相遅れ量を変更可能なクロック生成回路と、受信データの位相と前記クロック生成回路によって生成された遅延クロックの位相とを比較する位相比較回路と、前記位相比較回路による比較結果に基づいて前記制御電圧を増減する遅延制御回路とを含む受信装置へデータおよびクロックを送信する装置であって、
   前記受信装置へ送信データを送信するデータ送信回路と、
   前記データ送信回路による送信データの送信とともに前記受信装置へ送信クロックを送信し、且つ、当該送信クロックの位相を調整可能であるクロック送信回路と、
   前記クロック送信回路による送信クロックの送信後、当該送信クロックの位相を、前記送信データと異なる位相に変動させる位相制御回路とを備える
   ことを特徴とする送信装置。
7. 請求項６において、
   前記位相制御回路は、前記送信クロックの位相を複数回変動させる
   ことを特徴とする送信装置。
8. 請求項７において、
   前記クロック送信回路は、所定の周波数を有する入力クロックに基づいて前記送信クロックを生成し、
   前記位相制御回路は、前記入力クロックの周波数に基づいて前記送信クロックの位相を変動させる
   ことを特徴とする送信装置。
9. 請求項６，７，８のいずれか１項において、
   前記クロック送信回路は、
   縦続接続された複数の遅延素子と、
   前記位相制御回路による制御に応答して前記複数の遅延素子のうちいずれか１つの出力を選択して出力する選択回路とを含む
   ことを特徴とする送信装置。
10. 請求項６，７，８のいずれか１項において、
    前記クロック送信回路は、
    前記送信クロックを出力する遅延素子と、
    前記遅延素子に電流を供給する可変電流源とを含み、
    前記位相制御回路は、前記可変電流源の電流量を調整することにより、前記送信クロックの位相を変動させる
    ことを特徴とする送信装置。

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