JP2010288256A

JP2010288256A - クロックデータ再生回路

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Publication number: JP2010288256A
Application number: JP2010045660A
Authority: JP
Inventors: Hiroaki Katsurai; 宏明桂井; Yusuke Otomo; 祐輔大友; Hideki Kamitsuna; 秀樹上綱; Jun Terada; 純寺田
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 2009-05-14
Filing date: 2010-03-02
Publication date: 2010-12-24
Anticipated expiration: 2030-03-02
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Abstract

【課題】複数のＶＣＯ間の発振周波数のばらつきを補償し、低ジッタで大きな電源電圧・温度変動耐性を実現する。
【解決手段】第１の発振回路および第２の発振回路と、第２の発振回路が出力するクロックと参照クロックを周波数比較し、その周波数誤差に応じた周波数制御信号Ａで第２の発振回路および第１の発振回路の発振周波数を制御するＰＬＬ手段とを備えたクロックデータ再生回路において、第１〜第２の発振回路の回路間ばらつきによる発振周波数のずれを調整する回路間ばらつき調整信号Ｃa,Ｃbを入力する端子を備え、第１〜第２の発振回路はそれぞれ２つの制御端子を備え、それぞれの一方の制御端子に周波数制御信号Ａを入力し、第１の発振回路の他方の制御端子に回路間ばらつき調整信号Ｃaを入力し、第２の発振回路の他方の制御端子に回路間ばらつき調整信号Ｃbを入力する構成。
【選択図】図１

Description

本発明は、入力データと周波数および位相が同期したクロックを抽出し、このクロックにより入力データのリタイミングを行うクロックデータ再生回路に関する。

ＦＴＴＨ(Fiber To The Hpme) を実現する手法として開発が進められているＰＯＮ(Passive Optical Network) システムではバーストデータを扱う。したがって、ＰＯＮシステムでは、非同期に受け取るバーストデータに対し瞬時に位相同期を確立してクロックを抽出し、このクロックに同期してデータをリタイミングして送り出すクロックデータ再生回路（ＣＤＲ：Clock Data Recovery)が必須である。

図１０は、従来のクロックデータ再生回路の第１の構成例を示す（特許文献１，非特許文献１）。
図において、クロックデータ再生回路は、遅延回路１１、フリップフロップ回路（ＦＦ）１２、ゲーティング回路１３、ゲート付き電圧制御発振器（Ｇ−ＶＣＯ）１４から構成される。ゲーティング回路１３は、入力データが「０」から「１」、「１」から「０」のいずれか、または両方に遷移したときにパルスを出力する。Ｇ−ＶＣＯ１４は、ゲーティング回路１３から入力データに位相同期したパルスを入力し、発振位相を入力データの位相に同期させる。発振位相が制御されたＧ−ＶＣＯ１４の出力は、再生クロックとして取り出されるとともに、ＦＦ１２のクロック端子に入力する。ＦＦ１２のデータ入力端子には遅延回路１１を介して入力データが入力され、クロック端子に入力する再生クロックでリタイミングした再生データが出力される。

図１１は、従来のクロックデータ再生回路の第２の構成例を示す（特許文献１，非特許文献１）。
本構成例は、図１０の回路構成に加えて、Ｇ−ＶＣＯ１４と同じ回路構成のサブＶＣＯ１５を備える。サブＶＣＯ１５の出力は周波数比較器１６に入力され、入力データのデータレートと等しい周波数またはその周波数の整数分の１の周波数の参照クロックと周波数比較され、その周波数誤差に応じた周波数制御信号でサブＶＣＯ１５の発振周波数を制御するＰＬＬ(Phase-Locked Loop) が構成される。この参照クロックとサブＶＣＯ１５を同期させる周波数制御信号はＧ−ＶＣＯ１４の周波数制御端子にも入力され、Ｇ−ＶＣＯ１４とサブＶＣＯ１５の発振周波数が同じになるように制御される。

このような構成により、Ｇ−ＶＣＯ１４は、入力データが入力されていないときでもそのデータレートと同じ周波数で発振を継続し、入力データが入力されたときには位相のみを合せるだけで、入力データと再生クロックの位相同期を瞬時に確立させることができる。

特開２００７−１８１０００号公報

M.Nogawa, et al.,"A 10 Gb/s Burst-Mode CDR IC in 0.13 μm CMOS",Digest of Technical Papers, ISSCC 2005

ところで、図１１に示す従来のクロックデータ再生回路において、Ｇ−ＶＣＯ１４とサブＶＣＯ１５が同一チップ内、同一の回路構成であっても、実際には素子のばらつき、電流値の違い、温度の不均一等のさまざまな要因により、同じ周波数制御信号を与えても双方の発振周波数に誤差が生じる。この発振周波数の誤差により、入力データに対してＧ−ＶＣＯ１４の再生クロックの位相がずれていくとそれがジッタの原因になる。

また、ＶＣＯの発振周波数範囲は、ウエハのプロセスばらつきによっても変動する。ＶＣＯは、電源や温度等が変動しても常に一定の周波数で発振することが求められるが、プロセス変動も考慮に入れて広い発振周波数範囲をもったＶＣＯを設計することは困難であった。

本発明は、ＶＣＯの発振周波数のばらつきを補償し、低ジッタで電源電圧・温度変動耐性が大きいクロックデータ再生回路を提供することを目的とする。

第１の発明は、入力データと周波数および位相が同期した再生クロックを出力する第１の発振回路と、第１の発振回路と同一周波数のクロックを出力する第２の発振回路と、第２の発振回路が出力するクロックと参照クロックを周波数比較し、その周波数誤差に応じた周波数制御信号Ａで第１〜第２の発振回路の発振周波数を制御するＰＬＬ手段とを備えたクロックデータ再生回路において、第１〜第２の発振回路の回路間ばらつきによる発振周波数のずれを調整する回路間ばらつき調整信号Ｃa ，Ｃb を入力する端子を備え、第１〜第２の発振回路はそれぞれ２つの制御端子を備え、それぞれの一方の制御端子に周波数制御信号Ａを入力し、第１の発振回路の他方の制御端子に回路間ばらつき調整信号Ｃa を入力し、第２の発振回路の他方の制御端子に回路間ばらつき調整信号Ｃb を入力する構成である。

第２の発明は、入力データと周波数および位相が同期した再生クロックを出力する第１の発振回路と、第１の発振回路と同一周波数のクロックを出力する第２の発振回路と、第２の発振回路が出力するクロックと参照クロックを周波数比較し、その周波数誤差に応じた周波数制御信号Ａで第１〜第２の発振回路の発振周波数を制御するＰＬＬ手段とを備えたクロックデータ再生回路において、第１〜第２の発振回路のプロセスばらつきによる発振周波数のずれを調整するプロセスばらつき調整信号Ｂを入力する端子と、第１の発振回路の回路間ばらつきによる発振周波数のずれを調整する回路間ばらつき調整信号Ｃを入力する端子と、プロセスばらつき調整信号Ｂと回路間ばらつき調整信号Ｃを加算する加算器とを備え、第１〜第２の発振回路はそれぞれ２つの制御端子を備え、それぞれの一方の制御端子に周波数制御信号Ａを入力し、第２の発振回路の他方の制御端子にプロセスばらつき調整信号Ｂを入力し、第１の発振回路の他方の制御端子に加算器の出力信号を入力する構成である。

第３の発明は、入力データが遷移するタイミングでゲーティングパルスを出力するゲーティング回路と、ゲーティングパルスを入力して入力データと周波数および位相が同期した再生クロックを出力する第１の発振回路と、第１の発振回路と同一周波数のクロックを出力する第２の発振回路と、第２の発振回路が出力するクロックと参照クロックを周波数比較し、その周波数誤差に応じた周波数制御信号Ａで第１〜第２の発振回路の発振周波数を制御するＰＬＬ手段とを備えたクロックデータ再生回路において、ゲーティング回路のプロセスばらつきによるゲーティングパルスのパルス幅のずれ、および第１〜第２の発振回路のプロセスばらつきによる発振周波数のずれを調整するプロセスばらつき調整信号Ｂを入力する端子と、第１の発振回路の回路間ばらつきによる発振周波数のずれを調整する回路間ばらつき調整信号Ｃ１を入力する端子と、ゲーティング回路の回路間ばらつきによるゲーティングパルスのパルス幅のずれを調整する回路間ばらつき調整信号Ｃ２を入力する端子と、プロセスばらつき調整信号Ｂと回路間ばらつき調整信号Ｃ１，Ｃ２をそれぞれ加算する第１の加算器および第２の加算器とを備え、ゲーティング回路および第１〜第２の発振回路はそれぞれ２つの制御端子を備え、それぞれの一方の制御端子に周波数制御信号Ａを入力し、第２の発振回路の他方の制御端子にプロセスばらつき調整信号Ｂを入力し、第１の発振回路の他方の制御端子に第１の加算器の出力信号を入力し、ゲーティング回路の他方の制御端子に第２の加算器の出力信号を入力する構成である。

第４の発明は、データ信号が遷移するタイミングでゲーティングパルスを出力するゲーティング回路と、ゲーティングパルスにより発振位相が検出されるクロックを出力する第１の発振回路と、第１の発振回路と同一周波数のクロックを出力する第２の発振回路と、第１の発振回路からクロックを入力してデータ信号と周波数および位相が同期した再生クロックを出力する第３の発振回路と、第２の発振回路が出力するクロックと参照クロックを周波数比較し、その周波数誤差に応じた周波数制御信号Ａで第１〜第３の発振回路の発振周波数を制御するＰＬＬ手段とを備えたクロックデータ再生回路において、ゲーティング回路のプロセスばらつきによるゲーティングパルスのパルス幅のずれ、および第１〜第３の発振回路のプロセスばらつきによる発振周波数のずれを調整するプロセスばらつき調整信号Ｂを入力する端子と、第１の発振回路の回路間ばらつきによる発振周波数のずれを調整する回路間ばらつき調整信号Ｃ１を入力する端子と、ゲーティング回路の回路間ばらつきによるゲーティングパルスのパルス幅のずれを調整する回路間ばらつき調整信号Ｃ２を入力する端子と、第３の発振回路の回路間ばらつきによる発振周波数のずれを調整する回路間ばらつき調整信号Ｃ３を入力する端子と、プロセスばらつき調整信号Ｂと回路間ばらつき調整信号Ｃ１，Ｃ２，Ｃ３をそれぞれ加算する第１の加算器および第２の加算器および第３の加算器とを備え、ゲーティング回路および第１〜第３の発振回路はそれぞれ２つの制御端子を備え、それぞれの一方の制御端子に周波数制御信号Ａを入力し、第２の発振回路の他方の制御端子にプロセスばらつき調整信号Ｂを入力し、第１の発振回路の他方の制御端子に第１の加算器の出力信号を入力し、ゲーティング回路の他方の制御端子に第２の加算器の出力信号を入力し、第３の発振回路の他方の制御端子に第３の加算器の出力信号を入力する構成である。

第１〜第４の発明のクロックデータ再生回路において、参照クロックまたは第２の発振回路から出力されるクロックの少なくとも一方の周波数を分周する分周器を備えてもよい。

第２〜第４の発明のクロックデータ再生回路において、プロセスばらつき調整信号Ｂを入力する端子に代えて、定電圧発生回路からプロセスばらつき調整信号Ｂと同等の固定値を出力する構成としてもよい。

第１〜第４の発明のクロックデータ再生回路において、発振回路は、奇数個のインバータをエミッタフォロワ回路を介してリング状に接続した構成であり、少なくとも２つのエミッタフォロワ回路の出力端と接地間にそれぞれ可変容量素子を接続し、それぞれの可変容量素子の容量制御端子を２つの制御端子とする構成である。

第３または第４の発明のクロックデータ再生回路において、ゲーティング回路は、複数のインバータをエミッタフォロワ回路を介して接続した遅延回路を含み、少なくとも２つのエミッタフォロワ回路の出力端と接地間にそれぞれ可変容量素子を接続し、それぞれの可変容量素子の容量制御端子を２つの制御端子とする構成である。

第２〜第４の発明のクロックデータ再生回路において、各調整信号をＮビットバイナリ信号（Ｎは２以上の整数）としたときに、プロセスばらつき調整信号を上位ビットに割り当て、回路間ばらつき調整信号を下位ビットに割り当て、加算器としてＮ＋１ビット加算器を用いる構成としてもよい。

第１〜第４の発明のクロックデータ再生回路において、各調整信号を入力する端子は複数のバイナリ入力端子とし、各バイナリ入力端子は、電源電位との接続または接地電位との接続により「１」または「０」を与える手段を備える。また、電源電位と接地電位との間に抵抗分圧回路を備え、各バイナリ入力端子は、電源電位から抵抗分圧により得られる電位を「１」として出力する構成としてもよい。

本発明のクロックデータ再生回路は、発振回路の特性差による発振周波数のずれやゲーティング回路のゲーティングパルス幅のずれを補償し、低ジッタの再生クロックを得ることができる。また、プロセスばらつきの補償により、電源電圧・温度のみに対応した設計を行うことができるので、電源電圧・温度変動耐性を高めることができる。

本発明の実施例１の構成例を示す図である。ＶＣＯの制御例を説明する図である。本発明の実施例２の構成例を示す図である。本発明の実施例３の構成例を示す図である。本発明の実施例４の構成例を示す図である。本発明の実施例５の構成例を示す図である。Ｇ−ＶＣＯ１４，サブＶＣＯ１５，ゲーティング回路１３，メインＶＣＯ１９の構成例を示す図である。調整信号の入力部の構成例を示す図である。調整信号の入力部および加算器の構成例を示す図である。従来のクロックデータ再生回路の第１の構成例を示す図である。従来のクロックデータ再生回路の第２の構成例を示す図である。

図１は、本発明の実施例１の構成例を示す。
図において、遅延回路１１、フリップフロップ回路（ＦＦ）１２、ゲーティング回路１３、ゲート付き電圧制御発振器（Ｇ−ＶＣＯ）１４、サブＶＣＯ１５、周波数比較器１６は、図１３に示す従来のクロックデータ再生回路と同様の接続構成であり、Ｇ−ＶＣＯ１４とサブＶＣＯ１５は参照クロックに周波数同期するとともに、入力データに位相同期した再生クロックを出力する。

Ｇ−ＶＣＯ１４とサブＶＣＯ１５の中心周波数および特性差を製造時に測定し、得られた中心周波数の設計値からのずれとＶＣＯ間の特性差を補償するために、Ｇ−ＶＣＯ１４とサブＶＣＯ１５の周波数制御端子に入力する回路間ばらつき調整信号Ｃa ，Ｃb を用意する。

本実施例のＧ−ＶＣＯ１４は、周波数比較器１６から出力される周波数制御信号Ａと、固定値の回路間ばらつき調整信号Ｃa を入力する２つの周波数制御端子を備える。本実施例のサブＶＣＯ１５は、周波数比較器１６から出力される周波数制御信号Ａと、固定値の回路間ばらつき調整信号Ｃb を入力する２つの周波数制御端子を備え、参照クロックに周波数同期するように発振周波数を制御する。Ｇ−ＶＣＯ１４およびサブＶＣＯ１５の発振周波数範囲は、図２に示すように、所定の発振周波数が中心となるように回路間ばらつき調整信号Ｃa ，Ｃb によって調整され、発振周波数範囲を全体的に引き上げ、または引き下げることができる。これにより、Ｇ−ＶＣＯ１４およびサブＶＣＯ１５の発振周波数は、周波数制御信号Ａにより目的とする同一の発振周波数に収束しやすくなり、参照クロックの周波数で発振するように制御することができる。特に、発振周波数が高い場合または低い場合においても、ＶＣＯ間の発振周波数差を低減することができる。

Ｇ−ＶＣＯ１４およびサブＶＣＯ１５は、図７(a),(b) に示すように、奇数個のインバータをエミッタフォロワ回路ＥＦを介してリング状に接続したリングＶＣＯとし、エミッタフォロワ回路ＥＦの出力端と接地間に可変容量素子（例えばＭＯＳバラクタ）を接続した構成である。ただし、Ｇ−ＶＣＯ１４は、初段のインバータはＮＡＮＤ回路を用い、一方の入力端にゲーティング回路１３の出力を接続し、他方の入力端にＧ−ＶＣＯ１４の出力を接続する。サブＶＣＯ１５は、Ｇ−ＶＣＯ１４と同様の構成であるが、初段のＮＡＮＤ回路の一方の入力をハイレベル固定とする。エミッタフォロワ回路ＥＦおよび可変容量素子は少なくとも２つあり、可変容量素子の容量可変端子に周波数制御信号Ａと、回路間ばらつき調整信号Ｃa ，Ｃb を接続する。これにより、複数の制御電圧を与えることができるＶＣＯを構成することができる。また、複数の可変容量素子のサイズが異なるものを用いることにより、各制御電圧に対する発振周波数の感度を個別に設定することができる。

なお、本実施例のクロックデータ再生回路において、遅延回路１１およびゲーティング回路１３を省略した構成であってもよい。その場合には、Ｇ−ＶＣＯ１４は、後述する実施例４のメインＶＣＯ１９と同様の構成となる。

図３は、本発明の実施例２の構成例を示す。
本実施例は、実施例１のＧ−ＶＣＯ１４およびサブＶＣＯ１５に与える回路間ばらつき調整信号Ｃa ，Ｃb に代えて、プロセスばらつき調整信号Ｂと回路間ばらつき調整信号Ｃを用いることを特徴とする。

本実施例のサブＶＣＯ１５は、周波数比較器１６から出力される周波数制御信号Ａと、固定値のプロセスばらつき調整信号Ｂを入力する２つの周波数制御端子を備え、参照クロックに周波数同期するように発振周波数を制御する。サブＶＣＯ１５の発振周波数範囲は、所定の発振周波数が中心となるようにプロセスばらつき調整信号Ｂによって調整される。

本実施例のＧ−ＶＣＯ１４は、周波数比較器１６から出力される周波数制御信号Ａと、加算器１７で加算されるプロセスばらつき調整信号Ｂと回路間ばらつき調整信号Ｃの加算信号（Ｂ＋Ｃ）を入力する２つの周波数制御端子を備える。

ここで、Ｇ−ＶＣＯ１４とサブＶＣＯ１５との間に回路間ばらつき（特性差）がない場合は、加算器１７に入力する回路間ばらつき調整信号Ｃが「０」となり、プロセスばらつき調整信号Ｂが加算器１７をスルーしてＧ−ＶＣＯ１４に入力する。すなわち、Ｇ−ＶＣＯ１４とサブＶＣＯ１５は、周波数比較器１６から出力される周波数制御信号Ａと、プロセスばらつき信号Ｂにより同一周波数で発振するように制御される。

Ｇ−ＶＣＯ１４とサブＶＣＯ１５との間に回路間ばらつき（特性差）がある場合は、プロセスばらつき調整信号Ｂと回路間ばらつき調整信号Ｃが加算器１７で加算され、Ｇ−ＶＣＯ１４に入力する。これにより、Ｇ−ＶＣＯ１４とサブＶＣＯ１５との間で、回路間ばらつきが調整され、周波数制御信号Ａに対して同一周波数で発振するように制御される。

図４は、本発明の実施例３の構成例を示す。
本実施例は、実施例２におけるゲーティング回路１３とＧ−ＶＣＯ１４とサブＶＣＯ１５が同様の回路構成をとる場合に、周波数比較器１６から出力される周波数制御信号ＡをＧ−ＶＣＯ１４およびサブＶＣＯ１５に入力するとともにゲーティング回路１３にも入力する。さらに、ゲーティング回路１３とＧ−ＶＣＯ１４とサブＶＣＯ１５の特性を補償するためのプロセスばらつき調整信号Ｂ、Ｇ−ＶＣＯ１４の発振周波数を調整する回路間ばらつき調整信号Ｃ１、ゲーティング回路１３のゲーティングパルス幅を調整する回路間ばらつき調整信号Ｃ２を用意する。回路間ばらつき調整信号Ｃ１は、実施例２と同様に、加算器１７−１でプロセスばらつき調整信号Ｂと加算してＧ−ＶＣＯ１４の周波数制御端子に入力する。回路間ばらつき調整信号Ｃ２は、加算器１７−２でプロセスばらつき調整信号Ｂと加算してゲーティング回路１３の遅延量制御端子に入力する。

Ｇ−ＶＣＯ１４およびサブＶＣＯ１５は、図７(a),(b) に示すように、奇数個のインバータをエミッタフォロワ回路ＥＦを介してリング状に接続したリングＶＣＯである。Ｇ−ＶＣＯ１４とサブＶＣＯ１５が特性差に起因する発振周波数差を有している場合、サブＶＣＯ１５はプロセスばらつき調整信号Ｂを用いて、Ｇ−ＶＣＯ１４はプロセスばらつき調整信号Ｂと回路間ばらつき調整信号Ｃ１の加算信号を用いて調整することにより、周波数制御信号Ａに対して同一周波数で発振するように制御することができる。

ゲーティング回路１３は、図７(c) に示すように、入力データをＴ／２遅延させる遅延回路１３１と（Ｔは入力データの周期）、入力データと遅延回路１３１の出力を入力するＮＡＮＤ回路１３２で構成される。なお、ＮＡＮＤ回路１３２はＥＸＯＲ回路でもよい。遅延回路１３１は、Ｇ−ＶＣＯ１４と同様の複数のインバータとエミッタフォロワ回路ＥＦを縦属に接続し、初段のＮＡＮＤ回路の一方の入力端をハイレベル固定とした構成である。エミッタフォロワ回路ＥＦの出力端と接地間に可変容量素子（例えばＭＯＳバラクタ）を接続し、その容量可変端子に制御信号を与えることにより遅延量が調整される。ここでは、周波数制御信号Ａ、プロセスばらつき調整信号Ｂと回路間ばらつき調整信号Ｃ２の加算信号を入力することにより、遅延回路１３１の遅延量、すなわちゲーティングパルス幅を調整することができる。

ただし、同符号連続耐性などに関わるＧ−ＶＣＯ１４とサブＶＣＯ１５の発振周波数差に対して、ゲーティングパルス幅を決定するゲーティング回路１３の遅延量の精度が要求されない場合には、回路間ばらつき調整信号Ｃ２を使用しない構成としてもよいし、Ｇ−ＶＣＯ１４に用いる回路間ばらつき調整信号Ｃ１と兼用してもよい。

図５は、本発明の実施例４の構成例を示す。
本実施例は、実施例３の構成において、Ｇ−ＶＣＯ１４の後段にメインＶＣＯ１９を接続し、メインＶＣＯ１９の出力を再生クロックとする構成である。メインＶＣＯ１９は、図７(d) に示すように、奇数個のインバータを用いたリングＶＣＯであり、初段のインバータとなるＮＡＮＤ回路の一方の入力端をハイレベル固定とし、他方の入力端に前段のＧ−ＶＣＯ１４の出力とメインＶＣＯ１９の出力を合せて入力する。これにより、再生クロックのジッタを低減することができる。

メインＶＣＯ１９の発振周波数を調整する回路間ばらつき調整信号Ｃ３を用意し、加算器１７−３でプロセスばらつき調整信号Ｂと加算してメインＶＣＯ１９の周波数制御端子に入力する。これにより、ゲーティング回路１３と、Ｇ−ＶＣＯ１４と、メインＶＣＯ１９と、サブＶＣＯ１５との間の特性差を補償することができる。

ただし、同符号連続耐性などに関わるメインＶＣＯ１９とＧ−ＶＣＯ１４とサブＶＣＯ１５の発振周波数差に対して、ゲーティングパルス幅を決定するゲーティング回路１３の遅延量の精度が要求されない場合には、回路間ばらつき調整信号Ｃ２を使用しない構成としてもよいし、回路間ばらつき調整信号Ｃ１またはＣ３と兼用してもよい。さらに、メインＶＣＯ１９とＧ−ＶＣＯ１４の特性差が小さい場合には、回路間ばらつき調整信号Ｃ１とＣ３と兼用してもよい。

図６は、本発明の実施例５の構成例を示す。
本実施例の特徴は、実施例１〜４の構成において、サブＶＣＯ１５の出力を分周器２１で１／ｎに分周し、参照クロックを分周器２２で１／ｍに分周し、その後に周波数比較器１６で周波数差を検出するところにある。ｎおよびｍは整数である。ここでは、実施例２に適用した例を示す。

サブＶＣＯ１５の発振周波数が高い場合には、分周した後に参照クロックと比較することにより、周波数比較器１６に要求される動作速度を緩和することができる。この場合、参照クロックの周波数は、入力データのデータレートのｍ／ｎの周波数に設定する。また、サブＶＣＯ１５の発振周波数を参照クロックと異なる任意の周波数とすることができる。

実施例２〜実施例５において、プロセスばらつき調整信号Ｂは固定値であるので、外部から入力する代わりに内部に備える定電圧発生回路から与えるようにしてもよい。

実施例１〜実施例５におけるプロセスばらつき調整信号Ｂや回路間ばらつき調整信号Ｃa ，Ｃb ，Ｃ１〜Ｃ３は、それぞれ単一の制御電圧を入力する構成でもよいし、多ビットの入力信号をＶＣＯやゲーティング回路の内部で制御電圧に変換する構成としてもよい。

例えば、各調整信号の入力部を複数のバイナリ入力端子とし、図８(a) にその１ビット分を示すように、ヒューズ素子Ｆを介して接地し、高抵抗Ｒを介して電源電位ＶＤＤに接続する。図のような場合、バイナリ入力端子はヒューズを接続することにより「０」、切断することにより「１」に固定される。プロセスばらつきおよび回路間ばらつきは、チップ特有のものであるため、製造時に一度正しい値を設定すれば固定してもよいので、各バイナリ入力端子に外部から「１」，「０」を入力する代わりに、適当なヒューズを焼き切るか否かの措置により「１」，「０」に固定する構成としてもよい。

また、図８(b) に示すように、バイナリ入力端子と電源電位ＶＤＤとを抵抗Ｒ１およびヒューズ素子Ｆを介して接続し、バイナリ入力端子と接地電位とを抵抗Ｒ２（Ｒ１＜Ｒ２）を介して接続してもよい。本構成では、バイナリ入力端子はヒューズで開放または接続を選択し、接地電位（「０」）または抵抗Ｒ１，Ｒ２の抵抗分圧による所定値（「１」）を設定することができる。

また、以上のバイナリ入力端子のヒューズ素子Ｆに代えて、ボンディング工程により開放または接続を選択する構成としてよい。

このようなＮビットバイナリ信号は、図９(a) に示すように、Ｎビットデジタル／アナログ変換器（ＤＡＣ）および低域通過フィルタ（ＬＰＦ）を用いてアナログ電圧に変換し、各調整信号としてもよい。また、実施例２〜実施例５のように２つの調整信号を加算する必要がある場合には、図９(b) に示すように、例えば加算器の上位ビットにプロセスばらつき調整信号（２ビット、Ｆ５，Ｆ６）を割り当て、下位ビットに回路間ばらつき調整信号（５＋１ビット、ＦＵＤ，Ｆ０〜Ｆ４）を割り当てる。回路間ばらつき調整信号の１ビットを加減算を決める符号ビットとする場合、（Ｎ＋１）ビット加算器を用いて図のように接続する。この加算器の出力をＮビットＤＡＣおよびＬＰＦを用いて、両調整信号を加算した信号を生成する。

本構成により、ＶＣＯ間のばらつきによる発振周波数差よりも、プロセスばらつきによる発振周波数差が大きい場合には、それぞれを最小限のビット数で調整することが可能となり、配線数およびパット数を削減することができる。

１１遅延回路
１２フリップフロップ回路（ＦＦ）
１３ゲーティング回路
１４ゲート付き電圧制御発振器（Ｇ−ＶＣＯ）
１５サブＶＣＯ
１６周波数比較器
１７，１７−１，１７−２，１７−３加算器
１８ＶＣＯ
１９メインＶＣＯ
２１分周器（１／ｎ）
２２分周器（１／ｍ）

Claims

入力データと周波数および位相が同期した再生クロックを出力する第１の発振回路と、
前記第１の発振回路と同一周波数のクロックを出力する第２の発振回路と、
前記第２の発振回路が出力するクロックと参照クロックを周波数比較し、その周波数誤差に応じた周波数制御信号Ａで前記第１〜第２の発振回路の発振周波数を制御するＰＬＬ手段と
を備えたクロックデータ再生回路において、
前記第１〜第２の発振回路の回路間ばらつきによる発振周波数のずれを調整する回路間ばらつき調整信号Ｃa ，Ｃb を入力する端子を備え、
前記第１〜第２の発振回路はそれぞれ２つの制御端子を備え、それぞれの一方の制御端子に前記周波数制御信号Ａを入力し、前記第１の発振回路の他方の制御端子に前記回路間ばらつき調整信号Ｃa を入力し、前記第２の発振回路の他方の制御端子に前記回路間ばらつき調整信号Ｃb を入力する構成である
ことを特徴とするクロックデータ再生回路。
入力データと周波数および位相が同期した再生クロックを出力する第１の発振回路と、
前記第１の発振回路と同一周波数のクロックを出力する第２の発振回路と、
前記第２の発振回路が出力するクロックと参照クロックを周波数比較し、その周波数誤差に応じた周波数制御信号Ａで前記第１〜第２の発振回路の発振周波数を制御するＰＬＬ手段と
を備えたクロックデータ再生回路において、
前記第１〜第２の発振回路のプロセスばらつきによる発振周波数のずれを調整するプロセスばらつき調整信号Ｂを入力する端子と、
前記第１の発振回路の回路間ばらつきによる発振周波数のずれを調整する回路間ばらつき調整信号Ｃを入力する端子と、
前記プロセスばらつき調整信号Ｂと前記回路間ばらつき調整信号Ｃを加算する加算器とを備え、
前記第１〜第２の発振回路はそれぞれ２つの制御端子を備え、それぞれの一方の制御端子に前記周波数制御信号Ａを入力し、前記第２の発振回路の他方の制御端子に前記プロセスばらつき調整信号Ｂを入力し、前記第１の発振回路の他方の制御端子に前記加算器の出力信号を入力する構成である
ことを特徴とするクロックデータ再生回路。
入力データが遷移するタイミングでゲーティングパルスを出力するゲーティング回路と、
前記ゲーティングパルスを入力して前記入力データと周波数および位相が同期した再生クロックを出力する第１の発振回路と、
前記第１の発振回路と同一周波数のクロックを出力する第２の発振回路と、
前記第２の発振回路が出力するクロックと参照クロックを周波数比較し、その周波数誤差に応じた周波数制御信号Ａで前記第１〜第２の発振回路の発振周波数を制御するＰＬＬ手段と
を備えたクロックデータ再生回路において、
前記ゲーティング回路のプロセスばらつきによる前記ゲーティングパルスのパルス幅のずれ、および前記第１〜第２の発振回路のプロセスばらつきによる発振周波数のずれを調整するプロセスばらつき調整信号Ｂを入力する端子と、
前記第１の発振回路の回路間ばらつきによる発振周波数のずれを調整する回路間ばらつき調整信号Ｃ１を入力する端子と、
前記ゲーティング回路の回路間ばらつきによる前記ゲーティングパルスのパルス幅のずれを調整する回路間ばらつき調整信号Ｃ２を入力する端子と、
前記プロセスばらつき調整信号Ｂと前記回路間ばらつき調整信号Ｃ１，Ｃ２をそれぞれ加算する第１の加算器および第２の加算器とを備え、
前記ゲーティング回路および前記第１〜第２の発振回路はそれぞれ２つの制御端子を備え、それぞれの一方の制御端子に前記周波数制御信号Ａを入力し、前記第２の発振回路の他方の制御端子に前記プロセスばらつき調整信号Ｂを入力し、前記第１の発振回路の他方の制御端子に前記第１の加算器の出力信号を入力し、前記ゲーティング回路の他方の制御端子に前記第２の加算器の出力信号を入力する構成である
ことを特徴とするクロックデータ再生回路。
データ信号が遷移するタイミングでゲーティングパルスを出力するゲーティング回路と、
前記ゲーティングパルスにより発振位相が検出されるクロックを出力する第１の発振回路と、
前記第１の発振回路と同一周波数のクロックを出力する第２の発振回路と、
前記第１の発振回路から前記クロックを入力して前記データ信号と周波数および位相が同期した再生クロックを出力する第３の発振回路と、
前記第２の発振回路が出力するクロックと参照クロックを周波数比較し、その周波数誤差に応じた周波数制御信号Ａで前記第１〜第３の発振回路の発振周波数を制御するＰＬＬ手段と
を備えたクロックデータ再生回路において、
前記ゲーティング回路のプロセスばらつきによる前記ゲーティングパルスのパルス幅のずれ、および前記第１〜第３の発振回路のプロセスばらつきによる発振周波数のずれを調整するプロセスばらつき調整信号Ｂを入力する端子と、
前記第１の発振回路の回路間ばらつきによる発振周波数のずれを調整する回路間ばらつき調整信号Ｃ１を入力する端子と、
前記ゲーティング回路の回路間ばらつきによる前記ゲーティングパルスのパルス幅のずれを調整する回路間ばらつき調整信号Ｃ２を入力する端子と、
前記第３の発振回路の回路間ばらつきによる発振周波数のずれを調整する回路間ばらつき調整信号Ｃ３を入力する端子と、
前記プロセスばらつき調整信号Ｂと前記回路間ばらつき調整信号Ｃ１，Ｃ２，Ｃ３をそれぞれ加算する第１の加算器および第２の加算器および第３の加算器とを備え、
前記ゲーティング回路および前記第１〜第３の発振回路はそれぞれ２つの制御端子を備え、それぞれの一方の制御端子に前記周波数制御信号Ａを入力し、前記第２の発振回路の他方の制御端子に前記プロセスばらつき調整信号Ｂを入力し、前記第１の発振回路の他方の制御端子に前記第１の加算器の出力信号を入力し、前記ゲーティング回路の他方の制御端子に前記第２の加算器の出力信号を入力し、前記第３の発振回路の他方の制御端子に前記第３の加算器の出力信号を入力する構成である
ことを特徴とするクロックデータ再生回路。
請求項１〜請求項４のいずれかに記載のクロックデータ再生回路において、
前記参照クロックまたは前記第２の発振回路から出力されるクロックの少なくとも一方の周波数を分周する分周器を備えた
ことを特徴とするクロックデータ再生回路。
請求項２〜請求項４のいずれかに記載のクロックデータ再生回路において、
前記プロセスばらつき調整信号Ｂを入力する端子に代えて、定電圧発生回路から前記プロセスばらつき調整信号Ｂと同等の固定値を出力する構成である
ことを特徴とするクロックデータ再生回路。
請求項１〜請求項４のいずれかに記載のクロックデータ再生回路において、
前記発振回路は、奇数個のインバータをエミッタフォロワ回路を介してリング状に接続した構成であり、少なくとも２つのエミッタフォロワ回路の出力端と接地間にそれぞれ可変容量素子を接続し、それぞれの可変容量素子の容量制御端子を前記２つの制御端子とする構成である
ことを特徴とするクロックデータ再生回路。
請求項３または請求項４に記載のクロックデータ再生回路において、
前記ゲーティング回路は、複数のインバータをエミッタフォロワ回路を介して接続した遅延回路を含み、少なくとも２つのエミッタフォロワ回路の出力端と接地間にそれぞれ可変容量素子を接続し、それぞれの可変容量素子の容量制御端子を前記２つの制御端子とする構成である
ことを特徴とするクロックデータ再生回路。
請求項２〜請求項４のいずれかに記載のクロックデータ再生回路において、
前記各調整信号をＮビットバイナリ信号（Ｎは２以上の整数）としたときに、前記プロセスばらつき調整信号を上位ビットに割り当て、前記回路間ばらつき調整信号を下位ビットに割り当て、前記加算器としてＮ＋１ビット加算器を用いる構成である
ことを特徴とするクロックデータ再生回路。
請求項１〜請求項４のいずれかに記載のクロックデータ再生回路において、
前記各調整信号を入力する端子は複数のバイナリ入力端子とし、各バイナリ入力端子は、電源電位との接続または接地電位との接続により「１」または「０」を与える手段を備えた
ことを特徴とするクロックデータ再生回路。
請求項１０に記載のクロックデータ再生回路において、
前記電源電位と前記接地電位との間に抵抗分圧回路を備え、前記各バイナリ入力端子は、前記電源電位から抵抗分圧により得られる電位を「１」として出力する構成である
ことを特徴とするクロックデータ再生回路。