JPH1155113A - 位相同期ループ回路 - Google Patents
位相同期ループ回路Info
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- JPH1155113A JPH1155113A JP9204646A JP20464697A JPH1155113A JP H1155113 A JPH1155113 A JP H1155113A JP 9204646 A JP9204646 A JP 9204646A JP 20464697 A JP20464697 A JP 20464697A JP H1155113 A JPH1155113 A JP H1155113A
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- Japan
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- phase
- locked loop
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- output signal
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】 広いキャプチャレンジと、ジッタトランスフ
ァ特性の低カットオフ周波数および低ｒｍｓジッタを実
現する。 【解決手段】 入力信号と電圧制御発振器の出力信号を
位相比較し、その位相比較信号の直流成分を抽出して電
圧制御発振器にフィードバックする第１のＰＬＬと、同
様の構成の第２のＰＬＬとを備え、第２のＰＬＬの位相
比較信号の直流成分を帯域制限し、第１のＰＬＬの位相
比較信号の直流成分に加算して第１のＰＬＬの電圧制御
発振器に入力する。
ァ特性の低カットオフ周波数および低ｒｍｓジッタを実
現する。 【解決手段】 入力信号と電圧制御発振器の出力信号を
位相比較し、その位相比較信号の直流成分を抽出して電
圧制御発振器にフィードバックする第１のＰＬＬと、同
様の構成の第２のＰＬＬとを備え、第２のＰＬＬの位相
比較信号の直流成分を帯域制限し、第１のＰＬＬの位相
比較信号の直流成分に加算して第１のＰＬＬの電圧制御
発振器に入力する。
Description
【０００１】
【発明の属する技術分野】本発明は、入力信号のクロッ
ク周波数に同期した出力信号を得る位相同期ループ回路
に関する。
ク周波数に同期した出力信号を得る位相同期ループ回路
に関する。
【０００２】
【従来の技術】図５は、従来の位相同期ループ回路の構
成を示す。本構成は、ランダムなＮＲＺ入力信号のクロ
ック周波数に同期した信号抽出を行うために、周波数引
き込みおよび位相引き込み対応の２つの位相同期ループ
（以下「ＰＬＬ」という）から構成されたものである。
成を示す。本構成は、ランダムなＮＲＺ入力信号のクロ
ック周波数に同期した信号抽出を行うために、周波数引
き込みおよび位相引き込み対応の２つの位相同期ループ
（以下「ＰＬＬ」という）から構成されたものである。
【０００３】図において、第１のＰＬＬは、位相比較器
６１−１、微分回路６２、乗算器６３、ローパスフィル
タ（ＬＰＦ）６４、電圧制御発振器（ＶＣＯ）６５、90
度遅延回路６６により構成される。第２のＰＬＬは、位
相比較器６１−２、乗算器６３、ローパスフィルタ（Ｌ
ＰＦ）６４、電圧制御発振器（ＶＣＯ）６５により構成
される。ＶＣＯ６５の出力信号を90度遅延回路６６で90
度遅延させた信号、およびＶＣＯ６５の出力信号は、そ
れぞれ位相比較器６１−１，６１−２で入力信号と位相
比較される。それぞれの位相比較信号は乗算器６３で乗
算され、ＬＰＦ６４を介してＶＣＯ６５にフィードバッ
クされる。これにより、ＶＣＯ６５の出力信号は入力信
号のクロック周波数および位相に引き込まれ、入力信号
のクロック周波数に同期した出力信号が得られる。
６１−１、微分回路６２、乗算器６３、ローパスフィル
タ（ＬＰＦ）６４、電圧制御発振器（ＶＣＯ）６５、90
度遅延回路６６により構成される。第２のＰＬＬは、位
相比較器６１−２、乗算器６３、ローパスフィルタ（Ｌ
ＰＦ）６４、電圧制御発振器（ＶＣＯ）６５により構成
される。ＶＣＯ６５の出力信号を90度遅延回路６６で90
度遅延させた信号、およびＶＣＯ６５の出力信号は、そ
れぞれ位相比較器６１−１，６１−２で入力信号と位相
比較される。それぞれの位相比較信号は乗算器６３で乗
算され、ＬＰＦ６４を介してＶＣＯ６５にフィードバッ
クされる。これにより、ＶＣＯ６５の出力信号は入力信
号のクロック周波数および位相に引き込まれ、入力信号
のクロック周波数に同期した出力信号が得られる。
【０００４】この各ＰＬＬが２次系ループの場合、ＶＣ
Ｏ６５とＬＰＦ６４との間の90度遅延回路６６、位相比
較器６１−１，６１−２、乗算器６３を１ブロックと
し、このブロックの変換利得をＫpc[V/rad] 、ＶＣＯ６
５の変換利得をＫvco [rad/s・1/V]とすると、このＰＬ
ＬのロックレンジωL は、近似的に と表される。ただし、Ｆ(s) はループフィルタ伝達関
数、Ｋ＝Ｋpc×Ｋvco はループ利得である。また、ｓ＝
ｉ×ω（ｉは虚数単位、ωはＶＣＯ発振周波数）であ
る。
Ｏ６５とＬＰＦ６４との間の90度遅延回路６６、位相比
較器６１−１，６１−２、乗算器６３を１ブロックと
し、このブロックの変換利得をＫpc[V/rad] 、ＶＣＯ６
５の変換利得をＫvco [rad/s・1/V]とすると、このＰＬ
ＬのロックレンジωL は、近似的に と表される。ただし、Ｆ(s) はループフィルタ伝達関
数、Ｋ＝Ｋpc×Ｋvco はループ利得である。また、ｓ＝
ｉ×ω（ｉは虚数単位、ωはＶＣＯ発振周波数）であ
る。
【０００５】キャプチャレンジωcap は、ループフィル
タがラグフィルタの場合に近似的に
タがラグフィルタの場合に近似的に
【０００６】
【数１】
【０００７】と表される。ただし、ωc ＝１／τ（τは
ＬＰＦの時定数）である。ここで、ＬＰＦの時定数τは
ＰＬＬのフィルタ帯域幅に反比例し、ロックレンジωL
は、(1) 式よりループ利得Ｋに比例する。したがって、
(2) 式よりキャプチャレンジωcap は、フィルタ帯域幅
およびループ利得Ｋに関する増加関数となり、フィルタ
帯域幅およびループ利得Ｋが大きいほどキャプチャレン
ジωcap は大きくなる。
ＬＰＦの時定数）である。ここで、ＬＰＦの時定数τは
ＰＬＬのフィルタ帯域幅に反比例し、ロックレンジωL
は、(1) 式よりループ利得Ｋに比例する。したがって、
(2) 式よりキャプチャレンジωcap は、フィルタ帯域幅
およびループ利得Ｋに関する増加関数となり、フィルタ
帯域幅およびループ利得Ｋが大きいほどキャプチャレン
ジωcap は大きくなる。
【０００８】さらに、入力信号に重畳された雑音をＰＬ
Ｌがジッタとして出力するものとすると、ｒｍｓ値で表
されたジッタσ[rad] は、ループフィルタがラグフィル
タの場合に、
Ｌがジッタとして出力するものとすると、ｒｍｓ値で表
されたジッタσ[rad] は、ループフィルタがラグフィル
タの場合に、
【０００９】
【数２】
【００１０】と表される。ただし、Ｈ(s) はループ伝達
関数、Ｎ0 は入力信号雑音のパワースペクトル密度、Ａ
は入力信号振幅、ωn は自然角周波数、ξはダンピング
係数である。したがって、(3) 式よりジッタσは、ルー
プ利得Ｋの増加関数となる。また、ジッタトランスファ
特性のカットオフ周波数は、フィルタ帯域幅およびルー
プ利得Ｋの増加関数となる。
関数、Ｎ0 は入力信号雑音のパワースペクトル密度、Ａ
は入力信号振幅、ωn は自然角周波数、ξはダンピング
係数である。したがって、(3) 式よりジッタσは、ルー
プ利得Ｋの増加関数となる。また、ジッタトランスファ
特性のカットオフ周波数は、フィルタ帯域幅およびルー
プ利得Ｋの増加関数となる。
【００１１】
【発明が解決しようとする課題】上述したように、ＰＬ
Ｌのキャプチャレンジはフィルタ帯域幅およびループ利
得が大きいほど増加し、ジッタトランスファ特性のカッ
トオフ周波数はフィルタ帯域幅およびループ利得が小さ
いほど低くなる。また、ｒｍｓジッタもループ利得が小
さいほど小さくなる。
Ｌのキャプチャレンジはフィルタ帯域幅およびループ利
得が大きいほど増加し、ジッタトランスファ特性のカッ
トオフ周波数はフィルタ帯域幅およびループ利得が小さ
いほど低くなる。また、ｒｍｓジッタもループ利得が小
さいほど小さくなる。
【００１２】したがって、ジッタトランスファ特性のカ
ットオフ周波数の低下およびｒｍｓジッタの低減と、キ
ャプチャレンジの拡大は、トレードオフ関係にあるとい
える。すなわち、動作マージンとして要求されるキャプ
チャレンジの大きさが決定されたとき、フィルタ帯域幅
およびループ利得が決定され、さらにキャプチャレンジ
とトレードオフの関係にあるジッタトランスファ特性の
カットオフ周波数およびｒｍｓジッタの値がほぼ決定さ
れる。
ットオフ周波数の低下およびｒｍｓジッタの低減と、キ
ャプチャレンジの拡大は、トレードオフ関係にあるとい
える。すなわち、動作マージンとして要求されるキャプ
チャレンジの大きさが決定されたとき、フィルタ帯域幅
およびループ利得が決定され、さらにキャプチャレンジ
とトレードオフの関係にあるジッタトランスファ特性の
カットオフ周波数およびｒｍｓジッタの値がほぼ決定さ
れる。
【００１３】例えば、モノリシックＰＬＬを長距離光通
信の 2.4Ｇbit/s 中継器用部品として用いる場合には、
電源変動、温度変動、プロセスのばらつきによるモノリ
シックＶＣＯの自走発振周波数の変化から、要求される
キャプチャレンジは20ＭHz程度である。ＰＬＬでは、ロ
ックレンジはキャプチャレンジより常に大きいので、少
なくとも20ＭHz必要であり、これより (1)式を用いてル
ープ利得の最小値が決定される。そのキャプチャレンジ
をＰＬＬが満足するようにループ利得およびフィルタ帯
域幅を設定した場合には、ループ利得は９×107 、フィ
ルタ帯域幅は20ＭHz程度が必要になる。この結果、ジッ
タトランスファ特性のカットオフ周波数は10ＭHz程度と
なり、規格値（３ＭHz程度）を満たすことができなくな
る。
信の 2.4Ｇbit/s 中継器用部品として用いる場合には、
電源変動、温度変動、プロセスのばらつきによるモノリ
シックＶＣＯの自走発振周波数の変化から、要求される
キャプチャレンジは20ＭHz程度である。ＰＬＬでは、ロ
ックレンジはキャプチャレンジより常に大きいので、少
なくとも20ＭHz必要であり、これより (1)式を用いてル
ープ利得の最小値が決定される。そのキャプチャレンジ
をＰＬＬが満足するようにループ利得およびフィルタ帯
域幅を設定した場合には、ループ利得は９×107 、フィ
ルタ帯域幅は20ＭHz程度が必要になる。この結果、ジッ
タトランスファ特性のカットオフ周波数は10ＭHz程度と
なり、規格値（３ＭHz程度）を満たすことができなくな
る。
【００１４】本発明は、ジッタトランスファ特性のカッ
トオフ周波数およびｒｍｓジッタとキャプチャレンジが
トレードオフ関係にある位相同期ループ回路の問題点を
解決し、広いキャプチャレンジと、ジッタトランスファ
特性の低カットオフ周波数および低ｒｍｓジッタを実現
する位相同期ループ回路を提供することを目的とする。
トオフ周波数およびｒｍｓジッタとキャプチャレンジが
トレードオフ関係にある位相同期ループ回路の問題点を
解決し、広いキャプチャレンジと、ジッタトランスファ
特性の低カットオフ周波数および低ｒｍｓジッタを実現
する位相同期ループ回路を提供することを目的とする。
【００１５】
【課題を解決するための手段】本発明の位相同期ループ
回路は、入力信号と電圧制御発振器の出力信号を位相比
較し、その位相比較信号の直流成分を抽出して電圧制御
発振器にフィードバックする第１のＰＬＬと、同様の構
成の第２のＰＬＬとを備え、第２のＰＬＬの位相比較信
号の直流成分を帯域制限し、第１のＰＬＬの位相比較信
号の直流成分に加算して第１のＰＬＬの電圧制御発振器
に入力する構成である（請求項１）。すなわち、第１の
ＰＬＬは、第２のＰＬＬからの直流電圧で周波数引き込
みを行い、その後第１のＰＬＬ内で位相引き込みを行
う。
回路は、入力信号と電圧制御発振器の出力信号を位相比
較し、その位相比較信号の直流成分を抽出して電圧制御
発振器にフィードバックする第１のＰＬＬと、同様の構
成の第２のＰＬＬとを備え、第２のＰＬＬの位相比較信
号の直流成分を帯域制限し、第１のＰＬＬの位相比較信
号の直流成分に加算して第１のＰＬＬの電圧制御発振器
に入力する構成である（請求項１）。すなわち、第１の
ＰＬＬは、第２のＰＬＬからの直流電圧で周波数引き込
みを行い、その後第１のＰＬＬ内で位相引き込みを行
う。
【００１６】また、本発明の位相同期ループ回路は、入
力信号がＮＲＺデータ信号の場合に、上記の各ＰＬＬに
サンプルホールド機能を付加し、等価的にＱ値を大きく
して同符号連続耐性を大きくすることにより、入力信号
のクロック周波数に同期した信号とリタイミングされた
データを出力する（請求項２）。
力信号がＮＲＺデータ信号の場合に、上記の各ＰＬＬに
サンプルホールド機能を付加し、等価的にＱ値を大きく
して同符号連続耐性を大きくすることにより、入力信号
のクロック周波数に同期した信号とリタイミングされた
データを出力する（請求項２）。
【００１７】ここで、第１のＰＬＬは、ループ利得Ｋ１
およびフィルタ帯域幅Ｂ１を要求されるキャプチャレン
ジから規定される値より小さく設定し、ジッタトランス
ファ特性のカットオフ周波数およびｒｍｓジッタを低減
する。一方、第２のＰＬＬは、動作マージンから要求さ
れるキャプチャレンジを実現するのに必要なループ利得
Ｋ２（＞Ｋ１）およびフィルタ帯域幅Ｂ２（＞Ｂ１）を
設定する（請求項３）。
およびフィルタ帯域幅Ｂ１を要求されるキャプチャレン
ジから規定される値より小さく設定し、ジッタトランス
ファ特性のカットオフ周波数およびｒｍｓジッタを低減
する。一方、第２のＰＬＬは、動作マージンから要求さ
れるキャプチャレンジを実現するのに必要なループ利得
Ｋ２（＞Ｋ１）およびフィルタ帯域幅Ｂ２（＞Ｂ１）を
設定する（請求項３）。
【００１８】この第２のＰＬＬは、入力信号周波数と電
圧制御発振器の発振周波数の差をカバーできるキャプチ
ャレンジを有し、まず入力信号の周波数引き込みを行
う。この際、第２のＰＬＬ内の電圧制御発振器に入力さ
れる直流電圧は、第１のＰＬＬが周波数引き込みを行う
ために第１のＰＬＬ内の電圧制御発振器に必要な制御電
圧と同じ値である。第１のＰＬＬ単独では低ループ利
得、狭フィルタ帯域幅のためにその直流電圧は発生でき
ない。そこで、第２のＰＬＬの電圧制御発振器の制御電
圧の高周波成分を帯域制限用ローパスフィルタで十分に
除去し、第１のＰＬＬの電圧制御発振器の制御電圧に加
算することにより、第１のＰＬＬの周波数引き込みを第
２のＰＬＬからの直流電圧により行う。第１のＰＬＬで
は、このようにして周波数引き込みが完了した後に、そ
のループ内で位相引き込みを行い、引き込み動作を完了
する。これにより、広いキャプチャレンジを有しなが
ら、低カットオフ周波数および低ｒｍｓジッタを実現す
ることができる。
圧制御発振器の発振周波数の差をカバーできるキャプチ
ャレンジを有し、まず入力信号の周波数引き込みを行
う。この際、第２のＰＬＬ内の電圧制御発振器に入力さ
れる直流電圧は、第１のＰＬＬが周波数引き込みを行う
ために第１のＰＬＬ内の電圧制御発振器に必要な制御電
圧と同じ値である。第１のＰＬＬ単独では低ループ利
得、狭フィルタ帯域幅のためにその直流電圧は発生でき
ない。そこで、第２のＰＬＬの電圧制御発振器の制御電
圧の高周波成分を帯域制限用ローパスフィルタで十分に
除去し、第１のＰＬＬの電圧制御発振器の制御電圧に加
算することにより、第１のＰＬＬの周波数引き込みを第
２のＰＬＬからの直流電圧により行う。第１のＰＬＬで
は、このようにして周波数引き込みが完了した後に、そ
のループ内で位相引き込みを行い、引き込み動作を完了
する。これにより、広いキャプチャレンジを有しなが
ら、低カットオフ周波数および低ｒｍｓジッタを実現す
ることができる。
【００１９】また、各ＰＬＬ内の位相比較信号からＶＣ
Ｏまでの間に利得調整アンプを挿入することにより、ル
ープ利得を外部から容易に調整することができる（請求
項４，５）。
Ｏまでの間に利得調整アンプを挿入することにより、ル
ープ利得を外部から容易に調整することができる（請求
項４，５）。
【００２０】
（第１の実施形態：請求項１，３）図１は、本発明の位
相同期ループ回路の第１の実施形態を示す。
相同期ループ回路の第１の実施形態を示す。
【００２１】本実施形態の位相同期ループ回路は、第１
のＰＬＬ１０、第２のＰＬＬ２０、帯域制限用のローパ
スフィルタ（ＬＰＦ）３１および加算回路３２により構
成される。第１のＰＬＬ１０は、位相比較器１１、ロー
パスフィルタ（ＬＰＦ）１２、電圧制御発振器（ＶＣ
Ｏ）１３によりループを構成し、ＬＰＦ１２とＶＣＯ１
３との間に加算回路３２が挿入される。第２のＰＬＬ２
０は、位相比較器２１、ローパスフィルタ（ＬＰＦ）２
２、電圧制御発振器（ＶＣＯ）２３によりループを構成
し、ＬＰＦ２２の出力信号がＬＰＦ３１を介して加算回
路３２に入力される。なお、ＶＣＯ１３とＶＣＯ２３は
同一の構成および同一の性能を有する。
のＰＬＬ１０、第２のＰＬＬ２０、帯域制限用のローパ
スフィルタ（ＬＰＦ）３１および加算回路３２により構
成される。第１のＰＬＬ１０は、位相比較器１１、ロー
パスフィルタ（ＬＰＦ）１２、電圧制御発振器（ＶＣ
Ｏ）１３によりループを構成し、ＬＰＦ１２とＶＣＯ１
３との間に加算回路３２が挿入される。第２のＰＬＬ２
０は、位相比較器２１、ローパスフィルタ（ＬＰＦ）２
２、電圧制御発振器（ＶＣＯ）２３によりループを構成
し、ＬＰＦ２２の出力信号がＬＰＦ３１を介して加算回
路３２に入力される。なお、ＶＣＯ１３とＶＣＯ２３は
同一の構成および同一の性能を有する。
【００２２】第１のＰＬＬ１０では、入力信号とＶＣＯ
１３の出力信号が位相比較器１１で位相比較され、その
位相比較信号の直流成分がＬＰＦ１２で抽出され、ＶＣ
Ｏ１３にフィードバックされる。一方、第２のＰＬＬ２
０では、入力信号とＶＣＯ２３の出力信号が位相比較器
２１で位相比較され、その位相比較信号の直流成分がＬ
ＰＦ２２で抽出され、ＶＣＯ２３にフィードバックされ
る。また、ＬＰＦ２２の出力は、ＬＰＦ３１でさらに高
周波成分が除去され、第１のＰＬＬ１０のＬＰＦ１２の
出力信号と加算回路３２で加算され、ＶＣＯ１３にフィ
ードバックされる。これにより、ＶＣＯ１３から入力信
号のクロック周波数に同期した出力信号が得られる。
１３の出力信号が位相比較器１１で位相比較され、その
位相比較信号の直流成分がＬＰＦ１２で抽出され、ＶＣ
Ｏ１３にフィードバックされる。一方、第２のＰＬＬ２
０では、入力信号とＶＣＯ２３の出力信号が位相比較器
２１で位相比較され、その位相比較信号の直流成分がＬ
ＰＦ２２で抽出され、ＶＣＯ２３にフィードバックされ
る。また、ＬＰＦ２２の出力は、ＬＰＦ３１でさらに高
周波成分が除去され、第１のＰＬＬ１０のＬＰＦ１２の
出力信号と加算回路３２で加算され、ＶＣＯ１３にフィ
ードバックされる。これにより、ＶＣＯ１３から入力信
号のクロック周波数に同期した出力信号が得られる。
【００２３】ここで、第１のＰＬＬ１０のループ利得Ｋ
１およびフィルタ帯域幅Ｂ１は、要求されるキャプチャ
レンジから規定される値より小さい値とし、ジッタトラ
ンスファ特性のカットオフ周波数およびｒｍｓジッタが
規格値を満足するように設定する。一方、第２のＰＬＬ
２０のループ利得Ｋ２およびフィルタ帯域幅Ｂ２は、要
求されるキャプチャレンジから規定される値またはそれ
より大きい値に設定する（Ｋ１＜Ｋ２、Ｂ１＜Ｂ２）。
第２のＰＬＬ２０の周波数引き込み完了後の直流電圧か
らさらに高周波成分を除去し、第１のＰＬＬ１０のＬＰ
Ｆ１２の出力と加算してＶＣＯ１３に入力する。このと
き、帯域制限用のＬＰＦ３１は、加算回路３２で加算後
の直流電圧が第１のＰＬＬ１０のジッタトランスファ特
性のカットオフ周波数およびｒｍｓジッタの値を満たす
ように、高周波成分を十分に除去できるように設定す
る。
１およびフィルタ帯域幅Ｂ１は、要求されるキャプチャ
レンジから規定される値より小さい値とし、ジッタトラ
ンスファ特性のカットオフ周波数およびｒｍｓジッタが
規格値を満足するように設定する。一方、第２のＰＬＬ
２０のループ利得Ｋ２およびフィルタ帯域幅Ｂ２は、要
求されるキャプチャレンジから規定される値またはそれ
より大きい値に設定する（Ｋ１＜Ｋ２、Ｂ１＜Ｂ２）。
第２のＰＬＬ２０の周波数引き込み完了後の直流電圧か
らさらに高周波成分を除去し、第１のＰＬＬ１０のＬＰ
Ｆ１２の出力と加算してＶＣＯ１３に入力する。このと
き、帯域制限用のＬＰＦ３１は、加算回路３２で加算後
の直流電圧が第１のＰＬＬ１０のジッタトランスファ特
性のカットオフ周波数およびｒｍｓジッタの値を満たす
ように、高周波成分を十分に除去できるように設定す
る。
【００２４】この構成により、キャプチャレンジは第２
のＰＬＬ２０のキャプチャレンジで決まり、ジッタトラ
ンスファ特性のカットオフ周波数およびｒｍｓジッタの
値は、第１のＰＬＬ１０のジッタトランスファ特性およ
びＬＰＦ１２，３１の帯域特性で決まる。すなわち、キ
ャプチャレンジと、ジッタトランスファ特性のカットオ
フ周波数およびｒｍｓジッタは、トレードオフ関係がな
くなり、広いキャプチャレンジを有しながら、入力信号
のクロック周波数に同期した低カットオフ周波数および
低ｒｍｓジッタの信号を出力することができる。
のＰＬＬ２０のキャプチャレンジで決まり、ジッタトラ
ンスファ特性のカットオフ周波数およびｒｍｓジッタの
値は、第１のＰＬＬ１０のジッタトランスファ特性およ
びＬＰＦ１２，３１の帯域特性で決まる。すなわち、キ
ャプチャレンジと、ジッタトランスファ特性のカットオ
フ周波数およびｒｍｓジッタは、トレードオフ関係がな
くなり、広いキャプチャレンジを有しながら、入力信号
のクロック周波数に同期した低カットオフ周波数および
低ｒｍｓジッタの信号を出力することができる。
【００２５】（第２の実施形態：請求項１，３，４）図
２は、本発明の位相同期ループ回路の第２の実施形態を
示す。本実施形態の特徴は、図１に示す第１の実施形態
の構成において、第１のＰＬＬ１０内のＬＰＦ１２の出
力を利得制御アンプ（ＧＣＡ）１４を介してＶＣＯ１３
にフィードバックし、第２のＰＬＬ２０内のＬＰＦ２２
の出力を利得制御アンプ（ＧＣＡ）２４を介してＶＣＯ
２３にフィードバックする構成にある。これにより、第
１のＰＬＬ１０および第２のＰＬＬ２０のループ利得を
外部から調整することができる。なお、ＧＣＡ１４，２
４は、それぞれ位相比較器１１，２１とＬＰＦ１２，２
２との間に挿入してもよい。
２は、本発明の位相同期ループ回路の第２の実施形態を
示す。本実施形態の特徴は、図１に示す第１の実施形態
の構成において、第１のＰＬＬ１０内のＬＰＦ１２の出
力を利得制御アンプ（ＧＣＡ）１４を介してＶＣＯ１３
にフィードバックし、第２のＰＬＬ２０内のＬＰＦ２２
の出力を利得制御アンプ（ＧＣＡ）２４を介してＶＣＯ
２３にフィードバックする構成にある。これにより、第
１のＰＬＬ１０および第２のＰＬＬ２０のループ利得を
外部から調整することができる。なお、ＧＣＡ１４，２
４は、それぞれ位相比較器１１，２１とＬＰＦ１２，２
２との間に挿入してもよい。
【００２６】（第３の実施形態：請求項２，３）図３
は、本発明の位相同期ループ回路の第３の実施形態を示
す。本実施形態の特徴は、第１の実施形態の第１のＰＬ
Ｌ１０および第２のＰＬＬ２０にサンプルホールド機能
を付加し、入力信号がＮＲＺデータ信号の場合に、クロ
ック抽出とデータ識別を行うところにある（参考文献：
N.Ishihara et al.,"A Monolithic 156Mb/s Clock and
Data Recovery PLL Circuit using of theSample-and-H
old Technique", IEEE J.SC vol.29, no.12, pp.1566-1
571, 1994)。
は、本発明の位相同期ループ回路の第３の実施形態を示
す。本実施形態の特徴は、第１の実施形態の第１のＰＬ
Ｌ１０および第２のＰＬＬ２０にサンプルホールド機能
を付加し、入力信号がＮＲＺデータ信号の場合に、クロ
ック抽出とデータ識別を行うところにある（参考文献：
N.Ishihara et al.,"A Monolithic 156Mb/s Clock and
Data Recovery PLL Circuit using of theSample-and-H
old Technique", IEEE J.SC vol.29, no.12, pp.1566-1
571, 1994)。
【００２７】入力信号は、第１のＰＬＬ１０のＶＣＯ１
３の出力信号をクロック信号とするＤフリップフロップ
（ＤＦＦ）１５および90度遅延回路１６に入力され、Ｄ
ＦＦ１５の出力信号と90度遅延回路１６の出力信号が位
相比較器１１で位相比較される。また、ＤＦＦ１５の出
力信号は、ＶＣＯ１３の出力信号をクロック信号とする
Ｄラッチ回路１７に入力され、Ｄラッチ回路１７の出力
信号と入力信号が排他的論理和回路（ＥＸＯＲ）１８で
比較される。一方、位相比較器１１の位相比較信号は、
ＥＸＯＲ１８の出力信号を入力制御信号とするサンプル
ホールド回路１９に入力され、その出力信号はＬＰＦ１
２で直流成分が抽出され、ＶＣＯ１３にフィードバック
される。
３の出力信号をクロック信号とするＤフリップフロップ
（ＤＦＦ）１５および90度遅延回路１６に入力され、Ｄ
ＦＦ１５の出力信号と90度遅延回路１６の出力信号が位
相比較器１１で位相比較される。また、ＤＦＦ１５の出
力信号は、ＶＣＯ１３の出力信号をクロック信号とする
Ｄラッチ回路１７に入力され、Ｄラッチ回路１７の出力
信号と入力信号が排他的論理和回路（ＥＸＯＲ）１８で
比較される。一方、位相比較器１１の位相比較信号は、
ＥＸＯＲ１８の出力信号を入力制御信号とするサンプル
ホールド回路１９に入力され、その出力信号はＬＰＦ１
２で直流成分が抽出され、ＶＣＯ１３にフィードバック
される。
【００２８】また、入力信号は、第１のＰＬＬ１０と同
様の構成の第２のＰＬＬ２０に入力され、同様の処理が
行われる。さらに、第２のＰＬＬ２０のＬＰＦ２２の出
力信号は、帯域制限用のＬＰＦ３１を介して加算回路３
２に入力され、第１のＰＬＬ１０のＬＰＦ１２の出力信
号と加算してＶＣＯ１３に入力される。
様の構成の第２のＰＬＬ２０に入力され、同様の処理が
行われる。さらに、第２のＰＬＬ２０のＬＰＦ２２の出
力信号は、帯域制限用のＬＰＦ３１を介して加算回路３
２に入力され、第１のＰＬＬ１０のＬＰＦ１２の出力信
号と加算してＶＣＯ１３に入力される。
【００２９】このような構成により、入力信号（ＮＲＺ
データ信号）のクロック周波数に同期した信号を第１の
ＰＬＬ１０のＶＣＯ１３の出力信号として取り出すこと
ができ、さらにＤラッチ回路１７からリタイミングされ
たデータ信号を取り出すことができる。
データ信号）のクロック周波数に同期した信号を第１の
ＰＬＬ１０のＶＣＯ１３の出力信号として取り出すこと
ができ、さらにＤラッチ回路１７からリタイミングされ
たデータ信号を取り出すことができる。
【００３０】本実施形態の構成においても、第１のＰＬ
Ｌ１０および第２のＰＬＬ２０のループ利得およびフィ
ルタ帯域幅は、第１の実施形態と同様に設定される。こ
れにより、キャプチャレンジは第２のＰＬＬ２０のキャ
プチャレンジで決まり、ジッタトランスファ特性のカッ
トオフ周波数およびｒｍｓジッタの値は、第１のＰＬＬ
１０のジッタトランスファ特性およびＬＰＦ１２，３１
の帯域特性で決まる。すなわち、キャプチャレンジと、
ジッタトランスファ特性のカットオフ周波数およびｒｍ
ｓジッタは、トレードオフ関係がなくなり、広いキャプ
チャレンジを有しながら、入力信号のクロック周波数に
同期した低カットオフ周波数および低ｒｍｓジッタのク
ロック信号と、そのクロック信号でリタイミングされた
低ｒｍｓジッタのデータ信号を出力することができる。
Ｌ１０および第２のＰＬＬ２０のループ利得およびフィ
ルタ帯域幅は、第１の実施形態と同様に設定される。こ
れにより、キャプチャレンジは第２のＰＬＬ２０のキャ
プチャレンジで決まり、ジッタトランスファ特性のカッ
トオフ周波数およびｒｍｓジッタの値は、第１のＰＬＬ
１０のジッタトランスファ特性およびＬＰＦ１２，３１
の帯域特性で決まる。すなわち、キャプチャレンジと、
ジッタトランスファ特性のカットオフ周波数およびｒｍ
ｓジッタは、トレードオフ関係がなくなり、広いキャプ
チャレンジを有しながら、入力信号のクロック周波数に
同期した低カットオフ周波数および低ｒｍｓジッタのク
ロック信号と、そのクロック信号でリタイミングされた
低ｒｍｓジッタのデータ信号を出力することができる。
【００３１】（第４の実施形態：請求項２，３，５）図
４は、本発明の位相同期ループ回路の第４の実施形態を
示す。本実施形態の特徴は、図３に示す第３の実施形態
の構成において、第１のＰＬＬ１０内のＬＰＦ１２の出
力を利得制御アンプ（ＧＣＡ）１４を介してＶＣＯ１３
にフィードバックし、第２のＰＬＬ２０内のＬＰＦ２２
の出力を利得制御アンプ（ＧＣＡ）２４を介してＶＣＯ
２３にフィードバックする構成にある。これにより、第
１のＰＬＬ１０および第２のＰＬＬ２０のループ利得を
外部から調整することができる。なお、ＧＣＡ１４，２
４は、それぞれ位相比較器１１，２１とサンプルホール
ド回路１９，２９との間、またはサンプルホールド回路
１９，２９とＬＰＦ１２，２２との間のいずれに挿入し
てもよい。
４は、本発明の位相同期ループ回路の第４の実施形態を
示す。本実施形態の特徴は、図３に示す第３の実施形態
の構成において、第１のＰＬＬ１０内のＬＰＦ１２の出
力を利得制御アンプ（ＧＣＡ）１４を介してＶＣＯ１３
にフィードバックし、第２のＰＬＬ２０内のＬＰＦ２２
の出力を利得制御アンプ（ＧＣＡ）２４を介してＶＣＯ
２３にフィードバックする構成にある。これにより、第
１のＰＬＬ１０および第２のＰＬＬ２０のループ利得を
外部から調整することができる。なお、ＧＣＡ１４，２
４は、それぞれ位相比較器１１，２１とサンプルホール
ド回路１９，２９との間、またはサンプルホールド回路
１９，２９とＬＰＦ１２，２２との間のいずれに挿入し
てもよい。
【００３２】
【発明の効果】以上説明したように、本発明の位相同期
ループ回路は、ループ利得およびフィルタ帯域幅が独立
に設定された第１のＰＬＬおよび第２のＰＬＬを組み合
わせることにより、広いキャプチャレンジ（広い動作マ
ージン）を有しながら、ジッタトランスファ特性の低カ
ットオフ周波数および低ｒｍｓジッタを実現することが
できる。
ループ回路は、ループ利得およびフィルタ帯域幅が独立
に設定された第１のＰＬＬおよび第２のＰＬＬを組み合
わせることにより、広いキャプチャレンジ（広い動作マ
ージン）を有しながら、ジッタトランスファ特性の低カ
ットオフ周波数および低ｒｍｓジッタを実現することが
できる。
【００３３】図６は、第１の実施形態の引き込み動作
（ＶＣＯ１３，２３の発振周波数の時間変化）のシミュ
レーション結果を示す。入力信号周波数は０〜50ｎｓで
０Hz、50ｎｓ〜 600ｎｓで 2.4ＧHz、 600ｎｓ〜１μｓ
で2.41ＧHzであり、ＶＣＯ１３，２３の自走発振周波数
は2.35ＧHzである。
（ＶＣＯ１３，２３の発振周波数の時間変化）のシミュ
レーション結果を示す。入力信号周波数は０〜50ｎｓで
０Hz、50ｎｓ〜 600ｎｓで 2.4ＧHz、 600ｎｓ〜１μｓ
で2.41ＧHzであり、ＶＣＯ１３，２３の自走発振周波数
は2.35ＧHzである。
【００３４】ここで、第１のＰＬＬ１０のループ利得
は、第２のＰＬＬ２０の１／10に設定してあり、第２の
ＰＬＬ２０単独での引き込み動作は可能であるが、第１
のＰＬＬ１０単体では引き込み動作は不可能である。図
６では、第２のＰＬＬ２０のＶＣＯ２３の発振周波数は
350ｎｓで 2.4ＧHzになって引き込み動作が完了し、第
１のＰＬＬ１０は第２のＰＬＬ２０からの直流信号を加
算してＶＣＯ１３に入力することにより、 550ｎｓ時に
引き込み動作が完了する。このように、独立した２つの
ＰＬＬを用いることにより、キャプチャレンジを拡大す
ることができる。他の実施形態の引き込み動作も同様で
ある。
は、第２のＰＬＬ２０の１／10に設定してあり、第２の
ＰＬＬ２０単独での引き込み動作は可能であるが、第１
のＰＬＬ１０単体では引き込み動作は不可能である。図
６では、第２のＰＬＬ２０のＶＣＯ２３の発振周波数は
350ｎｓで 2.4ＧHzになって引き込み動作が完了し、第
１のＰＬＬ１０は第２のＰＬＬ２０からの直流信号を加
算してＶＣＯ１３に入力することにより、 550ｎｓ時に
引き込み動作が完了する。このように、独立した２つの
ＰＬＬを用いることにより、キャプチャレンジを拡大す
ることができる。他の実施形態の引き込み動作も同様で
ある。
【００３５】図７は、第１の実施形態のジッタトランス
ファ特性の計算結果を示す。従来回路（ＶＣＯ変換利得
１ＧHz/V、発振可能範囲2.35ＧHz〜2.45ＧHz）は、キャ
プチャレンジ22.5ＭHzの場合の特性を示す。そのときの
ループ利得ＫＬは90Ｍ[1/s] 、フィルタ帯域幅ＢＬは20
ＭHz以上に設定されるが、ジッタトランスファ特性の規
格値を上回ってしまう。これに対して、本実施形態の第
１のＰＬＬ１０はループ利得Ｋ１＝10Ｍ[1/s] 、フィル
タ帯域幅Ｂ１＝10ＭHzに設定する。また、第２のＰＬＬ
２０はループ利得Ｋ２は、動作マージンより要求される
キャプチャレンジが20ＭHz以上を確保できる値として90
Ｍ[1/s] する。このように、２つのＰＬＬのループ利得
を独立に設定することにより、動作マージンを保証する
キャプチャレンジを確保し、かつジッタトランスファ特
性を満足する位相同期ループ回路が実現される。他の実
施形態においても、ジッタトランスファ特性およびキャ
プチャレンジは同様であり、独立に設定可能である。
ファ特性の計算結果を示す。従来回路（ＶＣＯ変換利得
１ＧHz/V、発振可能範囲2.35ＧHz〜2.45ＧHz）は、キャ
プチャレンジ22.5ＭHzの場合の特性を示す。そのときの
ループ利得ＫＬは90Ｍ[1/s] 、フィルタ帯域幅ＢＬは20
ＭHz以上に設定されるが、ジッタトランスファ特性の規
格値を上回ってしまう。これに対して、本実施形態の第
１のＰＬＬ１０はループ利得Ｋ１＝10Ｍ[1/s] 、フィル
タ帯域幅Ｂ１＝10ＭHzに設定する。また、第２のＰＬＬ
２０はループ利得Ｋ２は、動作マージンより要求される
キャプチャレンジが20ＭHz以上を確保できる値として90
Ｍ[1/s] する。このように、２つのＰＬＬのループ利得
を独立に設定することにより、動作マージンを保証する
キャプチャレンジを確保し、かつジッタトランスファ特
性を満足する位相同期ループ回路が実現される。他の実
施形態においても、ジッタトランスファ特性およびキャ
プチャレンジは同様であり、独立に設定可能である。
【図１】本発明の位相同期ループ回路の第１の実施形態
を示すブロック図。
を示すブロック図。
【図２】本発明の位相同期ループ回路の第２の実施形態
を示すブロック図。
を示すブロック図。
【図３】本発明の位相同期ループ回路の第３の実施形態
を示すブロック図。
を示すブロック図。
【図４】本発明の位相同期ループ回路の第４の実施形態
を示すブロック図。
を示すブロック図。
【図５】従来の位相同期ループ回路の構成を示すブロッ
ク図。
ク図。
【図６】第１の実施形態の引き込み動作のシミュレーシ
ョン結果を示す図。
ョン結果を示す図。
【図７】第１の実施形態のジッタトランスファ特性の計
算結果を示す図。
算結果を示す図。
１０ 第１の位相同期ループ（ＰＬＬ） ２０ 第２の位相同期ループ（ＰＬＬ） １１，２１ 位相比較器 １２，２２ ローパスフィルタ（ＬＰＦ） １３，２３ 電圧制御発振器（ＶＣＯ） １４，２４ 利得制御アンプ（ＧＣＡ） １５，２５ Ｄフリップフロップ（ＤＦＦ） １６，２６ 90度遅延回路 １７，２７ Ｄラッチ回路 １８，２８ 排他的論理和回路（ＥＸＯＲ） １９，２９ サンプルホールド回路 ３１ 帯域制限用ローパスフィルタ（ＬＰＦ） ３２ 加算回路
Claims (5)
- 【請求項１】 電圧制御発振器と、入力信号と前記電圧
制御発振器の出力信号を位相比較する位相比較器と、そ
の位相比較信号の直流成分を抽出して前記電圧制御発振
器にフィードバックするローパスフィルタとにより構成
される第１の位相同期ループと、 前記第１の位相同期ループと同様の構成の第２の位相同
期ループと、 前記第２の位相同期ループのローパスフィルタの出力信
号の帯域を制限する帯域制限用ローパスフィルタと、 前記帯域制限用ローパスフィルタの出力信号と、前記第
１の位相同期ループのローパスフィルタの出力信号とを
加算し、その加算信号を前記第１の位相同期ループの電
圧制御発振器に制御電圧として入力する加算回路とを備
え、前記第１の位相同期ループの電圧制御発振器の出力
信号を前記入力信号のクロック周波数に同期した信号と
して出力する構成であることを特徴とする位相同期ルー
プ回路。 - 【請求項２】 電圧制御発振器と、前記電圧制御発振器
の出力信号をクロック信号として入力信号を識別するＤ
フリップフロップと、前記入力信号に90度遅延を与える
90度遅延回路と、前記Ｄフリップフロップの出力信号と
前記90度遅延回路の出力信号を位相比較する位相比較器
と、前記Ｄフリップフロップの出力信号を前記電圧制御
発振器の出力信号をクロック信号としてラッチするＤラ
ッチ回路と、前記Ｄラッチ回路の出力信号と前記入力信
号を比較する排他的論理和回路と、前記排他的論理和回
路の出力信号を制御信号として前記位相比較器から出力
される位相比較信号をサンプリングするサンプルホール
ド回路と、その出力信号の直流成分を抽出して前記電圧
制御発振器にフィードバックするローパスフィルタとに
より構成される第１の位相同期ループと、 前記第１の位相同期ループと同様の構成の第２の位相同
期ループと、 前記第２の位相同期ループのローパスフィルタの出力信
号の帯域を制限する帯域制限用ローパスフィルタと、 前記帯域制限用ローパスフィルタの出力信号と、前記第
１の位相同期ループのローパスフィルタの出力信号とを
加算し、その加算信号を前記第１の位相同期ループの電
圧制御発振器に制御電圧として入力する加算回路とを備
え、前記第１の位相同期ループの電圧制御発振器の出力
信号を前記入力信号のクロック周波数に同期した信号と
して出力し、前記Ｄラッチ回路からリタイミングされた
データ信号を出力する構成であることを特徴とする位相
同期ループ回路。 - 【請求項３】 請求項１または請求項２に記載の位相同
期ループ回路において、 第１の位相同期ループのループ利得Ｋ１およびフィルタ
帯域幅Ｂ１は、要求されるキャプチャレンジから規定さ
れる値より小さく設定し、第２の位相同期ループのルー
プ利得Ｋ２およびフィルタ帯域幅Ｂ２は、要求されるキ
ャプチャレンジから規定される値またはその値より大き
く設定する構成であることを特徴とする位相同期ループ
回路。 - 【請求項４】 請求項１に記載の位相同期ループ回路に
おいて、 第１の位相同期ループおよび第２の位相同期ループ内の
位相比較器とローパスフィルタとの間に、それぞれルー
プ利得を調整する利得調整アンプを挿入した構成である
ことを特徴とする位相同期ループ回路。 - 【請求項５】 請求項２に記載の位相同期ループ回路に
おいて、 第１の位相同期ループおよび第２の位相同期ループ内の
位相比較器とサンプルホールド回路との間に、それぞれ
ループ利得を調整する利得調整アンプを挿入した構成で
あることを特徴とする位相同期ループ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9204646A JPH1155113A (ja) | 1997-07-30 | 1997-07-30 | 位相同期ループ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9204646A JPH1155113A (ja) | 1997-07-30 | 1997-07-30 | 位相同期ループ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1155113A true JPH1155113A (ja) | 1999-02-26 |
Family
ID=16493936
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9204646A Pending JPH1155113A (ja) | 1997-07-30 | 1997-07-30 | 位相同期ループ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1155113A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7266170B2 (en) | 2001-05-11 | 2007-09-04 | Fujitsu Limited | Signal generating circuit, timing recovery PLL, signal generating system and signal generating method |
| JP4604167B1 (ja) * | 2009-06-25 | 2010-12-22 | 新明和工業株式会社 | モータ用位相同期回路及びそれを用いたスピンドルモータ |
| JP2013034267A (ja) * | 2009-05-14 | 2013-02-14 | Nippon Telegr & Teleph Corp <Ntt> | クロックデータ再生回路 |
| DE102014210521A1 (de) * | 2014-06-03 | 2015-12-03 | Continental Teves Ag & Co. Ohg | Jitterkompensation im Taktgenerator eines Drehratensensors |
| US10277235B2 (en) | 2015-04-15 | 2019-04-30 | Mitsubishi Electric Corporation | Synthesizer |
-
1997
- 1997-07-30 JP JP9204646A patent/JPH1155113A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7266170B2 (en) | 2001-05-11 | 2007-09-04 | Fujitsu Limited | Signal generating circuit, timing recovery PLL, signal generating system and signal generating method |
| JP2013034267A (ja) * | 2009-05-14 | 2013-02-14 | Nippon Telegr & Teleph Corp <Ntt> | クロックデータ再生回路 |
| JP4604167B1 (ja) * | 2009-06-25 | 2010-12-22 | 新明和工業株式会社 | モータ用位相同期回路及びそれを用いたスピンドルモータ |
| US20100327853A1 (en) * | 2009-06-25 | 2010-12-30 | Machida Hidekazu | Phase locked loop for controlling motor and spindle motor using the same |
| JP2011010445A (ja) * | 2009-06-25 | 2011-01-13 | Shinmaywa Industries Ltd | モータ用位相同期回路及びそれを用いたスピンドルモータ |
| US8278910B2 (en) | 2009-06-25 | 2012-10-02 | Shinmaywa Industries, Ltd. | Phase locked loop for controlling motor and spindle motor using the same |
| DE102014210521A1 (de) * | 2014-06-03 | 2015-12-03 | Continental Teves Ag & Co. Ohg | Jitterkompensation im Taktgenerator eines Drehratensensors |
| US10277235B2 (en) | 2015-04-15 | 2019-04-30 | Mitsubishi Electric Corporation | Synthesizer |
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