JP2010288255A - クロックデータ再生回路 - Google Patents
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Abstract
【解決手段】入力データと周波数および位相が同期した再生クロックを出力する発振回路と、発振回路が出力する再生クロックと参照クロックを周波数比較し、その周波数誤差に応じた周波数制御信号Aで発振回路の発振周波数を制御するPLL手段とを備えたクロックデータ再生回路において、発振回路のプロセスばらつきによる発振周波数のずれを調整するプロセスばらつき調整信号Bを入力する端子を備え、発振回路は2つの制御端子を備え、その一方の制御端子に周波数制御信号Aを入力し、他方の制御端子にプロセスばらつき調整信号Bを入力する構成である。
【選択図】図1
Description
図において、クロックデータ再生回路は、フリップフロップ回路(FF)12、電圧制御発振器(VCO)18、周波数比較器16から構成される。VCO18と周波数比較器16でPLL(Phase-Locked Loop) を構成し、入力データのデータレートと同じ周波数の参照クロックとVCO18の出力を周波数比較し、その周波数誤差信号AをVCO18に入力して参照クロックの周波数に同期した再生クロックを生成する。また、VCO18に入力データを入力し、再生クロックの位相を入力データのタイミングに合せる。FF12は、クロック端子に入力する再生クロックで入力データをリタイミングした再生データを出力する。
図において、フリップフロップ回路(FF)12、電圧制御発振器(VCO)18、周波数比較器16は、図11に示す従来のクロックデータ再生回路と同様の接続構成であり、VCO18は参照クロックに周波数同期するとともに、入力データに位相同期した再生クロックを出力する。
図において、クロックデータ再生回路は、遅延回路11、フリップフロップ回路(FF)12、ゲーティング回路13、ゲート付き電圧制御発振器(G−VCO)14、周波数比較器16から構成される。ゲーティング回路13は、入力データが「0」から「1」、「1」から「0」のいずれか、または両方に遷移したときにゲーティングパルスを出力する。G−VCO14は、このゲーティングパルスを入力し、発振位相を入力データの位相に同期させる。また、G−VCO14の出力は、周波数比較器16に入力して参照クロックと周波数比較され、周波数制御信号AがG−VCO14に入力する。このPLLにより、G−VCO14は参照クロックに周波数同期するとともに、入力データに位相同期した再生クロックを出力する。FF12は遅延回路11を介して入力データを入力し、クロック端子に入力する再生クロックでリタイミングした再生データを出力する。
本実施例は、実施例2の構成において、G−VCO14の後段にメインVCO19を接続し、メインVCO19の出力を再生クロックとする構成である。メインVCO19は、図8(a) のVCO18と同様に、奇数個のインバータを用いたリングVCOであり、初段のインバータとなるNAND回路の一方の入力端をハイレベル固定とし、他方の入力端に前段のG−VCO14の出力とメインVCO19の出力を合せて入力する。これにより、再生クロックのジッタを低減することができる。
本実施例は、実施例2の構成に加えて、G−VCO14と同じ回路構成のサブVCO15を備える。周波数比較器16には、G−VCO14の出力に代えてサブVCO15の出力を入力し、入力データのデータレートと等しい周波数またはその周波数の整数分の1の周波数の参照クロックと周波数比較し、その周波数誤差に応じた周波数制御信号でサブVCO15の発振周波数を制御するPLL(Phase-Locked Loop) を構成する。この参照クロックとサブVCO15を同期させる周波数制御信号AはG−VCO14の周波数制御端子にも入力され、G−VCO14とサブVCO15の発振周波数が同じになるように制御される。
本実施例は、実施例4の構成において、G−VCO14とサブVCO15の回路間ばらつきによる発振周波数差を調整するために、プロセスばらつき調整信号Bと回路間ばらつき調整信号Cを用いることを特徴とする。
本実施例の特徴は、実施例4または実施例5の構成において、サブVCO15の出力を分周器21で1/nに分周し、参照クロックを分周器22で1/mに分周し、その後に周波数比較器16で周波数差を検出するところにある。nおよびmは整数である。ここでは、実施例5に適用した例を示す。
12 フリップフロップ回路(FF)
13 ゲーティング回路
14 ゲート付き電圧制御発振器(G−VCO)
15 サブVCO
16 周波数比較器
17 加算器
18 VCO
19 メインVCO
21 分周器(1/n)
22 分周器(1/m)
Claims (10)
- 入力データと周波数および位相が同期した再生クロックを出力する発振回路と、
前記発振回路が出力する再生クロックと参照クロックを周波数比較し、その周波数誤差に応じた周波数制御信号Aで前記発振回路の発振周波数を制御するPLL手段と
を備えたクロックデータ再生回路において、
前記発振回路のプロセスばらつきによる発振周波数のずれを調整するプロセスばらつき調整信号Bを入力する端子を備え、
前記発振回路は2つの制御端子を備え、その一方の制御端子に前記周波数制御信号Aを入力し、他方の制御端子に前記プロセスばらつき調整信号Bを入力する構成である
ことを特徴とするクロックデータ再生回路。 - 入力データが遷移するタイミングでゲーティングパルスを出力するゲーティング回路と、
前記ゲーティングパルスを入力して前記入力データと周波数および位相が同期した再生クロックを出力する発振回路と、
前記発振回路が出力する再生クロックと参照クロックを周波数比較し、その周波数誤差に応じた周波数制御信号Aで前記発振回路の発振周波数を制御するPLL手段と
を備えたクロックデータ再生回路において、
前記ゲーティング回路のプロセスばらつきによる前記ゲーティングパルスのパルス幅のずれ、および前記発振回路のプロセスばらつきによる発振周波数のずれを調整するプロセスばらつき調整信号Bを入力する端子を備え、
前記ゲーティング回路および前記発振回路はそれぞれ2つの制御端子を備え、それぞれの一方の制御端子に前記周波数制御信号Aを入力し、それぞれ他方の制御端子に前記プロセスばらつき調整信号Bを入力する構成である
ことを特徴とするクロックデータ再生回路。 - 入力データが遷移するタイミングでゲーティングパルスを出力するゲーティング回路と、
前記ゲーティングパルスにより発振位相が検出されるクロックを出力する第1の発振回路と、
前記第1の発振回路から前記クロックを入力して前記入力データと周波数および位相が同期した再生クロックを出力する第2の発振回路と、
前記第2の発振回路が出力する再生クロックと参照クロックを周波数比較し、その周波数誤差に応じた周波数制御信号Aで前記第1〜第2の発振回路の発振周波数を制御するPLL手段と
を備えたクロックデータ再生回路において、
前記ゲーティング回路のプロセスばらつきによる前記ゲーティングパルスのパルス幅のずれ、および前記第1〜第2の発振回路のプロセスばらつきによる発振周波数のずれを調整するプロセスばらつき調整信号Bを入力する端子を備え、
前記ゲーティング回路および前記第1〜第2の発振回路はそれぞれ2つの制御端子を備え、それぞれの一方の制御端子に前記周波数制御信号Aを入力し、それぞれ他方の制御端子に前記プロセスばらつき調整信号Bを入力する構成である
ことを特徴とするクロックデータ再生回路。 - 入力データと周波数および位相が同期した再生クロックを出力する第1の発振回路と、
前記入力データと同一周波数のクロックを出力する第2の発振回路と、
前記第2の発振回路が出力するクロックと参照クロックを周波数比較し、その周波数誤差に応じた周波数制御信号Aで前記第1〜第2の発振回路の発振周波数を制御するPLL手段と
を備えたクロックデータ再生回路において、
前記第1〜第2の発振回路のプロセスばらつきによる発振周波数のずれを調整するプロセスばらつき調整信号Bを入力する端子を備え、
前記第1〜第2の発振回路はそれぞれ2つの制御端子を備え、それぞれの一方の制御端子に前記周波数制御信号Aを入力し、それぞれ他方の制御端子に前記プロセスばらつき調整信号Bを入力する構成である
ことを特徴とするクロックデータ再生回路。 - 請求項4に記載のクロックデータ再生回路において、
前記参照クロックまたは前記第2の発振回路から出力されるクロックの少なくとも一方の周波数を分周する分周器を備えた
ことを特徴とするクロックデータ再生回路。 - 請求項1〜請求項4のいずれかに記載のクロックデータ再生回路において、
前記プロセスばらつき調整信号Bを入力する端子に代えて、定電圧発生回路から前記プロセスばらつき調整信号Bと同等の固定値を出力する構成である
ことを特徴とするクロックデータ再生回路。 - 請求項1〜請求項4のいずれかに記載のクロックデータ再生回路において、
前記発振回路は、奇数個のインバータをエミッタフォロワ回路を介してリング状に接続した構成であり、少なくとも2つのエミッタフォロワ回路の出力端と接地間にそれぞれ可変容量素子を接続し、それぞれの可変容量素子の容量制御端子を前記2つの制御端子とする構成である
ことを特徴とするクロックデータ再生回路。 - 請求項2または請求項3に記載のクロックデータ再生回路において、
前記ゲーティング回路は、複数のインバータをエミッタフォロワ回路を介して接続した遅延回路を含み、少なくとも2つのエミッタフォロワ回路の出力端と接地間にそれぞれ可変容量素子を接続し、それぞれの可変容量素子の容量制御端子を前記2つの制御端子とする構成である
ことを特徴とするクロックデータ再生回路。 - 請求項1〜請求項4のいずれかに記載のクロックデータ再生回路において、
前記調整信号を入力する端子は複数のバイナリ入力端子とし、各バイナリ入力端子は、電源電位との接続または接地電位との接続により「1」または「0」を与える手段を備えた
ことを特徴とするクロックデータ再生回路。 - 請求項9に記載のクロックデータ再生回路において、
前記電源電位と前記接地電位との間に抵抗分圧回路を備え、前記各バイナリ入力端子は、前記電源電位から抵抗分圧により得られる電位を「1」として出力する構成である
ことを特徴とするクロックデータ再生回路。
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