JP2010288257A - クロックデータ再生回路 - Google Patents
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Abstract
【課題】VCOの発振周波数のばらつきを補償し、低ジッタで電源電圧・温度変動耐性が大きいクロックデータ再生回路を提供する。
【解決手段】再生クロックを出力する第1の発振回路と、第1の発振回路と同一周波数のクロックを出力する第2の発振回路と、第2の発振回路が出力するクロックと参照クロックを周波数比較し、その周波数誤差に応じた周波数制御信号Aで第1〜第2の発振回路の発振周波数を制御するPLL手段とを備えたクロックデータ再生回路において、第1〜第2の発振回路の回路間ばらつきによる発振周波数のずれを調整する回路間ばらつき調整信号Cを入力する端子と、周波数制御信号Aと回路間ばらつき調整信号Cを加算する加算器とを備え、第1〜第2の発振回路はそれぞれ1つの制御端子を備え、第2の発振回路の制御端子に周波数制御信号Aを入力し、第1の発振回路の制御端子に加算器の出力信号を入力する構成とする。
【選択図】図1
【解決手段】再生クロックを出力する第1の発振回路と、第1の発振回路と同一周波数のクロックを出力する第2の発振回路と、第2の発振回路が出力するクロックと参照クロックを周波数比較し、その周波数誤差に応じた周波数制御信号Aで第1〜第2の発振回路の発振周波数を制御するPLL手段とを備えたクロックデータ再生回路において、第1〜第2の発振回路の回路間ばらつきによる発振周波数のずれを調整する回路間ばらつき調整信号Cを入力する端子と、周波数制御信号Aと回路間ばらつき調整信号Cを加算する加算器とを備え、第1〜第2の発振回路はそれぞれ1つの制御端子を備え、第2の発振回路の制御端子に周波数制御信号Aを入力し、第1の発振回路の制御端子に加算器の出力信号を入力する構成とする。
【選択図】図1
Description
本発明は、入力データと周波数および位相が同期したクロックを抽出し、このクロックにより入力データのリタイミングを行うクロックデータ再生回路に関する。
FTTH(Fiber To The Hpme) を実現する手法として開発が進められているPON(Passive Optical Network) システムではバーストデータを扱う。したがって、PONシステムでは、非同期に受け取るバーストデータに対し瞬時に位相同期を確立してクロックを抽出し、このクロックに同期してデータをリタイミングして送り出すクロックデータ再生回路(CDR:Clock Data Recovery)が必須である。
図8は、従来のクロックデータ再生回路の第1の構成例を示す(特許文献1,特許文献2,非特許文献1)。
図において、クロックデータ再生回路は、遅延回路11、フリップフロップ回路(FF)12、ゲーティング回路13、ゲート付き電圧制御発振器(G−VCO)14から構成される。ゲーティング回路13は、入力データが「0」から「1」、「1」から「0」のいずれか、または両方に遷移したときにパルスを出力する。G−VCO14は、ゲーティング回路13から入力データに位相同期したパルスを入力し、発振位相を入力データの位相に同期させる。発振位相が制御されたG−VCO14の出力は、再生クロックとして取り出されるとともに、FF12のクロック端子に入力する。FF12のデータ入力端子には遅延回路11を介して入力データが入力され、クロック端子に入力する再生クロックでリタイミングした再生データが出力される。
図において、クロックデータ再生回路は、遅延回路11、フリップフロップ回路(FF)12、ゲーティング回路13、ゲート付き電圧制御発振器(G−VCO)14から構成される。ゲーティング回路13は、入力データが「0」から「1」、「1」から「0」のいずれか、または両方に遷移したときにパルスを出力する。G−VCO14は、ゲーティング回路13から入力データに位相同期したパルスを入力し、発振位相を入力データの位相に同期させる。発振位相が制御されたG−VCO14の出力は、再生クロックとして取り出されるとともに、FF12のクロック端子に入力する。FF12のデータ入力端子には遅延回路11を介して入力データが入力され、クロック端子に入力する再生クロックでリタイミングした再生データが出力される。
図9は、従来のクロックデータ再生回路の第2の構成例を示す(特許文献1,非特許文献1)。
本構成例は、図8の回路構成に加えて、G−VCO14と同じ回路構成のサブVCO15を備える。サブVCO15の出力は周波数比較器16に入力され、入力データのデータレートと等しい周波数またはその周波数の整数分の1の周波数の参照クロックと周波数比較され、その周波数誤差に応じた周波数制御信号でサブVCO15の発振周波数を制御するPLL(Phase-Locked Loop) が構成される。この参照クロックとサブVCO15を同期させる周波数制御信号はG−VCO14の周波数制御端子にも入力され、G−VCO14とサブVCO15の発振周波数が同じになるように制御される。
本構成例は、図8の回路構成に加えて、G−VCO14と同じ回路構成のサブVCO15を備える。サブVCO15の出力は周波数比較器16に入力され、入力データのデータレートと等しい周波数またはその周波数の整数分の1の周波数の参照クロックと周波数比較され、その周波数誤差に応じた周波数制御信号でサブVCO15の発振周波数を制御するPLL(Phase-Locked Loop) が構成される。この参照クロックとサブVCO15を同期させる周波数制御信号はG−VCO14の周波数制御端子にも入力され、G−VCO14とサブVCO15の発振周波数が同じになるように制御される。
このような構成により、G−VCO14は、入力データが入力されていないときでもそのデータレートと同じ周波数で発振を継続し、入力データが入力されたときには位相のみを合せるだけで、入力データと再生クロックの位相同期を瞬時に確立させることができる。
M.Nogawa, et al.,"A 10 Gb/s Burst-Mode CDR IC in 0.13 μm CMOS",Digest of Technical Papers, ISSCC 2005
ところで、図9に示す従来のクロックデータ再生回路において、G−VCO14とサブVCO15が同一チップ内、同一の回路構成であっても、実際には素子のばらつき、電流値の違い、温度の不均一等のさまざまな要因により、同じ周波数制御信号を与えても双方の発振周波数に誤差が生じる。この発振周波数の誤差により、入力データに対してG−VCO14の再生クロックの位相がずれていくとそれがジッタの原因になる。
本発明は、VCOの発振周波数のばらつきを補償し、低ジッタで電源電圧・温度変動耐性が大きいクロックデータ再生回路を提供することを目的とする。
第1の発明は、入力データと周波数および位相が同期した再生クロックを出力する第1の発振回路と、第1の発振回路と同一周波数のクロックを出力する第2の発振回路と、第2の発振回路が出力するクロックと参照クロックを周波数比較し、その周波数誤差に応じた周波数制御信号Aで第1〜第2の発振回路の発振周波数を制御するPLL手段とを備えたクロックデータ再生回路において、第1〜第2の発振回路の回路間ばらつきによる発振周波数のずれを調整する回路間ばらつき調整信号Cを入力する端子と、周波数制御信号Aと回路間ばらつき調整信号Cを加算する加算器とを備え、第1〜第2の発振回路はそれぞれ1つの制御端子を備え、第2の発振回路の制御端子に周波数制御信号Aを入力し、第1の発振回路の制御端子に加算器の出力信号を入力する構成である。
第2の発明は、入力データが遷移するタイミングでゲーティングパルスを出力するゲーティング回路と、ゲーティングパルスを入力して入力データと周波数および位相が同期した再生クロックを出力する第1の発振回路と、第1の発振回路と同一周波数のクロックを出力する第2の発振回路と、第2の発振回路が出力するクロックと参照クロックを周波数比較し、その周波数誤差に応じた周波数制御信号Aで第1〜第2の発振回路の発振周波数を制御するPLL手段とを備えたクロックデータ再生回路において、第1の発振回路の回路間ばらつきによる発振周波数のずれを調整する回路間ばらつき調整信号C1を入力する端子と、ゲーティング回路の回路間ばらつきによるゲーティングパルスのパルス幅のずれを調整する回路間ばらつき調整信号C2を入力する端子と、周波数制御信号Aと回路間ばらつき調整信号C1,C2をそれぞれ加算する第1の加算器および第2の加算器とを備え、ゲーティング回路および第1〜第2の発振回路はそれぞれ1つの制御端子を備え、第2の発振回路の制御端子に周波数制御信号Aを入力し、第1の発振回路の制御端子に第1の加算器の出力信号を入力し、ゲーティング回路の制御端子に第2の加算器の出力信号を入力する構成である。
第3の発明は、入力データが遷移するタイミングでゲーティングパルスを出力するゲーティング回路と、ゲーティングパルスにより発振位相が検出されるクロックを出力する第1の発振回路と、第1の発振回路と同一周波数のクロックを出力する第2の発振回路と、第1の発振回路からクロックを入力してデータ信号と周波数および位相が同期した再生クロックを出力する第3の発振回路と、第2の発振回路が出力するクロックと参照クロックを周波数比較し、その周波数誤差に応じた周波数制御信号Aで第1〜第3の発振回路の発振周波数を制御するPLL手段とを備えたクロックデータ再生回路において、第1の発振回路の回路間ばらつきによる発振周波数のずれを調整する回路間ばらつき調整信号C1を入力する端子と、ゲーティング回路の回路間ばらつきによるゲーティングパルスのパルス幅のずれを調整する回路間ばらつき調整信号C2を入力する端子と、第3の発振回路の回路間ばらつきによる発振周波数のずれを調整する回路間ばらつき調整信号C3を入力する端子と、周波数制御信号Aと回路間ばらつき調整信号C1,C2,C3をそれぞれ加算する第1の加算器および第2の加算器および第3の加算器とを備え、ゲーティング回路および第1〜第3の発振回路はそれぞれ1つの制御端子を備え、第2の発振回路の制御端子に周波数制御信号Aを入力し、第1の発振回路の制御端子に第1の加算器の出力信号を入力し、ゲーティング回路の制御端子に第2の加算器の出力信号を入力し、第3の発振回路の制御端子に第3の加算器の出力信号を入力する構成である。
第1〜第3の発明のクロックデータ再生回路において、参照クロックまたは第2の発振回路から出力されるクロックの少なくとも一方の周波数を分周する分周器を備えてもよい。
第1〜第3の発明のクロックデータ再生回路において、発振回路は、奇数個のインバータをエミッタフォロワ回路を介してリング状に接続した構成であり、1つのエミッタフォロワ回路の出力端と接地間に可変容量素子を接続し、当該可変容量素子の容量制御端子を制御端子とする構成である。
第2,第3の発明のクロックデータ再生回路において、ゲーティング回路は、複数のインバータをエミッタフォロワ回路を介して接続した遅延回路を含み、1つのエミッタフォロワ回路の出力端と接地間に可変容量素子を接続し、当該可変容量素子の容量制御端子を制御端子とする構成である。
第1〜第3の発明のクロックデータ再生回路において、各調整信号を入力する端子は複数のバイナリ入力端子とし、各バイナリ入力端子は、電源電位との接続または接地電位との接続により「1」または「0」を与える手段を備える。また、電源電位と接地電位との間に抵抗分圧回路を備え、各バイナリ入力端子は、電源電位から抵抗分圧により得られる電位を「1」として出力する構成としてもよい。
本発明のクロックデータ再生回路は、発振回路の特性差による発振周波数のずれやゲーティング回路のゲーティングパルス幅のずれを補償し、低ジッタの再生クロックを得ることができる。また、本発明のクロックデータ再生回路は、発振回路の周波数制御端子が1つで対応できるので、発振回路を高周波で動作させることが容易になる。
図1は、本発明の実施例1の構成例を示す。
図において、遅延回路11、フリップフロップ回路(FF)12、ゲーティング回路13、ゲート付き電圧制御発振器(G−VCO)14、サブVCO15、周波数比較器16は、図9に示す従来のクロックデータ再生回路と同様の接続構成であり、G−VCO14とサブVCO15は参照クロックに周波数同期するとともに、入力データに位相同期した再生クロックを出力する。
図において、遅延回路11、フリップフロップ回路(FF)12、ゲーティング回路13、ゲート付き電圧制御発振器(G−VCO)14、サブVCO15、周波数比較器16は、図9に示す従来のクロックデータ再生回路と同様の接続構成であり、G−VCO14とサブVCO15は参照クロックに周波数同期するとともに、入力データに位相同期した再生クロックを出力する。
本実施例は、G−VCO14とサブVCO15が同じ周波数制御信号Aに対して発振周波数が異なる特性差を補償するために、加算器17で周波数制御信号Aと回路間ばらつき調整信号Cを加算し、G−VCO14の周波数制御端子に入力することを特徴とする。これにより、図2に示すように、G−VCO14とサブVCO15との間の特性差に起因する発振周波数差が調整され、同一周波数で発振するように制御される。
G−VCO14は、図6(a) に示すように、奇数個のインバータをエミッタフォロワ回路EFを介してリング状に接続したリングVCOである。ただし、初段のインバータはNAND回路を用い、一方の入力端にゲーティング回路13の出力を接続し、他方の入力端にG−VCO14の出力を接続する。エミッタフォロワ回路EFの出力端と接地間に可変容量素子(例えばMOSバラクタ)を接続し、その容量可変端子に制御信号を与えることにより発振周波数が調整される。サブVCOは、G−VCO14と同様の構成であるが、図6(b) に示すように、初段のNAND回路の一方の入力をハイレベル固定となる。
なお、本実施例のクロックデータ再生回路において、遅延回路11およびゲーティング回路13を省略した構成であってもよい。その場合には、G−VCO14は、後述する実施例3のメインVCO19と同様の構成となる。
図3は、本発明の実施例2の構成例を示す。
本実施例は、実施例1におけるゲーティング回路13とG−VCO14とサブVCO15が同様の回路構成をとる場合に、G−VCO14の発振周波数を調整する回路間ばらつき調整信号C1に加えて、ゲーティング回路13のゲーティングパルス幅を調整する回路間ばらつき調整信号C2を用意する。回路間ばらつき調整信号C1は、実施例1と同様に、加算器17−1で周波数制御信号Aと加算してG−VCO14の周波数制御端子に入力する。回路間ばらつき調整信号C2は、加算器17−2で周波数制御信号Aと加算してゲーティング回路13の遅延量制御端子に入力する。
本実施例は、実施例1におけるゲーティング回路13とG−VCO14とサブVCO15が同様の回路構成をとる場合に、G−VCO14の発振周波数を調整する回路間ばらつき調整信号C1に加えて、ゲーティング回路13のゲーティングパルス幅を調整する回路間ばらつき調整信号C2を用意する。回路間ばらつき調整信号C1は、実施例1と同様に、加算器17−1で周波数制御信号Aと加算してG−VCO14の周波数制御端子に入力する。回路間ばらつき調整信号C2は、加算器17−2で周波数制御信号Aと加算してゲーティング回路13の遅延量制御端子に入力する。
G−VCO14とサブVCO15が特性差に起因する発振周波数差を有している場合、回路間ばらつき調整信号C1を用いて調整することにより、周波数制御信号Aに対して同一周波数で発振するように制御することができる。
ゲーティング回路13は、図6(c) に示すように、入力データをT/2遅延させる遅延回路131と(Tは入力データの周期)、入力データと遅延回路131の出力を入力するNAND回路132で構成される。なお、NAND回路132はEXOR回路でもよい。遅延回路131は、G−VCO14と同様の複数のインバータとエミッタフォロワ回路EFを縦属に接続し、初段のNAND回路の一方の入力端をハイレベル固定とした構成である。エミッタフォロワ回路EFの出力端と接地間に可変容量素子(例えばMOSバラクタ)を接続し、その容量可変端子に制御信号を与えることにより遅延量が調整される。ここでは、サブVCO15の周波数制御信号Aと回路間ばらつき調整信号C2を加算して入力することにより、遅延回路131の遅延量、すなわちゲーティングパルス幅を調整することができる。
ただし、同符号連続耐性などに関わるG−VCO14とサブVCO15の発振周波数差に対して、ゲーティングパルス幅を決定するゲーティング回路13の遅延量の精度が要求されない場合には、回路間ばらつき調整信号C2を使用しない構成としてもよいし、G−VCO14に用いる回路間ばらつき調整信号C1と兼用してもよい。
図4は、本発明の実施例3の構成例を示す。
本実施例は、実施例2の構成において、G−VCO14の後段にメインVCO19を接続し、メインVCO19の出力を再生クロックとする構成である。メインVCO19は、図6(d) に示すように、奇数個のインバータを用いたリングVCOであり、初段のインバータとなるNAND回路の一方の入力端をハイレベル固定とし、他方の入力端に前段のG−VCO14の出力とメインVCO19の出力を合せて入力する。これにより、再生クロックのジッタを低減することができる。
本実施例は、実施例2の構成において、G−VCO14の後段にメインVCO19を接続し、メインVCO19の出力を再生クロックとする構成である。メインVCO19は、図6(d) に示すように、奇数個のインバータを用いたリングVCOであり、初段のインバータとなるNAND回路の一方の入力端をハイレベル固定とし、他方の入力端に前段のG−VCO14の出力とメインVCO19の出力を合せて入力する。これにより、再生クロックのジッタを低減することができる。
メインVCO19の発振周波数を調整する回路間ばらつき調整信号C3を用意し、加算器17−3で周波数制御信号Aと加算してメインVCO19の周波数制御端子に入力する。これにより、ゲーティング回路13と、G−VCO14と、メインVCO19と、サブVCO15との間の特性差を補償することができる。
ただし、同符号連続耐性などに関わるメインVCO19とG−VCO14とサブVCO15の発振周波数差に対して、ゲーティングパルス幅を決定するゲーティング回路13の遅延量の精度が要求されない場合には、回路間ばらつき調整信号C2を使用しない構成としてもよいし、回路間ばらつき調整信号C1またはC3と兼用してもよい。さらに、メインVCO19とG−VCO14の特性差が小さい場合には、回路間ばらつき調整信号C1とC3と兼用してもよい。
図5は、本発明の実施例4の構成例を示す。
本実施例の特徴は、実施例1〜3の構成において、サブVCO15の出力を分周器21で1/nに分周し、参照クロックを分周器22で1/mに分周し、その後に周波数比較器16で周波数差を検出するところにある。nおよびmは整数である。ここでは、実施例1に適用した例を示す。
本実施例の特徴は、実施例1〜3の構成において、サブVCO15の出力を分周器21で1/nに分周し、参照クロックを分周器22で1/mに分周し、その後に周波数比較器16で周波数差を検出するところにある。nおよびmは整数である。ここでは、実施例1に適用した例を示す。
サブVCO15の発振周波数が高い場合には、分周した後に参照クロックと比較することにより、周波数比較器16に要求される動作速度を緩和することができる。この場合、参照クロックの周波数は、入力データのデータレートのm/nの周波数に設定する。また、サブVCO15の発振周波数を参照クロックと異なる任意の周波数とすることができる。
実施例1〜実施例4における回路間ばらつき調整信号C,C1〜C3は、それぞれ単一の制御電圧を入力する構成でもよいし、多ビットの入力信号をVCOやゲーティング回路の内部で制御電圧に変換する構成としてもよい。
例えば、各調整信号の入力部を複数のバイナリ入力端子とし、図7(a) にその1ビット分を示すように、ヒューズ素子Fを介して接地し、高抵抗Rを介して電源電位VDDに接続する。図のような場合、バイナリ入力端子はヒューズを接続することにより「0」、切断することにより「1」に固定される。プロセスばらつきおよび回路間ばらつきは、チップ特有のものであるため、製造時に一度正しい値を設定すれば固定してもよいので、各バイナリ入力端子に外部から「1」,「0」を入力する代わりに、適当なヒューズを焼き切るか否かの措置により「1」,「0」に固定する構成としてもよい。
また、図7(b) に示すように、バイナリ入力端子と電源電位VDDとを抵抗R1およびヒューズ素子Fを介して接続し、バイナリ入力端子と接地電位とを抵抗R2(R1<R2)を介して接続してもよい。本構成では、バイナリ入力端子はヒューズで開放または接続を選択し、接地電位(「0」)または抵抗R1,R2の抵抗分圧による所定値(「1」)を設定することができる。
また、以上のバイナリ入力端子のヒューズ素子Fに代えて、ボンディング工程により開放または接続を選択する構成としてよい。
11 遅延回路
12 フリップフロップ回路(FF)
13 ゲーティング回路
14 ゲート付き電圧制御発振器(G−VCO)
15 サブVCO
16 周波数比較器
17,17−1,17−2,17−3 加算器
19 メインVCO
21 分周器(1/n)
22 分周器(1/m)
12 フリップフロップ回路(FF)
13 ゲーティング回路
14 ゲート付き電圧制御発振器(G−VCO)
15 サブVCO
16 周波数比較器
17,17−1,17−2,17−3 加算器
19 メインVCO
21 分周器(1/n)
22 分周器(1/m)
Claims (8)
- 入力データと周波数および位相が同期した再生クロックを出力する第1の発振回路と、
前記第1の発振回路と同一周波数のクロックを出力する第2の発振回路と、
前記第2の発振回路が出力するクロックと参照クロックを周波数比較し、その周波数誤差に応じた周波数制御信号Aで前記第1〜第2の発振回路の発振周波数を制御するPLL手段と
を備えたクロックデータ再生回路において、
前記第1〜第2の発振回路の回路間ばらつきによる発振周波数のずれを調整する回路間ばらつき調整信号Cを入力する端子と、
前記周波数制御信号Aと前記回路間ばらつき調整信号Cを加算する加算器とを備え、
前記第1〜第2の発振回路はそれぞれ1つの制御端子を備え、前記第2の発振回路の制御端子に前記周波数制御信号Aを入力し、前記第1の発振回路の制御端子に前記加算器の出力信号を入力する構成である
ことを特徴とするクロックデータ再生回路。 - 入力データが遷移するタイミングでゲーティングパルスを出力するゲーティング回路と、
前記ゲーティングパルスを入力して前記入力データと周波数および位相が同期した再生クロックを出力する第1の発振回路と、
前記第1の発振回路と同一周波数のクロックを出力する第2の発振回路と、
前記第2の発振回路が出力するクロックと参照クロックを周波数比較し、その周波数誤差に応じた周波数制御信号Aで前記第1〜第2の発振回路の発振周波数を制御するPLL手段と
を備えたクロックデータ再生回路において、
前記第1の発振回路の回路間ばらつきによる発振周波数のずれを調整する回路間ばらつき調整信号C1を入力する端子と、
前記ゲーティング回路の回路間ばらつきによる前記ゲーティングパルスのパルス幅のずれを調整する回路間ばらつき調整信号C2を入力する端子と、
前記周波数制御信号Aと前記回路間ばらつき調整信号C1,C2をそれぞれ加算する第1の加算器および第2の加算器とを備え、
前記ゲーティング回路および前記第1〜第2の発振回路はそれぞれ1つの制御端子を備え、前記第2の発振回路の制御端子に前記周波数制御信号Aを入力し、前記第1の発振回路の制御端子に前記第1の加算器の出力信号を入力し、前記ゲーティング回路の制御端子に前記第2の加算器の出力信号を入力する構成である
ことを特徴とするクロックデータ再生回路。 - 入力データが遷移するタイミングでゲーティングパルスを出力するゲーティング回路と、
前記ゲーティングパルスにより発振位相が検出されるクロックを出力する第1の発振回路と、
前記第1の発振回路と同一周波数のクロックを出力する第2の発振回路と、
前記第1の発振回路から前記クロックを入力して前記データ信号と周波数および位相が同期した再生クロックを出力する第3の発振回路と、
前記第2の発振回路が出力するクロックと参照クロックを周波数比較し、その周波数誤差に応じた周波数制御信号Aで前記第1〜第3の発振回路の発振周波数を制御するPLL手段と
を備えたクロックデータ再生回路において、
前記第1の発振回路の回路間ばらつきによる発振周波数のずれを調整する回路間ばらつき調整信号C1を入力する端子と、
前記ゲーティング回路の回路間ばらつきによる前記ゲーティングパルスのパルス幅のずれを調整する回路間ばらつき調整信号C2を入力する端子と、
前記第3の発振回路の回路間ばらつきによる発振周波数のずれを調整する回路間ばらつき調整信号C3を入力する端子と、
前記周波数制御信号Aと前記回路間ばらつき調整信号C1,C2,C3をそれぞれ加算する第1の加算器および第2の加算器および第3の加算器とを備え、
前記ゲーティング回路および前記第1〜第3の発振回路はそれぞれ1つの制御端子を備え、前記第2の発振回路の制御端子に前記周波数制御信号Aを入力し、前記第1の発振回路の制御端子に前記第1の加算器の出力信号を入力し、前記ゲーティング回路の制御端子に前記第2の加算器の出力信号を入力し、前記第3の発振回路の制御端子に前記第3の加算器の出力信号を入力する構成である
ことを特徴とするクロックデータ再生回路。 - 請求項1〜請求項3のいずれかに記載のクロックデータ再生回路において、
前記参照クロックまたは前記第2の発振回路から出力されるクロックの少なくとも一方の周波数を分周する分周器を備えた
ことを特徴とするクロックデータ再生回路。 - 請求項1〜請求項3のいずれかに記載のクロックデータ再生回路において、
前記発振回路は、奇数個のインバータをエミッタフォロワ回路を介してリング状に接続した構成であり、1つのエミッタフォロワ回路の出力端と接地間に可変容量素子を接続し、当該可変容量素子の容量制御端子を前記制御端子とする構成である
ことを特徴とするクロックデータ再生回路。 - 請求項2または請求項3に記載のクロックデータ再生回路において、
前記ゲーティング回路は、複数のインバータをエミッタフォロワ回路を介して接続した遅延回路を含み、1つのエミッタフォロワ回路の出力端と接地間に可変容量素子を接続し、当該可変容量素子の容量制御端子を前記制御端子とする構成である
ことを特徴とするクロックデータ再生回路。 - 請求項1〜請求項3のいずれかに記載のクロックデータ再生回路において、
前記各調整信号を入力する端子は複数のバイナリ入力端子とし、各バイナリ入力端子は、電源電位との接続または接地電位との接続により「1」または「0」を与える手段を備えた
ことを特徴とするクロックデータ再生回路。 - 請求項7に記載のクロックデータ再生回路において、
前記電源電位と前記接地電位との間に抵抗分圧回路を備え、前記各バイナリ入力端子は、前記電源電位から抵抗分圧により得られる電位を「1」として出力する構成である
ことを特徴とするクロックデータ再生回路。
Priority Applications (1)
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