JP2010268223A - クロックデータ再生回路 - Google Patents

Abstract

【課題】複数のＶＣＯ間の発振周波数のばらつきを補償し、ジッタを低減する。
【解決手段】第１の発振回路および第２の発振回路はそれぞれ２つの周波数制御端子を備え、それぞれの一方の周波数制御端子に周波数制御信号Ａを入力する構成であり、第２の発振回路の他方の周波数制御端子に固定の周波数制御信号Ｂを与え、第１の発振回路および第２の発振回路の各発振周波数を比較し、その周波数誤差に応じた周波数制御信号Ｃを第１の発振回路の他方の周波数制御端子に与えるばらつき補償回路を備える。
【選択図】図１

Description

本発明は、入力データと周波数および位相が同期したクロックを抽出し、このクロックにより入力データのリタイミングを行うクロックデータ再生回路に関する。

ＦＴＴＨ(Fiber To The Hpme) を実現する手法として開発が進められているＰＯＮ(Passive Optical Network) システムではバーストデータを扱う。したがって、ＰＯＮシステムでは、非同期に受け取るバーストデータに対し瞬時に位相同期を確立してクロックを抽出し、このクロックに同期してデータをリタイミングして送り出すクロックデータ再生回路（ＣＤＲ：Clock Data Recovery)が必須である。

図４は、従来のクロックデータ再生回路の第１の構成例を示す（特許文献１，非特許文献１）。
図において、クロックデータ再生回路は、遅延回路１１、フリップフロップ回路（ＦＦ）１２、ゲーティング回路１３、ゲート付き電圧制御発振器（Ｇ−ＶＣＯ）１４から構成される。Ｇ−ＶＣＯ１４の位相制御入力端子には、ゲーティング回路１３を介してバーストオンのタイミングで入力データが入力され、Ｇ−ＶＣＯ１４の発振位相が入力データの位相に合うように制御される。発振位相が制御されたＧ−ＶＣＯ１４の出力は、再生クロックとして取り出されるとともに、ＦＦ１２のクロック端子に入力する。ＦＦ１２のデータ入力端子には遅延回路１１を介して入力データが入力され、クロック端子に入力する再生クロックでリタイミングした再生データが出力される。

図５は、従来のクロックデータ再生回路の第２の構成例を示す（特許文献１，非特許文献１）。
本構成例は、図４の回路構成に加えて、Ｇ−ＶＣＯ１４と同じ回路構成のサブＶＣＯ１５を備える。サブＶＣＯ１５の出力は周波数比較器１６に入力され、入力データのデータレートと等しい周波数またはその周波数の整数分の１の周波数の参照クロックと周波数比較され、その周波数誤差に応じた周波数制御信号でサブＶＣＯ１５の発振周波数を制御するＰＬＬ(Phase-Locked Loop) が構成される。この参照クロックとサブＶＣＯ１５を同期させる周波数制御信号はＧ−ＶＣＯ１４の周波数制御端子にも入力され、Ｇ−ＶＣＯ１４とサブＶＣＯ１５の発振周波数が同じになるように制御される。

このような構成により、Ｇ−ＶＣＯ１４は、入力データが入力されていないときでもそのデータレートと同じ周波数で発振を継続し、入力データが入力されたときには位相のみを合せるだけで、入力データと再生クロックの位相同期を瞬時に確立させることができる。

特開２００７−１８１０００号公報

M.Nogawa, et al.,"A 10 Gb/s Burst-Mode CDR IC in 0.13 μm CMOS",Digest of Technical Papers, ISSCC 2005

ところで、図５に示す従来のクロックデータ再生回路において、Ｇ−ＶＣＯ１４とサブＶＣＯ１５が同一チップ内、同一の回路構成であっても、実際には素子のばらつき、電流値の違い、温度の不均一等のさまざまな要因により、同じ周波数制御信号を与えても双方の発振周波数に誤差が生じる。この発振周波数の誤差により、入力データに対してＧ−ＶＣＯ１４の再生クロックの位相がずれていくとそれがジッタの原因になる。

本発明は、複数のＶＣＯ間の発振周波数のばらつきを補償し、ジッタを低減することができるクロックデータ再生回路を提供することを目的とする。

本発明は、データ信号と周波数および位相が同期した再生クロックを出力する第１の発振回路と、第１の発振回路と同一周波数のクロック信号を出力する第２の発振回路と、第２の発振回路が出力するクロック信号と参照クロックを周波数比較し、その周波数誤差に応じた周波数制御信号Ａで第２の発振回路および第１の発振回路の発振周波数を制御するＰＬＬ手段とを備えたクロックデータ再生回路において、第１の発振回路および第２の発振回路はそれぞれ２つの周波数制御端子を備え、それぞれの一方の周波数制御端子に周波数制御信号Ａを入力する構成であり、第２の発振回路の他方の周波数制御端子に固定の周波数制御信号Ｂを与え、第１の発振回路および第２の発振回路の各発振周波数を比較し、その周波数誤差に応じた周波数制御信号Ｃを第１の発振回路の他方の周波数制御端子に与えるばらつき補償回路を備える。

本発明のクロックデータ再生回路において、ばらつき補償回路が第１の発振回路および第２の発振回路の発振周波数を制御するときに、第１の発振回路へデータ信号の入力を遮断する選択回路を備える。

本発明のクロックデータ再生回路において、参照クロックまたは第２の発振回路から出力されるクロック信号の少なくとも一方の周波数を分周する分周器を備える。

本発明のクロックデータ再生回路において、第１の発振回路および第２の発振回路は、奇数個のインバータをエミッタフォロワ回路を介してリング状に接続した構成であり、少なくとも２つのエミッタフォロワ回路の出力端と接地間にそれぞれ可変容量素子を接続し、第１の発振回路の可変容量素子の容量制御端子にそれぞれ周波数制御信号Ａと周波数制御信号Ｂを入力し、第２の発振回路の可変容量素子の容量制御端子にそれぞれ周波数制御信号Ａと周波数制御信号Ｃを入力する構成である。

本発明のクロックデータ再生回路は、第１の発振回路と第２の発振回路の特性差による発振周波数のばらつきを自動的に補償することができる。これにより、２つの発振回路の特性のばらつきに左右されることなく、低ジッタの再生クロックを得ることができる。

本発明の実施例１の構成例を示す図である。 Ｇ−ＶＣＯ１４およびサブＶＣＯ１５の構成例を示す図である。 本発明の実施例２の構成例を示す図である。 従来のクロックデータ再生回路の第１の構成例を示す図である。 従来のクロックデータ再生回路の第２の構成例を示す図である。

図１は、本発明の実施例１の構成例を示す。
図において、遅延回路１１、フリップフロップ回路（ＦＦ）１２、ゲーティング回路１３、ゲート付き電圧制御発振器（Ｇ−ＶＣＯ）１４、サブＶＣＯ１５、周波数比較器１６は、図４に示す従来のクロックデータ再生回路と同様の接続構成であり、Ｇ−ＶＣＯ１４とサブＶＣＯ１５は参照クロックに周波数同期するとともに、入力データに位相同期した再生クロックを出力する。

本実施例のサブＶＣＯ１５は、ＰＬＬを構成する周波数比較器１６から出力される周波数制御信号Ａと、ばらつき補償回路１７から出力される固定値の周波数制御信号Ｂを入力する２つの周波数制御端子を備え、参照クロックに周波数同期するように発振周波数が制御される。

本実施例のＧ−ＶＣＯ１４は、周波数比較器１６から出力される周波数制御信号Ａと、ばらつき補償回路１７から出力される周波数制御信号Ｃを入力する２つの周波数制御端子を備える。ばらつき補償回路１７は、Ｇ−ＶＣＯ１４とサブＶＣＯ１５の各出力を分岐して入力し、双方の発振周波数を比較する。その発振周波数の誤差は、周波数制御信号ＣとしてＧ−ＶＣＯ１４に入力され、Ｇ−ＶＣＯ１４とサブＶＣＯ１５の発振周波数が同じになるように制御される。

また、ゲーティング回路１３とＧ−ＶＣＯ１４との間に選択回路１８を挿入し、ばらつき補償回路１７がＧ−ＶＣＯ１４とサブＶＣＯ１５の発振周波数を制御する間は、選択回路１８に対してＧ−ＶＣＯ１４へのデータ入力を遮断する制御を行う。

本実施例の動作例について説明する。ばらつき補償回路１７が動作を開始すると、まずＧ−ＶＣＯ１４へのデータ入力を遮断するように選択回路１８に切替信号を出力する。次に、ばらつき補償回路１７はサブＶＣＯ１５に固定の周波数制御信号Ｂを与え、サブＶＣＯ１５の発振周波数が参照クロックに同期し、安定が見込めるまで待機する。サブＶＣＯ１５の発振周波数が安定すると、ばらつき補償回路１７はＧ−ＶＣＯ１４とサブＶＣＯ１５の双方の発振周波数を比較し、その発振周波数の誤差を補償する周波数制御信号Ｃを生成してＧ−ＶＣＯ１４に与える。これにより、Ｇ−ＶＣＯ１４は、周波数比較器１６から入力する周波数制御信号Ａと、ばらつき補償回路１７から入力する周波数制御信号Ｃにより、サブＶＣＯ１５の発振周波数と同じになるように制御される。最後に、ばらつき補償回路１７はＧ−ＶＣＯ１４へのデータ入力を行うように選択回路１８に切替信号を出力する。

図２は、Ｇ−ＶＣＯ１４およびサブＶＣＯ１５の構成例を示す。
図において、Ｇ−ＶＣＯ１４およびサブＶＣＯ１５は奇数個のインバータをエミッタフォロワ回路ＥＦを介してリング状に接続したリングＶＣＯとし、エミッタフォロワ回路ＥＦの出力端と接地間に可変容量素子（例えばＭＯＳバラクタ）を接続した構成である。エミッタフォロワ回路ＥＦおよび可変容量素子は少なくとも２つあり、可変容量素子の容量可変端子に周波数制御信号Ａと周波数制御信号ＢまたはＣを接続する。これにより、複数の制御電圧を与えることができるＶＣＯを構成することができる。また、複数の可変容量素子のサイズが異なるものを用いることにより、各制御電圧に対する発振周波数の感度を個別に設定することができる。

図３は、本発明の実施例２の構成例を示す。
本実施例の特徴は、実施例１の構成において、サブＶＣＯ１５の出力を分周器２１で１／ｎに分周し、参照クロックを分周器２２で１／ｍに分周し、その後に周波数比較器１６で周波数差を検出するところにある。ｎおよびｍは整数である。

サブＶＣＯ１５の発振周波数が高い場合には、分周した後に参照クロックと比較することにより、周波数比較器１６に要求される動作速度を緩和することができる。この場合、参照クロックの周波数は、入力データのデータレートのｍ／ｎの周波数に設定する。また、サブＶＣＯ１５の発振周波数を参照クロックと異なる任意の周波数とすることができる。

１１ 遅延回路
１２ フリップフロップ回路（ＦＦ）
１３ ゲーティング回路
１４ ゲート付き電圧制御発振器（Ｇ−ＶＣＯ）
１５ サブＶＣＯ
１６ 周波数比較器
１７ ばらつき補償回路
１８ 選択回路
２１ 分周器（１／ｎ）
２２ 分周器（１／ｍ）

Claims (4)

1. データ信号と周波数および位相が同期した再生クロックを出力する第１の発振回路と、
   前記第１の発振回路と同一周波数のクロック信号を出力する第２の発振回路と、
   前記第２の発振回路が出力するクロック信号と参照クロックを周波数比較し、その周波数誤差に応じた周波数制御信号Ａで前記第２の発振回路および前記第１の発振回路の発振周波数を制御するＰＬＬ手段と
   を備えたクロックデータ再生回路において、
   前記第１の発振回路および前記第２の発振回路はそれぞれ２つの周波数制御端子を備え、それぞれの一方の周波数制御端子に前記周波数制御信号Ａを入力する構成であり、
   前記第２の発振回路の他方の周波数制御端子に固定の周波数制御信号Ｂを与え、前記第１の発振回路および前記第２の発振回路の各発振周波数を比較し、その周波数誤差に応じた周波数制御信号Ｃを前記第１の発振回路の他方の周波数制御端子に与えるばらつき補償回路を備えた
   ことを特徴とするクロックデータ再生回路。
2. 請求項１に記載のクロックデータ再生回路において、
   前記ばらつき補償回路が前記第１の発振回路および前記第２の発振回路の発振周波数を制御するときに、前記第１の発振回路へ前記データ信号の入力を遮断する選択回路を備えた
   ことを特徴とするクロックデータ再生回路。
3. 請求項１に記載のクロックデータ再生回路において、
   前記参照クロックまたは前記第２の発振回路から出力されるクロック信号の少なくとも一方の周波数を分周する分周器を備えた
   ことを特徴とするクロックデータ再生回路。
4. 請求項１に記載のクロックデータ再生回路において、
   前記第１の発振回路および前記第２の発振回路は、奇数個のインバータをエミッタフォロワ回路を介してリング状に接続した構成であり、少なくとも２つのエミッタフォロワ回路の出力端と接地間にそれぞれ可変容量素子を接続し、前記第１の発振回路の可変容量素子の容量制御端子にそれぞれ前記周波数制御信号Ａと前記周波数制御信号Ｂを入力し、前記第２の発振回路の可変容量素子の容量制御端子にそれぞれ前記周波数制御信号Ａと前記周波数制御信号Ｃを入力する構成である
   ことを特徴とするクロックデータ再生回路。

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