JPH03131121A - Ｐｌｌ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 例えばシリアルデータからそのクロックを再生するため
の回路等に用いて好適なＰ　Ｌ　Ｌ　（ＰｈａｓｅＬｏ
ｃｋｅｄ　Ｌｏｏｐ）回路に関し、特に、ＩＣ（集積回
路）化に適し、従来温度補償が困難であった高い周波数
まで安定に温度補償したＰＬＬ回路に関する。

〔発明の概要］ 本発明は、第１のＰＬＬ　（ＰＬＬＩ　）と第２のＰＬ
Ｌ　（ＰＬＬｚ　）とを有し、該各ＰＬＬはそれぞれ２
つの制御端子を持つＶＣＯを、それぞれ互いに同一回路
構成で有し、ＰＬＬ、は目的とする信号にロックさせ、
ＰＬＬ２はＰＬＬ、のＶＣＯの自走発振周波数を決める
制御電圧を発生するために用いることにより、自走発振
周波数の温度補償をしたＰＬＬ回路である。

〔従来の技術〕

シリアルデータを伝送（または記録）し、該伝送（また
は記録）されたデータを再生するためには、受信（また
は読み出し）されたデータの信号からクロックを再生す
る必要がある。

かかるクロックの再生にはＰ　Ｌ　Ｌ　（ＰｈａｓｅＬ
ｏｃｋｅｄ　Ｌｏｏｐ）に前記受信データの信号を入力
し、該入力された受信データ信号の周波数でＰＬＬをロ
ックさせて、クロックを得る技術が良く知られている。

しかしながら、クロック再生にＰＬＬを用いる場合、Ｖ
　ＣＯ（Ｖｏｌｔａｇｅ　ＣｏｎｔｒｏｌｌｅｄＯｓｃ
ｉ　１ｌａｔｏｒ）の自走発振周波数と入力信号周波数
とが大きくずれていると、ＰＬＬがロックしなかったり
、ビットスリップ（ｂｉｔ　５ｌｉｐ）が生じることが
ある。

かかるＰＬＬに用いるｖＣＯとして、従来、第４図に示
すようなエミッタ結合マルチバイブレークが知られてい
る。この回路は、制御電圧に対する発振周波数の制御特
性がリニアであるとともにＩＣ（集積回路）化が容易な
特徴があるため良く使われている。

第４図の回路は、トランジスタＱ１とトランジスタＱ２
とがマルチバイブレークを構成し、トランジスタＱ、と
Ｑ２のエミッタ同志はコンデンサＣを介して接続されて
いる。

そして、コンデンサＣの両端には電流源ＳＡ％Ｓ、が接
続されており、制御電圧■１によって電流ｌの値が制御
できるようにしである。

この回路は以下に述べるように動作する。

今、初期条件にトランジスタＱ、をオン（ＯＮ）、トラ
ンジスタＱ２をオフ（ＯＦＦ）とすると、コンデンサＣ
にはトランジスタＱ、のエミッタ側から実線の電流Ｉが
流れて充電が行われる。

そうするとトランジスタＱ２のエミッタの電位が下がり
、トランジスタＱ２のベース・エミッタ間電圧がＶＩＥ
（ＯＮ）　（ベース・エミッタ間のオン電圧。

約０．７Ｖ）より大きくなると、トランジスタＱ２はＯ
ＮＬ、トランジスタＱ、がＯＦＦするのでトランジスタ
Ｑ２の電位が反転する。今度は逆にトランジスタＱ２の
エミッタ側から点線のように電流Ｉが流れてコンデンサ
Ｃの充電が行われ、同様の動作が繰り返される。

なお、この回路からは矩形波が出力されるので、クロッ
クの再生には適している。

ところで、第４図のｖＣＯの発振周期Ｔは■ で与えられることが知られている。

この式から発振振幅を与えるベース・エミッタ間オン電
圧■□、。わと制御電流Ｉに温度補償を行え、ば発振周
波数の温度補償は行なえることがわかる（コンデンサＣ
の温度係数が小さい場合）。

しかし、（１）式にはトランジスタのスイッチング時間
は含まれておらず、スイッチング時間が無視できないよ
うな高い周波数においては、スイッチング時間の発振周
期に占める割合、が変化し、温度補償は容易でない。

二のようなｖＣＯをＰ　Ｌ　Ｌ’！こ使用した場合、温
度変化によってｖＣＯの自走発振周波数が変化してＰＬ
Ｌがロックしない場合が起こりうる。

また、第４図に示すようなエミッタ結合マルチバイブレ
ークは制御電圧Ｖ、に対する周波数変化の感度（電圧感
度）が大きく、高い周波数での温度補償が一層困難とな
っている。これに対して、本出願人は先に、特願昭６３
−２７２０５０において、前記電流源を固定電流源■３
と可変電流源Ｉｖとを並列接続して構成することにより
、前記電圧感度を下げて広い発振レンジを有してＰＬＬ
のロックはずれが起こりに＜＜シたｖＣＯを提案した（
第５図）。

しかしながら、トランジスタのスイッチング時間が無視
できないような高い周波数における発振周期の温度補償
まではされていなかった。

〔発明が解決しようとする課題〕

本発明においては、従来技術のかかえる問題点を解決し
て、エミッタ結合マルチバイブレータに用いるトランジ
スタのスイッチング時間が問題となるような高い周波数
においても、ＰＬＬの自走発振周波数が温度変化の影響
なく希望の周波数になるようなＰＬＬの回路を得ること
を課題とする。

〔課題を解決するための手段］ 本発明においては、第１のＰ　Ｌ　Ｌ　（ＰｈａｓｅＬ
ｏｃｋｅｄ　Ｌｏｏｐ）　　（Ｐ　Ｌ　Ｌ　＋　）と第
２のＰＬＬ　（ＰＬＬ、）とを備え、該ＰＬＬ、　　と
ＰＬＬ、とは、第１の制御電圧で制御される第１の電流
源と、第２の制御電圧で制御される第２の電流源とを有
する電圧制御発振器（ＶＣＯ）をそれぞれ互いに同一の
回路構成を持って有し、前記第１のＰＬＬの前記ＶＣＯ
（ＶＣＯ＋　）の前記第２の制御電圧として前記第１の
ＰＬＬの位相比較器の出力を供給し、目的とする入力信
号の周波数と前記第２のＰＬＬの前記ＶＣＯ（ＶＣＯ□
）の発振周波数とを略等しくしたときに前記ＶＣＯ２に
供給される前記第１の制御電圧を、前記第１のＰＬＬの
前記■Ｃｏ　（ＶＣＯ＋　）の前記第１の制御電圧とし
ても供給するように構成したことを特徴とするＰＬＬ回
路とする。

なお、前記■ＣＯは前記第１の電流源、と前記第２の電
流源とを並列接続したことを特徴とするエミッタ結合マ
ルチバイブレークとすることができ、特に前記第２の電
流源を制御するための前記第２の制御電圧を差動入力可
能に構成することが好ましい。

〔作用〕

本発明においては、前記第１及び第２のＰＬＬを有し、
前記第１のＰＬＬは目的とする入力信号にロックした信
号（例えば再生クロック）を発生する動作をする。

また、前記第２のＰＬＬは第１のＰＬＬのＶＣＯ（ＶＣ
Ｏ，）の自走発振周波数を決めるための前記第１の制御
電圧を発生する動作をする。

即ち、第２のＰＬＬのｖｃｏ　（ｖｃｏ□）を目的とす
る入力信号と略同じ周波数で発振させ、その時にＶ　Ｃ
Ｏｚの前記第１の電流源を制御するためにＶＣＯ２に供
給されている前記第１の制御電圧（■１）を第１　（Ｄ
　Ｐ　Ｌ　Ｌ　（Ｄ　Ｖ　ＣＯ（Ｖ　ＣＯＩ）の前記第
１の電流源を制御するための制御電圧としても同時に供
給することにより、該供給された制御電圧（Ｖｌ）で規
制される自走発振周波数をＶ　ＣＯ＋が持つことになる
。従って、目的とする入力信号の周波数に合わせて発振
しようとするＶＣｏｌの発振周波数とＶＣＯ，の自走発
振周波数とがほぼ等しくなり、第１のＰＬＬが入力信号
に最もロックしやすい状態に保たれる。この関係は温度
が変わっても変わらず、ＶＣＯ１の自走発振周波数を自
動調整できる。従って、ＶＣＯ，単独では温度補償でき
ないような高い周波数においても、ＶＣＯ，は単に発振
すれば第１のＰＬＬがロックするこができ、全体として
温度補償したのと同じ作用をしている。これにより、エ
ミッタ結合マルチバイブレータなどＩＣ化できるＶＣＯ
を内蔵したＰＬＬの動作周波数が高周波において大幅に
拡大される。また、ＶＣＯ，とＶＣＯ，とは同一構成の
回路であり、特に集積回路の同一チップ上の近傍に配置
したときは、ＶＣＯ，の自走発振周波数は目的とする入
力信号に極めて近い周波数となり、目的とする入力信号
がデジタルのシリアルデータからなる場合にも、第１の
ＰＬＬがロックしないことやビットスリップ（ｂｉｔ　
５ｌｉｐ）が生じる可能性はほとんどない。

なお、前記■ＣＯの前記第２の制御電圧を差動入力可能
とした場合には、前記第１のＰＬＬの位相比較器からの
入力がないとき（無信号またはロック状態）に該位相比
較器の影響を受けることなく、直流レベルに対する温度
補償を必要とすることなく、前記第１の電流源と前記第
２の電流源とを加算した電流で安定に発振周波数を制御
できる。

〔実施例〕

本発明の実施例について、クロック再生回路に適用した
場合を例に第１図に従って説明する。まず、全体が第１
のＰ　Ｌ　Ｌ　（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ
）（ＰＬＬ、）と第２のＰＬＬ　（ＰＬＬ２）とで構成
されている。

第１のＰ　Ｌ　Ｌ　（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏ
ｏｐ）　　（Ｐ　Ｌ　Ｌ　１）は、目的とするシリアル
データの信号（目的信号）を入力し、該入力された目的
信号から、該目的信号の周波数ｆ、と同じ位相と周波数
を持つ再生クロックを出力するもので、位相比較器ＰＣ
。

とＶ　ＣＯｒ　（Ｖｏｌｔａｇｅ　Ｃｏｎｔｒｏｌｌｅ
ｄ　０ｓｃｉｌｌａｔｏｒ）とを有して構成されている
。そしてＶＣＯ，には第１の電流源の制御電圧Ｖ、の入
力端子（Ｖ　１　（１）端子）と第２の電流源の制御電
圧■２の入力端子（Ｖ　２　（１）端子）と２ＩＪｌの
制御電圧入力端子を備えている点で一般のＶＣＯをは異
なる構成のｖＣＯを用いている。

制御電圧ｖ１は自走発振周波数を決めるための制御電圧
で、制御電圧■２はＰＬＬをロックさせるための制御電
圧である。図示してないが、位相比較器Ｐｃｔの出力と
ＶＣＯ，のＶ　２　（１）端子との間には、必要ならロ
ーパスフィルタを別途設けてもよい。本実施例では第２
図に示すＶＣＯ（後に詳述する）を用いることにより、
ＰＣ，の差動出力をそのまま第２の制御電圧■２として
入力できるようにしており、目的とする信号（目的信号
）が来ないかＰＬＬ、がロック状態にあれば、ｖＣＯＩ
のＶｌ（１）端子のピン２−２°間電圧がゼロとなって
自走発振の状態で待機するようにしている。

因みに、シリアルデータのクロック再生回路では、ＰＣ
，はデジタル形の位相比較器で差動出力を得ている。

次に、第２のＰＬＬ　（ＰＬＬ２　）は、ＶＣＯ。

と同じ回路構成のＶＣＯ２と位相比較器Ｐｃｔを有し、
ＶＣＯ２は目的信号と同じ周波数の発振をし、その時に
ＶＣＯ２の第１の電流源の制御電圧Ｖ、の入力端子（Ｖ
ｌ（り端子）に供給される制御電圧■１をＶＣＯ，の前
記Ｖ　Ｉ　（１１端子にも供給するように構成している
。位相比較器Ｐｃｔに供給する発振器は１／Ｎ分周器を
用いる場合、ｆｓ＝Ｎ・ｒ　ｏ！ｃの関係が成立する周
波数の発振をすれば位相は問われない。もちろん、Ｎ＝
１として分周器を省いても良い。重要なことは、ｖＣＯ
Ｉの自走発振周波数を目的信号の周波数ｆ、の極く近傍
に規制する制御電圧■１を発生できれば、ＰＬＬ２の機
能は達成されることである。それによりｖＣＯＩは周囲
温度の変化に関わりなく目的信号の周波数ｆｓに極く近
い自走発振周波数を持って目的信号をロックすることが
できる。従って、ＰＬＬ２のロック時の位相も不問であ
る。

次に、第２図に基づいてＶＣＯ，及びｖＣＯ□の細部回
路例について説明する。

第２図のｖＣＯはエミッタ結合マルチパイプレークの発
振周波数を規制する電流源を第１の電流源Ｓ１と第２の
電圧制御電流源Ｓｔと２つに分けて互いに並列接続した
もので、第５図の特願昭６３−２７２０５０のｖＣｏに
比べて、固定電流源の替わりに第２の（可変）電流源Ｓ
２を設けている点が異なっている。該Ｓｔは、電流■２
を電圧制御する制御電圧■、入力端子（ピン３）を有す
るとともに、差動入力可能な制御電圧ｖ２入力端子（ピ
ン２．２°）を設けて位相比較器の差動出力でも制御で
きるようにしている。なお、制御電圧■３は固定電圧で
もよい。

第２図の回路について、さらに発振周波数を決める電流
制御について説明する。

発振周波数を決める電流Ｉは２つの成分よりなる。

１＝１．＋ＫＩ２−・−−−−−・・−−一−−−−−
・−・・−・・−−−−−−−−−−−−−−−−−−
４２）弐第１の成分は制御電圧■、にほぼ比例して流れ
る電流Ｉ、で、コンデンサＣの充電方向によりトランジ
スタＱ、またはＱ、に流れる。

第２の成分はトランジスタＱ７またはＱ８に流れる電流
Ｉ２に、制御電圧Ｖ、（ピン２−２°間の入力電圧差）
によって変わる変数Ｋ　（Ｋ＝０〜１）を乗じた電流Ｋ
１．で、該にｌｚはコンデンサＣの充電方向によりトラ
ンジスタＱ１゜がらＱ７へ、またはトランジスタＱＩｊ
からＱ８に流れる。

因みにトランジスタＱ　ｒ　ｏ、ＱＩ！がオン（ＯＮ）
でＱ　Ｉｌ　％　Ｑ　ｌｚが、Ｉ７　（ＯＦＦ）（７）
ときに＝１、逆のときはコンデンサＣの充放電電流はＱ
７またはＱ８に流れなくなるので、Ｋ＝０、制御電圧■
２＝０のとき（皿ち、ピン２と２′とを接続したとき）
Ｋ＝０．５となる。

次に、本実施例において、第２図のｖＣｏを用いる場合
の接続例を第３図に示す。

まず、ＰＬＬ、はＶＣＯ２の前記のＶ２．。端子のピン
２と２′とを接続したときに＝０．５なので、１　＝　
Ｉｔ　＋０．５１　ｚ−・−・・−・−・・−・−・−
−−−一−−−−−−・−（３）式ＰＬＬ、ではＶＣＯ
，のＶ　ｔ　（１１端子のピン２．２°は位相比較器Ｐ
Ｃ，の出力で差動ドライブされるように接続している。

従って、位相比較器ＰＣ８の誤差信号の出力特性が、無
信号時及びＰＬＬ、ロック時にピン２−２°間電圧が０
に近い値をとる特性を持っていれば、ＶＣＯｌの発振周
波数を決める電流も、ＶＣＯ２と同じ回路を用いている
ので（３）式に近い値となる。

Ｋは０〜１の範囲を取りうるので、ＰＬＬ、のＶＣＯ，
はＰＬＬ２のＶＣＯ□の自走発振周波数を中心に、ある
変化幅を持って発振することができる。

また、■２の大きさを決めるトランジスタのヘース電位
（制御電圧Ｖ３゜ピン３の電位）を固定せずに、制御電
圧Ｖ、と等しくなるように接続すれば、自走発振周波数
に対する発振周波数の可変幅の割合を一定に保つことが
できる。

以上に述べた実施例において、ＶＣＯ２の自走発振周波
数を目的信号の周波数ｆ８の近傍に合わせることができ
れば、ＶＣＯｌの自走発振周波数もＶＣＯｚの自走発振
周波数の極く近傍となり、温度変化に関わらず目的信号
の周波数ｆ５とＶＣＯ１の自走発振周波数とが極めて近
くすることができる。

以下に、ＶＣＯ，の自走発振周波数を目的信号の周波数
ｆ、の近傍にロックさせる手段を述べる。

まず、目的信号の周波数ｆ、が既知の場合は、ｆ　＝　
＝　Ｎ　’　ｆ　ｏｓｃの関係が成立するようにＰＬＬ
２の発振器を発振させれば容易にＰＬＬ、をロックさせ
ることができる。

エミッタ結合マルチバイブレークは一般に電圧感度が高
く、発振周波数レンジが広く、周波数引込み範囲はその
一部範囲であるので、必要ならＶＣＯ２の制御電圧■１
を掃引させてＰＬＬ、のロック検出を行ってロックが検
出された状態で制御電圧■、を固定するようにしてもよ
い。

また、ＰＬＬ、の位相比較器としてデジタル型（周波数
検出型）のものを用いれば、周波数引込み範囲と発振周
波数レンジとが等しいので、ＶＣＯが発振する範囲内で
あるならば、ＰＬＬ、はｒ８の周波数にロックされる。

次に目的信号の周波数ｒｓが未知の場合は、ＰＬＬｚに
も目的信号を入力すればよい。

即ち、第２図において、発振器出力に替えて目的信号を
位相比較器ＰＣｚに人力する。この場合、ＶＣＯ２の制
御端子Ｖ　２　（２１には固定電圧を供給すると共に、
ＶＣＯ，出力は分周器を介さずに直接位相比較器ＰＣ，
に送るようにする。

ＰＬＬ２は目的信号を入力信号とした場合、目的信号の
周波数と自走発振周波数との差が大きく、かつランレン
グスが大きいと、ＰＬＬ２のロックがはずれることが有
り得るが、ロックはずれが生じてもＶＣＯ２の発振周波
数が大きくずれることはないので、その制御電圧■１の
供給を受けて自走発振周波数を決めているＰＬＬ、では
ロックはずれは生じない。

なお、目的信号の周波数ｆ５が未知であっても、適当な
ロック検出手段を併用して制御電圧Ｖ、を掃引してロッ
ク状態にすることも可能である。例えば、目的信号のシ
リアルデータ中に含まれる特別なコード（例えば周期的
に挿入されるコード）を検出して、その検出の有無によ
ってロック状態か否かを判別することができる。

以上に述べたように、本実施例によれば■Ｃ０１自体に
困難な温度補償をせずに、無調整で自走発振周波数の温
度補償が行われ、それにともないＰＬＬ、の周波数引込
み範囲（キャプチャレンジ）及び同期保持範囲（ロック
レンジ）の温度補償が行われる。

以上において、目的信号としてデジタルのシリアルデー
タが入力される場合のクロンク再生回路に適用した例に
ついて述べたが、目的信号が連続正弦波であるようなＰ
ＬＬ回路についても同様に温度補償されることはいうま
でもない。

〔発明の効果〕

本発明の実施により、エミッタ結合マルチパイプレーク
に用いるトランジスタのスイッチング時間が問題となる
ような高い周波数においても、■ＣＯ単独−での温度補
償をすることなく、自走発振周波数の温度補償がされる
ＰＬＬ回路が得られる。

これにより、ｖＣＯ内蔵ＰＬＬのＩＣ化が容易となり、
特に従来温度補償困難のため実現できなかった高い周波
数でのＰＬＬの安定な動作が可能となる。

また、特に本発明のＰＬＬ回路を伝送または記録再生さ
れたデジタルのシリアルデータから該データのクロック
を再生するための回路に適用した場合、ロックはずれが
なく、ランレングスの長いデータにおいてもビットスリ
ップが発生しにくい優れたクロック再生回路が得られる
。また、ＩＣ化が容易なことから、ＶＬＳ　Ｉの一部を
構成するために適用することもできる。

【図面の簡単な説明】

第１図は本発明の実施例で、第２図は本発明に用いるＶ
ＣＯの細部回路例、第３図は第２図の回路の第１図の回
路への接続例である。 第４図は従来のエミッタ結合マルチバイブレークで、第
５図は特願昭６３−２７２０５０のＶＣＯである。 Ｐ　Ｌ　Ｌ　、　−・・第１のＰ　Ｌ　Ｌ　（Ｐｈａｓ
ｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）Ｐ　Ｌ　Ｌ　２−　第２
のＰＬＬ ＶＣＯ，・−第１のＰＬＬのＶＣＯ （Ｖｏｌｔａｇｅ　Ｃｏｎｔｒｏｌｌｅｄ　０ｓｃｉｌ
ｌａｔｏｒ）Ｖ　ＣＯｔ・−第２のＰＬＬのＶＣＯ ■、・−−−ｍ−−−−・−第１の制御電圧ｖ　、　−
−−−−・−・−・第２の制御電圧Ｓ１−・−一−−−
−−・第１の電流源Ｓ２・−・・−・−第２の電流源 １−・・−−−−一−・・−制御電圧Ｖ、の入力端子２
．２“−・−制御電圧■２の入力端子ＶＣＯ回訃 第２図 本発明に用しＡるＶＣ○の紀箱回跡図 第３図 ＰＬＬ１用の接続　　　　ＰＬＬＺ用の接繞第２図の回
外の男１図の回外〜の接続例第４回

Claims (1)

1. 【特許請求の範囲】 第１のＰＬＬ（ＰｈａｓｅＬｏｃｋｅｄＬｏｏｐ）と第
   ２のＰＬＬとを備え、 該第１のＰＬＬと第２のＰＬＬとは、 第１の制御電圧で制御される第１の電流源と、第２の制
   御電圧で制御される第２の電流源とを有する電圧制御発
   振器（ＶＣＯ）をそれぞれ互いに同一の回路構成を持っ
   て有し、 前記第１のＰＬＬの前記ＶＣＯ（ＶＣＯ＿１）の前記第
   ２の制御電圧として前記第１のＰＬＬの位相比較器の出
   力を供給し、 目的とする入力信号の周波数と前記第２のＰＬＬの前記
   ＶＣＯ（ＶＣＯ＿２）の発振周波数を略等しくしたとき
   に前記ＶＣＯ＿２に供給される前記第１の制御電圧を、 前記ＶＣＯ＿１の前記第１の制御電圧としても供給する
   ように構成したことを特徴とするＰＬＬ回路。