JPH0730410A - フェーズ・ロックド・ループ回路 - Google Patents
フェーズ・ロックド・ループ回路Info
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- JPH0730410A JPH0730410A JP5195231A JP19523193A JPH0730410A JP H0730410 A JPH0730410 A JP H0730410A JP 5195231 A JP5195231 A JP 5195231A JP 19523193 A JP19523193 A JP 19523193A JP H0730410 A JPH0730410 A JP H0730410A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- frequency
- phase
- switching
- locked loop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 動作電圧が変更した場合でも、入力信号の周
波数を一定時間内に安定的にロックできるフェーズ・ロ
ックド・ループ回路を提供する。 【構成】 閉ループ上に、位相比較手段４とローパス・
フィルタ１と電圧制御発振手段２とを少なくとも備え、
複数の動作電圧において動作するフェーズ・ロックド・
ループ回路において、動作電圧の変更に応じてローパス
・フィルタ１の時定数を切り換える切換手段ＳＷ２を設
ける。動作電圧の変更によってＶＣＯ２のゲインが変化
しても、ＬＰＦ１の時定数Ｔが切換わることによってダ
ンピング・ファクタξは最適値に保たれ、入力信号のフ
ェーズは、一定時間内にロックされる。
波数を一定時間内に安定的にロックできるフェーズ・ロ
ックド・ループ回路を提供する。 【構成】 閉ループ上に、位相比較手段４とローパス・
フィルタ１と電圧制御発振手段２とを少なくとも備え、
複数の動作電圧において動作するフェーズ・ロックド・
ループ回路において、動作電圧の変更に応じてローパス
・フィルタ１の時定数を切り換える切換手段ＳＷ２を設
ける。動作電圧の変更によってＶＣＯ２のゲインが変化
しても、ＬＰＦ１の時定数Ｔが切換わることによってダ
ンピング・ファクタξは最適値に保たれ、入力信号のフ
ェーズは、一定時間内にロックされる。
Description
【０００１】
【産業上の利用分野】本発明は、出力周波数を目的の周
波数に一致させるフェーズ・ロックド・ループ回路に関
し、特に、動作電圧が変更した場合でも、一定時間内に
安定して周波数をロックすることができるように構成し
たものである。
波数に一致させるフェーズ・ロックド・ループ回路に関
し、特に、動作電圧が変更した場合でも、一定時間内に
安定して周波数をロックすることができるように構成し
たものである。
【０００２】
【従来の技術】通信機や携帯電話では、信号源として以
前から水晶発振回路が使用されてきたが、近年では、通
信の多チャンネル化に伴って、同一の装置で複数の周波
数の信号を発生あるいは合成することができる、フェー
ズ・ロックド・ループ回路（ＰＬＬ回路）を用いた周波
数シンセサイザが一般的に使用されている。このＰＬＬ
回路は、また、各種の光・磁気ディスク記憶装置の媒体
の回転数を一定にするための手段としても広く使用され
ている。
前から水晶発振回路が使用されてきたが、近年では、通
信の多チャンネル化に伴って、同一の装置で複数の周波
数の信号を発生あるいは合成することができる、フェー
ズ・ロックド・ループ回路（ＰＬＬ回路）を用いた周波
数シンセサイザが一般的に使用されている。このＰＬＬ
回路は、また、各種の光・磁気ディスク記憶装置の媒体
の回転数を一定にするための手段としても広く使用され
ている。
【０００３】このＰＬＬ回路の応用例である周波数シン
セサイザは、図３に示すように、ゲインＫF(S)のローパ
ス・フィルタ（ＬＰＦ）１と、ゲインＫV／Ｓの電圧制
御型発振回路（ＶＣＯ）２と、ＶＣＯの出力を任意の数
１／Ｎに分周する可変分周回路（プログラマブル・デバ
イダ：ＰＤ）３と、ＰＤの出力Ｋφと周波数シンセサイ
ザの入力θi(S)とを比較する位相比較回路（フェーズ・
コンパレータ：ＰＣ）４とから成る閉ループで構成さ
れ、出力信号としてθO(S)を出力する。
セサイザは、図３に示すように、ゲインＫF(S)のローパ
ス・フィルタ（ＬＰＦ）１と、ゲインＫV／Ｓの電圧制
御型発振回路（ＶＣＯ）２と、ＶＣＯの出力を任意の数
１／Ｎに分周する可変分周回路（プログラマブル・デバ
イダ：ＰＤ）３と、ＰＤの出力Ｋφと周波数シンセサイ
ザの入力θi(S)とを比較する位相比較回路（フェーズ・
コンパレータ：ＰＣ）４とから成る閉ループで構成さ
れ、出力信号としてθO(S)を出力する。
【０００４】この図３の系は、一般的な閉ループ制御系
として、図４のブロック図の形に表わすことができる。
ここで、Ｇ(Ｓ)は前向きループ伝達関数、Ｈ(Ｓ)はフィ
ードバック・ループの伝達関数、θi(S)およびθ
O(S)は、それぞれ、この系の入力と出力である。
として、図４のブロック図の形に表わすことができる。
ここで、Ｇ(Ｓ)は前向きループ伝達関数、Ｈ(Ｓ)はフィ
ードバック・ループの伝達関数、θi(S)およびθ
O(S)は、それぞれ、この系の入力と出力である。
【０００５】この閉ループ制御系の伝達関数Ｙ(Ｓ)は、 Ｙ(Ｓ)＝Ｇ(Ｓ)／｛１＋Ｇ(Ｓ)・Ｈ(Ｓ)｝ (１) と表現することができる。
【０００６】図３の系の伝達関数は、(１)式のＧ(Ｓ)お
よびＨ(Ｓ)として、 Ｇ(Ｓ)＝ＫF・(ＫV／Ｓ)・Ｋφ Ｈ(Ｓ)＝１／Ｎ を代入することにより、 Ｙ(Ｓ)＝｛Ｋφ・ＫF・ＫV｝／｛Ｓ＋(Ｋφ・ＫF・ＫV／Ｎ)｝ (２) として求められる。
よびＨ(Ｓ)として、 Ｇ(Ｓ)＝ＫF・(ＫV／Ｓ)・Ｋφ Ｈ(Ｓ)＝１／Ｎ を代入することにより、 Ｙ(Ｓ)＝｛Ｋφ・ＫF・ＫV｝／｛Ｓ＋(Ｋφ・ＫF・ＫV／Ｎ)｝ (２) として求められる。
【０００７】この系のＬＰＦとして図５示すようなラグ
・フィルタを用いた場合、 ＫF(S)＝１／（Ｔ・Ｓ＋１） (３) （但し、Ｔはフィルタの時定数であり、Ｔ＝Ｃ・Ｒ）で
あり、これを（２）式に代入すると、 Ｙ(Ｓ)＝｛(Ｋφ・ＫV)／Ｔ｝／｛Ｓ2＋(１／Ｔ)Ｓ＋(Ｋφ・ＫV)／Ｎ・Ｔ｝ (４) となる。
・フィルタを用いた場合、 ＫF(S)＝１／（Ｔ・Ｓ＋１） (３) （但し、Ｔはフィルタの時定数であり、Ｔ＝Ｃ・Ｒ）で
あり、これを（２）式に代入すると、 Ｙ(Ｓ)＝｛(Ｋφ・ＫV)／Ｔ｝／｛Ｓ2＋(１／Ｔ)Ｓ＋(Ｋφ・ＫV)／Ｎ・Ｔ｝ (４) となる。
【０００８】(４)式を、２次形の伝達関数の標準形であ
る、 Ｙ(Ｓ)＝ωn 2／｛Ｓ2＋２ξωnＳ＋ωn 2｝ (５) と比較すると、自然周波数ωnは、 ωn＝｛(Ｋφ・ＫV)／(Ｎ・Ｔ)｝1/2 (６) ダンピング・ファクタξは、 ξ＝１／２｛Ｎ／(Ｋφ・ＫV・Ｔ)｝1/2 (７) となる。
る、 Ｙ(Ｓ)＝ωn 2／｛Ｓ2＋２ξωnＳ＋ωn 2｝ (５) と比較すると、自然周波数ωnは、 ωn＝｛(Ｋφ・ＫV)／(Ｎ・Ｔ)｝1/2 (６) ダンピング・ファクタξは、 ξ＝１／２｛Ｎ／(Ｋφ・ＫV・Ｔ)｝1/2 (７) となる。
【０００９】この系のステップ応答の形は、ダンピング
・ファクタξによって決まり、ダンピング・ファクタξ
＝０に近付くと、振動が収束せず、０＜ξ＜１で減衰振
動、ξ＞１で単調減衰することが広く知られている。周
波数シンセサイザでは、出力ができるだけ速く収束する
ことが求められており、そのため、ダンピング・ファク
タξは通常０．６〜０．８程度に選ばれる。
・ファクタξによって決まり、ダンピング・ファクタξ
＝０に近付くと、振動が収束せず、０＜ξ＜１で減衰振
動、ξ＞１で単調減衰することが広く知られている。周
波数シンセサイザでは、出力ができるだけ速く収束する
ことが求められており、そのため、ダンピング・ファク
タξは通常０．６〜０．８程度に選ばれる。
【００１０】
【発明が解決しようとする課題】しかし、従来のＰＬＬ
回路では、ダンピング・ファクタξの値が回路の電源電
圧に大きく依存するため、例えば携帯電話のように、省
電力化のために動作モードによって電源電圧を変更する
場合には、ＰＬＬ回路の動作特性が大きく変わってしま
うという問題点を有していた。
回路では、ダンピング・ファクタξの値が回路の電源電
圧に大きく依存するため、例えば携帯電話のように、省
電力化のために動作モードによって電源電圧を変更する
場合には、ＰＬＬ回路の動作特性が大きく変わってしま
うという問題点を有していた。
【００１１】これは、ＰＬＬ回路におけるＶＣＯのゲイ
ンＫV／Ｓが、ＶＣＯへの供給電圧の影響を受けて変化
することに起因しており、省電力モードとするために携
帯電話の動作電圧を下げた場合には、ＶＣＯのゲインＫ
V／Ｓも小さくなり、このＰＬＬ回路の収束時間が長く
なる。そのため周波数シンセサイザのロック・アップ時
間が長くなり、動作に支障を来たすことになる。
ンＫV／Ｓが、ＶＣＯへの供給電圧の影響を受けて変化
することに起因しており、省電力モードとするために携
帯電話の動作電圧を下げた場合には、ＶＣＯのゲインＫ
V／Ｓも小さくなり、このＰＬＬ回路の収束時間が長く
なる。そのため周波数シンセサイザのロック・アップ時
間が長くなり、動作に支障を来たすことになる。
【００１２】本発明は、こうした従来の問題点を解決す
るものであり、動作電圧が変更された場合でも、入力信
号の周波数を一定時間内に安定的にロックすることがで
きるフェーズ・ロックド・ループ回路を提供することを
目的としている。
るものであり、動作電圧が変更された場合でも、入力信
号の周波数を一定時間内に安定的にロックすることがで
きるフェーズ・ロックド・ループ回路を提供することを
目的としている。
【００１３】
【課題を解決するための手段】そこで、本発明では、閉
ループ上に、位相比較手段とローパス・フィルタと電圧
制御発振手段とを少なくとも備え、複数の動作電圧にお
いて動作するフェーズ・ロックド・ループ回路におい
て、動作電圧の変更に応じてローパス・フィルタの時定
数を切り換える切換手段を設けている。
ループ上に、位相比較手段とローパス・フィルタと電圧
制御発振手段とを少なくとも備え、複数の動作電圧にお
いて動作するフェーズ・ロックド・ループ回路におい
て、動作電圧の変更に応じてローパス・フィルタの時定
数を切り換える切換手段を設けている。
【００１４】また、この切換手段により、時定数の切換
えのために、ローパス・フィルタの構成要素であるコン
デンサの接続を変更している。
えのために、ローパス・フィルタの構成要素であるコン
デンサの接続を変更している。
【００１５】または、この切換手段により、時定数の切
換えのために、ローパス・フィルタの構成要素である抵
抗の接続を変更している。
換えのために、ローパス・フィルタの構成要素である抵
抗の接続を変更している。
【００１６】
【作用】そのため、動作電圧の変更によってＶＣＯのゲ
インが変化しても、ＬＰＦの時定数Ｔが切り換わること
によってダンピング・ファクタξは最適値に保たれ、入
力信号のフェーズは、一定時間内にロックされる。
インが変化しても、ＬＰＦの時定数Ｔが切り換わること
によってダンピング・ファクタξは最適値に保たれ、入
力信号のフェーズは、一定時間内にロックされる。
【００１７】
【実施例】本発明のＰＬＬ回路を利用した周波数シンセ
サイザ回路の実施例を図１に示している。この周波数シ
ンセサイザ回路は、ＬＰＦとしてのラグ・フィルタ１
と、ＶＣＯ２と、ＰＤ３と、ＰＣ４と、基準周波数発生
回路５と、このＰＬＬ回路の基準周波数となる信号を発
生する水晶振動子６と、各回路に電力を供給する電源7
1、72とを備えている。
サイザ回路の実施例を図１に示している。この周波数シ
ンセサイザ回路は、ＬＰＦとしてのラグ・フィルタ１
と、ＶＣＯ２と、ＰＤ３と、ＰＣ４と、基準周波数発生
回路５と、このＰＬＬ回路の基準周波数となる信号を発
生する水晶振動子６と、各回路に電力を供給する電源7
1、72とを備えている。
【００１８】このラグ・フィルタ１は、抵抗Ｒと、複数
のコンデンサＣ１、Ｃ２と、これらのコンデンサの接続
を選択するスイッチＳＷ２とを具備している。また、電
源回路は、電源72を付加するかどうかを選択する切換ス
イッチＳＷ１を具備しており、ＳＷ１の切換えにより、
各回路に加わる動作電圧が変更される。このＳＷ１の切
換動作とラグ・フィルタ１におけるＳＷ２の切換動作
は、連動している。
のコンデンサＣ１、Ｃ２と、これらのコンデンサの接続
を選択するスイッチＳＷ２とを具備している。また、電
源回路は、電源72を付加するかどうかを選択する切換ス
イッチＳＷ１を具備しており、ＳＷ１の切換えにより、
各回路に加わる動作電圧が変更される。このＳＷ１の切
換動作とラグ・フィルタ１におけるＳＷ２の切換動作
は、連動している。
【００１９】この周波数シンセサイザ回路では、水晶振
動子６が基準周波数のｎ倍の周波数の信号を発生し、こ
れを基準周波数発生回路５の内部でｎ分周して基準周波
数の信号が形成され、ＰＣ４の入力の１つに与えられ
る。
動子６が基準周波数のｎ倍の周波数の信号を発生し、こ
れを基準周波数発生回路５の内部でｎ分周して基準周波
数の信号が形成され、ＰＣ４の入力の１つに与えられ
る。
【００２０】同時にＶＣＯ２の出力の一部がＰＤ３で分
周され、ＰＣ４の他方の入力に与えられる。ＰＣ４は、
基準周波数とＶＣＯ２の分周出力との位相比較を行な
い、その位相差に相当する誤差信号を出力する。
周され、ＰＣ４の他方の入力に与えられる。ＰＣ４は、
基準周波数とＶＣＯ２の分周出力との位相比較を行な
い、その位相差に相当する誤差信号を出力する。
【００２１】この誤差信号は、ＬＰＦ１で不要な高周波
成分が除かれた後、ＶＣＯ２に制御信号として入力し、
ＶＣＯ２の出力周波数を目的周波数に補正する。ＶＣＯ
２の出力周波数が目的周波数と同一になったとき、この
周波数シンセサイザはロック状態となる。
成分が除かれた後、ＶＣＯ２に制御信号として入力し、
ＶＣＯ２の出力周波数を目的周波数に補正する。ＶＣＯ
２の出力周波数が目的周波数と同一になったとき、この
周波数シンセサイザはロック状態となる。
【００２２】いま、この周波数シンセサイザの動作電圧
が高いとき、つまりＳＷ１がａの位置にある時には、Ｌ
ＰＦ１のＳＷ２も、同じようにａに位置して、コンデン
サＣ１が選択され、その結果、このＰＬＬ系におけるダ
ンピング・ファクタξは、最適な値に設定される。
が高いとき、つまりＳＷ１がａの位置にある時には、Ｌ
ＰＦ１のＳＷ２も、同じようにａに位置して、コンデン
サＣ１が選択され、その結果、このＰＬＬ系におけるダ
ンピング・ファクタξは、最適な値に設定される。
【００２３】次に、この周波数シンセサイザを使用して
いる機器が消費電力逓減などの目的で電源電圧を下げた
場合、即ち、ＳＷ１がｂに位置した時は、ＳＷ２もｂの
位置に移り、ＬＰＦ１のコンデンサとしてＣ２が選択さ
れる。その結果、このＰＬＬ系のダンピング・ファクタ
ξは、電源電圧が逓減された状態の下において最適な値
を取る。
いる機器が消費電力逓減などの目的で電源電圧を下げた
場合、即ち、ＳＷ１がｂに位置した時は、ＳＷ２もｂの
位置に移り、ＬＰＦ１のコンデンサとしてＣ２が選択さ
れる。その結果、このＰＬＬ系のダンピング・ファクタ
ξは、電源電圧が逓減された状態の下において最適な値
を取る。
【００２４】このように、実施例のＰＬＬ回路では、回
路の動作電圧に応じて、ＬＰＦにおけるコンデンサの接
続が変わることによりＬＰＦの時定数Ｔが変更され、そ
れによりダンピング・ファクタξが常に最適な値に設定
される。そのため、常に安定した一定時間内に周波数を
ロックすることが可能になる。
路の動作電圧に応じて、ＬＰＦにおけるコンデンサの接
続が変わることによりＬＰＦの時定数Ｔが変更され、そ
れによりダンピング・ファクタξが常に最適な値に設定
される。そのため、常に安定した一定時間内に周波数を
ロックすることが可能になる。
【００２５】図２は、一般に知られたＩＣを使用して構
成した周波数シンセサイザの実施例を示している。Ｑ１
は、ＰＤ、ＰＣおよび基準周波数発生回路を内蔵したＰ
ＬＬ用ＩＣのＭＢ８７００１Ａであり、Ｑ１に接続され
たコンデンサＣ５、Ｃ６および水晶発振子Ｘ１は、基準
周波数発生回路の一部を構成している。Ｑ３は、ＶＣＯ
の出力信号の周波数をＱ１内部のＰＤで利用できるまで
分周するプリスケーラのＭＢ５０１である。
成した周波数シンセサイザの実施例を示している。Ｑ１
は、ＰＤ、ＰＣおよび基準周波数発生回路を内蔵したＰ
ＬＬ用ＩＣのＭＢ８７００１Ａであり、Ｑ１に接続され
たコンデンサＣ５、Ｃ６および水晶発振子Ｘ１は、基準
周波数発生回路の一部を構成している。Ｑ３は、ＶＣＯ
の出力信号の周波数をＱ１内部のＰＤで利用できるまで
分周するプリスケーラのＭＢ５０１である。
【００２６】この回路は、さらに、ＶＣＯ（Ｑ２）と、
ＬＰＦとしてのラグ・フィルタと、このＰＬＬ回路の電
源となる電池Ｂ１およびＢ２と、ＰＬＬ回路の動作電圧
を変更する切換スイッチＳＷ１と、ＳＷ１に連動する切
換スイッチＳＷ２と、抵抗Ｒ４とを備えている。
ＬＰＦとしてのラグ・フィルタと、このＰＬＬ回路の電
源となる電池Ｂ１およびＢ２と、ＰＬＬ回路の動作電圧
を変更する切換スイッチＳＷ１と、ＳＷ１に連動する切
換スイッチＳＷ２と、抵抗Ｒ４とを備えている。
【００２７】ＬＰＦは、Ｒ１、Ｃ３、Ｃ４およびダイオ
ードＤ１を具備し、このダイオードＤ１は、抵抗Ｒ４と
共に、ＬＰＦの時定数を動作電圧に応じて変更する働き
をしている。
ードＤ１を具備し、このダイオードＤ１は、抵抗Ｒ４と
共に、ＬＰＦの時定数を動作電圧に応じて変更する働き
をしている。
【００２８】この周波数シンセサイザ回路では、基準周
波数のｎ倍の周波数の信号が水晶振動子Ｘ１で発生さ
れ、Ｑ１内部でｎ分周されて基準周波数が形成される。
同時にＱ３は、Ｑ２の出力の一部を、Ｑ１内部に存在す
るＰＤおよびＰＣが動作可能であるような周波数にまで
分周する。次いで、Ｑ１内部のＰＣにおいて、基準周波
数とＱ２の分周出力との位相比較が行なわれ、その位相
差に相当する誤差信号がＱ１より出力され、ＬＰＦを通
過して、Ｑ２の制御信号となってＱ２の出力周波数を目
的周波数に補正する。
波数のｎ倍の周波数の信号が水晶振動子Ｘ１で発生さ
れ、Ｑ１内部でｎ分周されて基準周波数が形成される。
同時にＱ３は、Ｑ２の出力の一部を、Ｑ１内部に存在す
るＰＤおよびＰＣが動作可能であるような周波数にまで
分周する。次いで、Ｑ１内部のＰＣにおいて、基準周波
数とＱ２の分周出力との位相比較が行なわれ、その位相
差に相当する誤差信号がＱ１より出力され、ＬＰＦを通
過して、Ｑ２の制御信号となってＱ２の出力周波数を目
的周波数に補正する。
【００２９】今、この周波数シンセサイザの動作電圧が
高いとき、つまりＳＷ１がａの位置にある時には、ＳＷ
２もａの位置にあり、そのため、Ｄ１がＯＮとなってＬ
ＰＦのコンデンサとしてＣ３およびＣ４が両方とも使用
される状態となる。
高いとき、つまりＳＷ１がａの位置にある時には、ＳＷ
２もａの位置にあり、そのため、Ｄ１がＯＮとなってＬ
ＰＦのコンデンサとしてＣ３およびＣ４が両方とも使用
される状態となる。
【００３０】一方、電源電圧が逓減された状態、即ちＳ
Ｗ１がｂに位置している状態では、ＳＷ２もｂの位置に
移り、Ｄ１がＯＦＦとなり、ＬＰＦのコンデンサとして
Ｃ３のみが使用される状態となる。
Ｗ１がｂに位置している状態では、ＳＷ２もｂの位置に
移り、Ｄ１がＯＦＦとなり、ＬＰＦのコンデンサとして
Ｃ３のみが使用される状態となる。
【００３１】コンデンサＣ３およびＣ４の容量値は、こ
のいずれの状態の下でも、ＰＬＬ系のダンピング・ファ
クタξが最適な値を取ることができるように、その値が
設定される。
のいずれの状態の下でも、ＰＬＬ系のダンピング・ファ
クタξが最適な値を取ることができるように、その値が
設定される。
【００３２】このように、本発明の実施例のＰＬＬ回路
では、回路の動作電圧に応じてＬＰＦの時定数Ｔが変更
され、その結果、ダンピング・ファクタξが常に最適値
をとり、入力信号のフェーズは、常に一定時間内にロッ
クされることになる。
では、回路の動作電圧に応じてＬＰＦの時定数Ｔが変更
され、その結果、ダンピング・ファクタξが常に最適値
をとり、入力信号のフェーズは、常に一定時間内にロッ
クされることになる。
【００３３】なお、ＬＰＦの時定数Ｔを変更するために
は、コンデンサの切換えに代えて、ＬＰＦにおける抵抗
Ｒを複数設け、その抵抗の接続を動作電圧の変更に連動
して切換えるように構成しても良い。
は、コンデンサの切換えに代えて、ＬＰＦにおける抵抗
Ｒを複数設け、その抵抗の接続を動作電圧の変更に連動
して切換えるように構成しても良い。
【００３４】また、装置の動作電圧が三段以上に切換え
られる場合には、ＬＰＦの時定数を同様に多段切換でき
るように構成することにより、対応することができる。
られる場合には、ＬＰＦの時定数を同様に多段切換でき
るように構成することにより、対応することができる。
【００３５】
【発明の効果】以上の実施例の説明から明らかなよう
に、本発明のＰＬＬ回路では、その回路を使用している
機器が消費電力逓減などの目的で電源電圧を下げた時に
も、ダンピング・ファクタξを最適値に設定することが
できるため、常に安定した一定時間内に入力信号のフェ
ーズをロックすることが可能である。
に、本発明のＰＬＬ回路では、その回路を使用している
機器が消費電力逓減などの目的で電源電圧を下げた時に
も、ダンピング・ファクタξを最適値に設定することが
できるため、常に安定した一定時間内に入力信号のフェ
ーズをロックすることが可能である。
【００３６】そのため、消費電力逓減のために動作電圧
の切換えを行なう携帯電話の周波数シンセサイザ回路や
携帯型コンパクト・ディスク（ＣＤ）装置の媒体回転制
御回路に使用されたときにも、安定した周波数ロック動
作や安定した回転数制御を行なうことができる。
の切換えを行なう携帯電話の周波数シンセサイザ回路や
携帯型コンパクト・ディスク（ＣＤ）装置の媒体回転制
御回路に使用されたときにも、安定した周波数ロック動
作や安定した回転数制御を行なうことができる。
【図１】本発明のＰＬＬ回路を用いて構成した周波数シ
ンセサイザ回路の実施例を示すブロック図、
ンセサイザ回路の実施例を示すブロック図、
【図２】ＩＣを使用して構成した実施例の周波数シンセ
サイザの回路図、
サイザの回路図、
【図３】ＰＬＬ回路を適用した周波数シンセサイザの一
般的構成を示すブロック図、
般的構成を示すブロック図、
【図４】閉ループ制御系を一般的に表示したブロック
図、
図、
【図５】ＬＰＦに使用するラグ・フィルタの構成を示す
回路図である。
回路図である。
B1、B2、71、72 電池 C1、C2、C3、C4、C5，C6 コンデンサ D1 ダイオード Q1 ＭＢ８７００１Ａ Q2、２ 電圧制御型発振器（ＶＣＯ） Q3 ＭＢ５０１ SW１、SW２ 切換スイッチ X1、６ 水晶発振子 １ ＬＰＦ ３ 可変分周回路（ＰＤ） ４ 位相比較回路（ＰＣ） ５ 基準周波数発生回路 ６ 水晶発振子
Claims (3)
- 【請求項１】 閉ループ上に、位相比較手段とローパス
・フィルタと電圧制御発振手段とを少なくとも備え、複
数の動作電圧において動作するフェーズ・ロックド・ル
ープ回路において、 前記動作電圧の変更に応じて前記ローパス・フィルタの
時定数を切り換える切換手段を設けたことを特徴とする
フェーズ・ロックド・ループ回路。 - 【請求項２】 前記切換手段が、前記時定数の切換えの
ために、前記ローパス・フィルタの構成要素であるコン
デンサの接続を変更することを特徴とする請求項１に記
載のフェーズ・ロックド・ループ回路。 - 【請求項３】 前記切換手段が、前記時定数の切換えの
ために、前記ローパス・フィルタの構成要素である抵抗
の接続を変更することを特徴とする請求項１に記載のフ
ェーズ・ロックド・ループ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19523193A JP3270586B2 (ja) | 1993-07-13 | 1993-07-13 | フェーズ・ロックド・ループ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19523193A JP3270586B2 (ja) | 1993-07-13 | 1993-07-13 | フェーズ・ロックド・ループ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0730410A true JPH0730410A (ja) | 1995-01-31 |
| JP3270586B2 JP3270586B2 (ja) | 2002-04-02 |
Family
ID=16337665
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19523193A Expired - Fee Related JP3270586B2 (ja) | 1993-07-13 | 1993-07-13 | フェーズ・ロックド・ループ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3270586B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998047232A1 (fr) * | 1997-04-14 | 1998-10-22 | Mitsubishi Denki Kabushiki Kaisha | Synthetiseur de frequence a boucle a phase asservie et terminal portable utilisant ce synthetiseur de frequence a boucle a phase asservie |
| KR100707897B1 (ko) * | 2000-02-14 | 2007-04-16 | 소니 가부시끼 가이샤 | 전송 선로 도파관 변환기, 마이크로파 수신용 컨버터 및위성 방송 수신 안테나 |
| CN110061518A (zh) * | 2018-01-19 | 2019-07-26 | 德国恩德能源有限公司 | 用于操作风力涡轮机的方法 |
-
1993
- 1993-07-13 JP JP19523193A patent/JP3270586B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
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| JP3270586B2 (ja) | 2002-04-02 |
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