JP3047968B2 - Ｐｌｌ回路 - Google Patents
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
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Description
【０００１】
【発明の属する技術分野】本発明は、ＰＬＬ回路に関す
る。
る。
【０００２】
【従来の技術】従来のＰＬＬ回路の基本的な動作につい
て説明する。
て説明する。
【０００３】図５は基本的なＰＬＬ回路の一例の構成で
ある。位相差検出器（以下、ＰＤという）１には、外部
からの入力信号周波数ｆｉと、電圧制御発振器（以下、
ＶＣＯという）４の出力信号周波数ｆｏを分周器５にて
１／Ｎ倍した帰還信号周波数ｆｏ／Ｎが入力される。Ｐ
Ｄ１は、２入力ｆｉとｆｏ／Ｎとの周波数及び位相を比
較し、その差に応じたパルス信号ＰＵ，ＰＤをチャージ
ポンプ２に出力する。チャージポンプ２は、前記のパル
ス信号ＰＵ，ＰＤをアナログ量に変換し、ローパスフィ
ルタ（以下、ＬＰＦという）３に出力する。ＬＰＦ３
は、チャージポンプ２の出力信号の高周波成分やノイズ
を取り除き、その出力電圧ＶｏをＶＣＯ４に対して出力
する。ＶＣＯ４はその出力電圧Ｖｏに対応した出力信号
周波数ｆｏを出力し、その出力信号周波数ｆｏが分周器
５で１／Ｎ倍された周波数が帰還されてＰＤ１に入力さ
れる。
ある。位相差検出器（以下、ＰＤという）１には、外部
からの入力信号周波数ｆｉと、電圧制御発振器（以下、
ＶＣＯという）４の出力信号周波数ｆｏを分周器５にて
１／Ｎ倍した帰還信号周波数ｆｏ／Ｎが入力される。Ｐ
Ｄ１は、２入力ｆｉとｆｏ／Ｎとの周波数及び位相を比
較し、その差に応じたパルス信号ＰＵ，ＰＤをチャージ
ポンプ２に出力する。チャージポンプ２は、前記のパル
ス信号ＰＵ，ＰＤをアナログ量に変換し、ローパスフィ
ルタ（以下、ＬＰＦという）３に出力する。ＬＰＦ３
は、チャージポンプ２の出力信号の高周波成分やノイズ
を取り除き、その出力電圧ＶｏをＶＣＯ４に対して出力
する。ＶＣＯ４はその出力電圧Ｖｏに対応した出力信号
周波数ｆｏを出力し、その出力信号周波数ｆｏが分周器
５で１／Ｎ倍された周波数が帰還されてＰＤ１に入力さ
れる。
【０００４】以上説明したとおり、ＰＬＬ回路では、上
記のような動作を繰り返して、入力信号周波数ｆｉと帰
還信号周波数ｆｏ／Ｎとが一致した点で安定し、入力信
号周波数ｆｉのＮ倍の周波数出力を得ることが可能とな
る。但し、上述のとおり、ＰＬＬ回路は入力信号周波数
と帰還信号周波数の位相差を検出し、それらを一致する
ように動作する一種の周波数負帰還回路である為、出力
信号周波数の信号純度（周波数安定性）を保ったまま、
ＰＬＬ回路がロックする（前記２信号周波数ｆｉ，ｆｏ
／Ｎが一致する）までの時間（以下、プルインタイムと
いう）を短縮することが大きな課題となっている。たと
えば、特開平８−２２８１４８号公報には、入力信号周
波数変更時にＰＬＬ回路がロックするまでに要する時間
（ロックアップタイム）を短縮する様にＬＰＦの特性を
変える技術が開示されている。
記のような動作を繰り返して、入力信号周波数ｆｉと帰
還信号周波数ｆｏ／Ｎとが一致した点で安定し、入力信
号周波数ｆｉのＮ倍の周波数出力を得ることが可能とな
る。但し、上述のとおり、ＰＬＬ回路は入力信号周波数
と帰還信号周波数の位相差を検出し、それらを一致する
ように動作する一種の周波数負帰還回路である為、出力
信号周波数の信号純度（周波数安定性）を保ったまま、
ＰＬＬ回路がロックする（前記２信号周波数ｆｉ，ｆｏ
／Ｎが一致する）までの時間（以下、プルインタイムと
いう）を短縮することが大きな課題となっている。たと
えば、特開平８−２２８１４８号公報には、入力信号周
波数変更時にＰＬＬ回路がロックするまでに要する時間
（ロックアップタイム）を短縮する様にＬＰＦの特性を
変える技術が開示されている。
【０００５】図６は、特開平８−２２８１４８号公報で
開示されるＰＬＬ回路の構成図である。図５の従来例と
の相違点についてのみ説明する。ＰＬＬ演算部７に設定
周波数データＤＡが入力された状態でストローブ信号Ｓ
ＴＢが入力されると、クロック信号ＣＫに基づいて設定
周波数データＤＡがＰＬＬ演算部７に書き込まれる。す
ると、ＰＬＬ演算部７は水晶発振器６の基準周波数に基
づいて設定周波数データをＤＡを分周して、設定信号ｆ
ｒをＰＤ１に出力する。また、ＬＰＦ３に対し、アナロ
グスイッチ１０８が並列に接続されており、そのアナロ
グスイッチ１０８には前記ストローブ信号ＳＴＢが入力
され、そのストローブ信号がアクティブである時に限り
アナログスイッチ１０８が閉路される。従って、設定周
波数データＤＡが変更されてＰＬＬ演算部７から出力さ
れる設定信号ｆｒが変更された時にのみ、ストローブ信
号ＳＴＢに基づいてアナログスイッチ８が閉路され、チ
ャージポンプ２の出力ＳＧ１がＬＰＦ３を介することな
くＶＣＯ４に入力されるため、元の周波数から新たに設
定された周波数への移行までに要するロックアップタイ
ムの短縮が可能となる。また、設定周波数データＤＡが
変更されない時はアナログスイッチ８は閉路されずＬＰ
Ｆ３を介するため、信号純度を低下することも避けられ
る。
開示されるＰＬＬ回路の構成図である。図５の従来例と
の相違点についてのみ説明する。ＰＬＬ演算部７に設定
周波数データＤＡが入力された状態でストローブ信号Ｓ
ＴＢが入力されると、クロック信号ＣＫに基づいて設定
周波数データＤＡがＰＬＬ演算部７に書き込まれる。す
ると、ＰＬＬ演算部７は水晶発振器６の基準周波数に基
づいて設定周波数データをＤＡを分周して、設定信号ｆ
ｒをＰＤ１に出力する。また、ＬＰＦ３に対し、アナロ
グスイッチ１０８が並列に接続されており、そのアナロ
グスイッチ１０８には前記ストローブ信号ＳＴＢが入力
され、そのストローブ信号がアクティブである時に限り
アナログスイッチ１０８が閉路される。従って、設定周
波数データＤＡが変更されてＰＬＬ演算部７から出力さ
れる設定信号ｆｒが変更された時にのみ、ストローブ信
号ＳＴＢに基づいてアナログスイッチ８が閉路され、チ
ャージポンプ２の出力ＳＧ１がＬＰＦ３を介することな
くＶＣＯ４に入力されるため、元の周波数から新たに設
定された周波数への移行までに要するロックアップタイ
ムの短縮が可能となる。また、設定周波数データＤＡが
変更されない時はアナログスイッチ８は閉路されずＬＰ
Ｆ３を介するため、信号純度を低下することも避けられ
る。
【０００６】
【発明が解決しようとする課題】ＰＬＬ回路は、まず入
力信号と帰還信号の位相差を比較し、次にＬＰＦでその
位相差に応じた差信号電圧の高周波成分やノイズを取り
除き、最後にそのＬＰＦの出力に基づいた周波数をＶＣ
Ｏで出力する。そして、その周波数出力を分周して帰還
させるという動作を、入力信号周波数と帰還信号周波数
が一致するまで繰り返す。そこで、前記入力信号周波数
と帰還信号周波数が一致するまでのプルインタイムが必
要となるという問題点がある。プルインタイムは、最初
の動作周波数、入力信号と帰還信号の位相差、ループの
利得、及びＬＰＦの時定数に依存する。ＬＰＦの時定数
を小さくすると、プルインタイムが短くなる反面、ノイ
ズの除去特性が悪くなり信号純度が低下するという問題
点が生じる。また、図６の従来例では、設定周波数が変
化した際にはＬＰＦを介しないという技術を用いている
ため、出力信号の信号純度を低下させることなく設定周
波数の変更時のロックアップタイムの短縮が可能となっ
ている。但し、この場合の問題点は、設定周波数の変更
時のロックアップタイムの短縮のみが可能となり初期入
力時のプルインタイムの短縮には有効でないという点で
ある。
力信号と帰還信号の位相差を比較し、次にＬＰＦでその
位相差に応じた差信号電圧の高周波成分やノイズを取り
除き、最後にそのＬＰＦの出力に基づいた周波数をＶＣ
Ｏで出力する。そして、その周波数出力を分周して帰還
させるという動作を、入力信号周波数と帰還信号周波数
が一致するまで繰り返す。そこで、前記入力信号周波数
と帰還信号周波数が一致するまでのプルインタイムが必
要となるという問題点がある。プルインタイムは、最初
の動作周波数、入力信号と帰還信号の位相差、ループの
利得、及びＬＰＦの時定数に依存する。ＬＰＦの時定数
を小さくすると、プルインタイムが短くなる反面、ノイ
ズの除去特性が悪くなり信号純度が低下するという問題
点が生じる。また、図６の従来例では、設定周波数が変
化した際にはＬＰＦを介しないという技術を用いている
ため、出力信号の信号純度を低下させることなく設定周
波数の変更時のロックアップタイムの短縮が可能となっ
ている。但し、この場合の問題点は、設定周波数の変更
時のロックアップタイムの短縮のみが可能となり初期入
力時のプルインタイムの短縮には有効でないという点で
ある。
【０００７】そこで本発明は、プルインタイムが短縮さ
れたＰＬＬ回路を提供することを目的とする。
れたＰＬＬ回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明によるＰＬＬ回路
は、電圧制御発振器と、該電圧制御発振器の出力する信
号の周波数を分周する分周器と、該分周器の出力する分
周信号と基準信号との位相を比較して、位相進み信号と
位相遅れ信号とを出力するする位相差検出器と、該位相
進み信号と位相遅れ信号とに応じて、後段に接続される
低域濾過フィルタを充放電するチャージポンプとを備
え、前記電圧制御発振器の発振周波数が前記低域濾過フ
ィルタの出力により制御されるＰＬＬ回路において、仮
想的に前記低域濾過フィルタの出力が前記電圧制御発振
器の制御端子に接続されていないときに前記制御端子の
電圧を前記電圧制御発振器の所望の発振周波数に応じた
電圧にするための電圧印加手段を備え、プルインタイム
が短縮されたことを特徴とする。
は、電圧制御発振器と、該電圧制御発振器の出力する信
号の周波数を分周する分周器と、該分周器の出力する分
周信号と基準信号との位相を比較して、位相進み信号と
位相遅れ信号とを出力するする位相差検出器と、該位相
進み信号と位相遅れ信号とに応じて、後段に接続される
低域濾過フィルタを充放電するチャージポンプとを備
え、前記電圧制御発振器の発振周波数が前記低域濾過フ
ィルタの出力により制御されるＰＬＬ回路において、仮
想的に前記低域濾過フィルタの出力が前記電圧制御発振
器の制御端子に接続されていないときに前記制御端子の
電圧を前記電圧制御発振器の所望の発振周波数に応じた
電圧にするための電圧印加手段を備え、プルインタイム
が短縮されたことを特徴とする。
【０００９】また、本発明によるＰＬＬ回路は、電圧制
御発振器と、該電圧制御発振器の出力する信号の周波数
を分周する分周器と、該分周器の出力する分周信号と基
準信号との位相を比較して、位相進み信号と位相遅れ信
号とを出力するする位相差検出器と、該位相進み信号と
位相遅れ信号とに応じて、後段に接続される低域濾過フ
ィルタを充放電するチャージポンプとを備え、前記電圧
制御発振器の発振周波数が前記低域濾過フィルタの出力
により制御されるＰＬＬ回路において、仮想的に前記低
域濾過フィルタの出力が前記電圧制御発振器の制御端子
に接続されていないときに前記制御端子の電圧を前記電
圧制御発振器の１個以上の所望の発振周波数に応じたそ
れぞれ互いに異なった電圧にするための１個以上の電圧
印加手段と、前記１個以上の電圧印加手段のうちの任意
の１つを接続するか又は１つも接続しない切替手段とを
備え、プルインタイムが短縮されたことを特徴とする。
御発振器と、該電圧制御発振器の出力する信号の周波数
を分周する分周器と、該分周器の出力する分周信号と基
準信号との位相を比較して、位相進み信号と位相遅れ信
号とを出力するする位相差検出器と、該位相進み信号と
位相遅れ信号とに応じて、後段に接続される低域濾過フ
ィルタを充放電するチャージポンプとを備え、前記電圧
制御発振器の発振周波数が前記低域濾過フィルタの出力
により制御されるＰＬＬ回路において、仮想的に前記低
域濾過フィルタの出力が前記電圧制御発振器の制御端子
に接続されていないときに前記制御端子の電圧を前記電
圧制御発振器の１個以上の所望の発振周波数に応じたそ
れぞれ互いに異なった電圧にするための１個以上の電圧
印加手段と、前記１個以上の電圧印加手段のうちの任意
の１つを接続するか又は１つも接続しない切替手段とを
備え、プルインタイムが短縮されたことを特徴とする。
【００１０】更に、本発明によるＰＬＬ回路は、前記電
圧印加手段が、電源と前記制御端子との間に接続される
第１のコンデンサと前記制御端子とグランド間に接続さ
れる第２のコンデンサであることを特徴とする。
圧印加手段が、電源と前記制御端子との間に接続される
第１のコンデンサと前記制御端子とグランド間に接続さ
れる第２のコンデンサであることを特徴とする。
【００１１】更に、本発明によるＰＬＬ回路は、前記第
１のコンデンサの容量Ｃａと前記第２のコンデンサの容
量Ｃｂとが、前記電源の電圧をＶDD、前記所望の発振周
波数に応じた電圧をＶｏとしたときに、 Ｃａ：Ｃｂ＝Ｖｏ：（ＶDD−Ｖｏ） であることを特徴とする。
１のコンデンサの容量Ｃａと前記第２のコンデンサの容
量Ｃｂとが、前記電源の電圧をＶDD、前記所望の発振周
波数に応じた電圧をＶｏとしたときに、 Ｃａ：Ｃｂ＝Ｖｏ：（ＶDD−Ｖｏ） であることを特徴とする。
【００１２】更に、本発明によるＰＬＬ回路は、前記切
替手段が、スタンバイ信号と前記分周器の分周比を指定
する信号を入力して、スタンバイ信号がアクティブであ
るときに前記１個以上の電圧印加手段のうち１つを選択
する選択信号を出力し、スタンバイ信号がインアクティ
ブであるときにバイパス信号を出力するデマルチプレク
サと、前記選択信号がアクティブであるときに対応する
前記電圧印加手段を接続する１個以上の個別接続手段
と、バイパス信号がアクティブであるときに、前記低域
濾過フィルタと前記制御端子とを短絡する短絡手段とを
備えることを特徴とする。
替手段が、スタンバイ信号と前記分周器の分周比を指定
する信号を入力して、スタンバイ信号がアクティブであ
るときに前記１個以上の電圧印加手段のうち１つを選択
する選択信号を出力し、スタンバイ信号がインアクティ
ブであるときにバイパス信号を出力するデマルチプレク
サと、前記選択信号がアクティブであるときに対応する
前記電圧印加手段を接続する１個以上の個別接続手段
と、バイパス信号がアクティブであるときに、前記低域
濾過フィルタと前記制御端子とを短絡する短絡手段とを
備えることを特徴とする。
【００１３】更に、本発明によるＰＬＬ回路は、前記電
圧設定手段のインピーダンスよりも前記低域濾過回路の
インピーダンスが大きいことを特徴とする。
圧設定手段のインピーダンスよりも前記低域濾過回路の
インピーダンスが大きいことを特徴とする。
【００１４】
［実施形態１］次に、本発明の実施形態１について図面
を参照して説明する。
を参照して説明する。
【００１５】図１は本発明の実施形態１を示す回路図で
ある。図５の回路と同一機能を有する部分には同一の符
号を付して、重複する説明は省略する。チャージポンプ
２を、Ｐチャンネルトランジスタ９、Ｎチャンネルトラ
ンジスタ１０及びＮＯＴ回路１１で構成し、ＬＰＦ３を
抵抗Ｒａ１２、抵抗Ｒｂ１３及びコンデンサＣ１４とで
構成している。また、ＬＰＦ３の出力に対して、Ｖｄｄ
側にコンデンサＣａ１５、Ｖｓｓ側にコンデンサＣｂ１
６を付加している。
ある。図５の回路と同一機能を有する部分には同一の符
号を付して、重複する説明は省略する。チャージポンプ
２を、Ｐチャンネルトランジスタ９、Ｎチャンネルトラ
ンジスタ１０及びＮＯＴ回路１１で構成し、ＬＰＦ３を
抵抗Ｒａ１２、抵抗Ｒｂ１３及びコンデンサＣ１４とで
構成している。また、ＬＰＦ３の出力に対して、Ｖｄｄ
側にコンデンサＣａ１５、Ｖｓｓ側にコンデンサＣｂ１
６を付加している。
【００１６】次に、この図１の回路図の動作について説
明する。
明する。
【００１７】ＰＤ１に入力信号周波数ｆｉと帰還信号周
波数ｆｏ／Ｎが入力されると、ＰＤ１はこの２入力の周
波数及び位相を比較する。もし、ｆｏ／Ｎの周波数がｆ
ｉより低いか、または位相が遅れている場合は、ＰＤ１
はパルス信号ＰＵをローレベルにし、逆に、ｆｏ／Ｎの
周波数が高いか、または位相が進んでいる時にはパルス
信号ＰＤをローレベルにする。チャージポンプ２は、パ
ルス信号ＰＵがローレベルの時には、電流Ｉ＞０となる
ので、ＬＰＦ３内のコンデンサＣ１４を蓄電し、ＬＦＰ
３の出力電圧Ｖｏ１の値を上昇させ、パルス信号ＰＤが
ローレベルの時には、電流Ｉ＜０となるので、コンデン
サＣ１４を放電し、ＬＰＦ３の出力電圧Ｖｏ１の値を下
降させる。また、パルス信号ＰＵ，ＰＤが共にハイレベ
ルの時には電流Ｉ＝０となってＶｏ１を保持する。
波数ｆｏ／Ｎが入力されると、ＰＤ１はこの２入力の周
波数及び位相を比較する。もし、ｆｏ／Ｎの周波数がｆ
ｉより低いか、または位相が遅れている場合は、ＰＤ１
はパルス信号ＰＵをローレベルにし、逆に、ｆｏ／Ｎの
周波数が高いか、または位相が進んでいる時にはパルス
信号ＰＤをローレベルにする。チャージポンプ２は、パ
ルス信号ＰＵがローレベルの時には、電流Ｉ＞０となる
ので、ＬＰＦ３内のコンデンサＣ１４を蓄電し、ＬＦＰ
３の出力電圧Ｖｏ１の値を上昇させ、パルス信号ＰＤが
ローレベルの時には、電流Ｉ＜０となるので、コンデン
サＣ１４を放電し、ＬＰＦ３の出力電圧Ｖｏ１の値を下
降させる。また、パルス信号ＰＵ，ＰＤが共にハイレベ
ルの時には電流Ｉ＝０となってＶｏ１を保持する。
【００１８】次に、このＬＰＦ３の出力電圧Ｖｏ１は、
付加されたコンデンサＣａ１５、及びＣｂ１６のコンデ
ンサの逆数の比の値 ｛［（１／Ｃｂ）／（１／Ｃａ＋１／Ｃｂ）］×Ｖｄ
ｄ｝ に近づいた値となり、ＶＣＯ４への入力電圧となる。こ
こで、ＶＣＯ４の入力電圧Ｖｏ１と、出力周波数ｆｏと
の間には、ＶＣＯ４の自走周波数をｆf とすると、ｆｏ
＝ｆf ＋ＫＶｏ１（ＫはＶＣＯの変換利得）という関係
がある。すなわち、ＶＣＯ４の出力周波数ｆｏは、自走
周波数ｆf を中心として、ＶＣＯ４の入力電圧Ｖｏ１と
比例の関係がある。また、所望の周波数ｆｏを得る為に
必要な入力電圧Ｖｏ１の値は使用するＶＣＯによって特
有の値であり、計算で求めることが可能であるから、も
し、所望の周波数をｆｏとして、その為に必要な入力電
圧をＶｏ１とすると、設計時に付加するコンデンサＣａ
１５，Ｃａ１６の容量比を Ｃａ：Ｃｂ＝Ｖｏ１：（Ｖｄｄ−Ｖｏ１） とあらかじめ設定してやることで、周波数入力時、変更
時、及び分周比変更時にＶｏ２の値を所望の周波数ｆｏ
を得る為に必要な入力電圧に制御してやることが可能と
なる。よって、入力信号周波数ｆｉと帰還信号周波数ｆ
ｏ／Ｎとの周波数及び位相の初期のズレを最小限に制御
することができ、プルインタイムの短縮が可能となる。
付加されたコンデンサＣａ１５、及びＣｂ１６のコンデ
ンサの逆数の比の値 ｛［（１／Ｃｂ）／（１／Ｃａ＋１／Ｃｂ）］×Ｖｄ
ｄ｝ に近づいた値となり、ＶＣＯ４への入力電圧となる。こ
こで、ＶＣＯ４の入力電圧Ｖｏ１と、出力周波数ｆｏと
の間には、ＶＣＯ４の自走周波数をｆf とすると、ｆｏ
＝ｆf ＋ＫＶｏ１（ＫはＶＣＯの変換利得）という関係
がある。すなわち、ＶＣＯ４の出力周波数ｆｏは、自走
周波数ｆf を中心として、ＶＣＯ４の入力電圧Ｖｏ１と
比例の関係がある。また、所望の周波数ｆｏを得る為に
必要な入力電圧Ｖｏ１の値は使用するＶＣＯによって特
有の値であり、計算で求めることが可能であるから、も
し、所望の周波数をｆｏとして、その為に必要な入力電
圧をＶｏ１とすると、設計時に付加するコンデンサＣａ
１５，Ｃａ１６の容量比を Ｃａ：Ｃｂ＝Ｖｏ１：（Ｖｄｄ−Ｖｏ１） とあらかじめ設定してやることで、周波数入力時、変更
時、及び分周比変更時にＶｏ２の値を所望の周波数ｆｏ
を得る為に必要な入力電圧に制御してやることが可能と
なる。よって、入力信号周波数ｆｉと帰還信号周波数ｆ
ｏ／Ｎとの周波数及び位相の初期のズレを最小限に制御
することができ、プルインタイムの短縮が可能となる。
【００１９】なお、平衡状態においては、ＰＤ１とチャ
ージポンプ２との働きにより、電圧Ｖ０１がコントロー
ルされる。
ージポンプ２との働きにより、電圧Ｖ０１がコントロー
ルされる。
【００２０】また、抵抗Ｒｂ１３とコンデンサＣ１４と
の合成インピーダンスを、所望の周波数ｆｏにおいて、
コンデンサＣａ１５やコンデンサＣｂ１６のインピーダ
ンスに比べて高くとれば、周波数入力時、変更時、及び
分周比変更時に抵抗Ｒｂ１３とコンデンサＣ１４との影
響を小さくすることができる。また、抵抗Ｒｂ１３とコ
ンデンサＣ１４、Ｃａ１５、Ｃｂ１６との合成インピー
ダンスを、Ｖｏ２の値を所望の周波数ｆｏを得るために
必要な入力電圧になるように調整することも可能であ
る。
の合成インピーダンスを、所望の周波数ｆｏにおいて、
コンデンサＣａ１５やコンデンサＣｂ１６のインピーダ
ンスに比べて高くとれば、周波数入力時、変更時、及び
分周比変更時に抵抗Ｒｂ１３とコンデンサＣ１４との影
響を小さくすることができる。また、抵抗Ｒｂ１３とコ
ンデンサＣ１４、Ｃａ１５、Ｃｂ１６との合成インピー
ダンスを、Ｖｏ２の値を所望の周波数ｆｏを得るために
必要な入力電圧になるように調整することも可能であ
る。
【００２１】［実施形態２］次に、本発明の実施形態２
について図面を参照して説明する。
について図面を参照して説明する。
【００２２】図２は本発明の実施形態２を示す回路図で
あり、１７はＮＯＴ回路、１８はデマルチプレクサ（以
下、ＤＥＭＵＸという）、１９はアナログスイッチ、２
０ａ〜ｄ（以下、２０ｘとする）はアナログスイッチ及
び付加するコンデンサから構成される容量部を表してい
る。また、図３はＤＥＭＵＸ１８の回路図を、図４
（ａ）はアナログスイッチ１９の回路図を、図４（ｂ）
はアナログスイッチとコンデンサから構成される容量部
２０ｘの回路図を表している。
あり、１７はＮＯＴ回路、１８はデマルチプレクサ（以
下、ＤＥＭＵＸという）、１９はアナログスイッチ、２
０ａ〜ｄ（以下、２０ｘとする）はアナログスイッチ及
び付加するコンデンサから構成される容量部を表してい
る。また、図３はＤＥＭＵＸ１８の回路図を、図４
（ａ）はアナログスイッチ１９の回路図を、図４（ｂ）
はアナログスイッチとコンデンサから構成される容量部
２０ｘの回路図を表している。
【００２３】実施形態１と重複する説明は省略し、実施
形態１との相違点のみを以下に述べる。
形態１との相違点のみを以下に述べる。
【００２４】入力信号Ｓ0 ，Ｓ1 は分周器５の分周率を
決める為のコントロール信号であり、分周器５と共にＤ
ＥＭＵＸ１８にも入力される。ＤＥＭＵＸ１８にはコン
トロール信号Ｓ0 ，Ｓ1と入力信号周波数ｆｉがＰＬＬ
回路全体に対して入力された時及び変更された時にハイ
レベルとなる信号ＳＴＢが入力されている。信号ＳＴＢ
がローレベルの際にはＤＥＭＵＸ１８の出力ｙx は全て
ローレベルとなり、信号ＳＴＢの電位はＮＯＴ回路１７
を介して反転し、アナログスイッチ１９をＯＮにして、
ＬＰＦ３の出力電圧Ｖｏ１を付加容量を介することなく
ＶＣＯ４への入力電圧Ｖｏ２とする。ＳＴＢの反転信号
はバイパス信号として機能する。信号ＳＴＢがハイレベ
ルの際には、アナログスイッチ１９はＯＦＦになり、Ｄ
ＥＭＵＸ１８はコントロール信号Ｓ0 ，Ｓ1 の値に応じ
て出力信号ｙ0〜ｙ3のうち、いずれか一つの信号をハイ
レベルにする。容量部２０ｘに、ハイレベルの信号ｙx
が入力されると、容量部２０ｘ内のアナログスイッチ１
９ｘ（図４（ｂ））がＯＮとなり、ＬＰＦ３の出力Ｖｏ
１は、実施形態１で説明したとおり、コンデンサＣａ
ｘ，Ｃｂｘにより期待の周波数出力ｆｏを得る為に必要
な入力電圧に近づいた値Ｖｏ２となる。例えば、分周率
が１／１，１／２，１／３，・・・で、これに対応して
期待するＶＣＯ４の周波数出力がｆｏ＝１ｆｉ，２ｆ
ｉ，３ｆｉ，・・・であり、更にこれに対応して必要な
ＶＣＯ４への入力電圧がＶｏ２1 ，Ｖｏ２ 2 ，Ｖｏ
２3，・・・である場合を考える。あらかじめ容量比を Ｃａ：Ｃｂ＝Ｖｏ２1 ：Ｖｄｄ−Ｖｏ２1， Ｖｏ２2 ：Ｖｄｄ−Ｖｏ２2， Ｖｏ２3 ：Ｖｄｄ−Ｖｏ２3 ，・・・ と設定しておき、それぞれの分周率に応じて容量部２０
ｘをＤＥＭＵＸ１８で選択するように制御することによ
り、分周率を変更させて使用する場合でも、ＬＰＦ４の
出力電圧Ｖｏ１を期待の周波数出力ｆｏを得る為に必要
なＶＣＯへの入力電圧に近づけることができ、位相及び
周波数のズレを最小限におさえることが出来る。
決める為のコントロール信号であり、分周器５と共にＤ
ＥＭＵＸ１８にも入力される。ＤＥＭＵＸ１８にはコン
トロール信号Ｓ0 ，Ｓ1と入力信号周波数ｆｉがＰＬＬ
回路全体に対して入力された時及び変更された時にハイ
レベルとなる信号ＳＴＢが入力されている。信号ＳＴＢ
がローレベルの際にはＤＥＭＵＸ１８の出力ｙx は全て
ローレベルとなり、信号ＳＴＢの電位はＮＯＴ回路１７
を介して反転し、アナログスイッチ１９をＯＮにして、
ＬＰＦ３の出力電圧Ｖｏ１を付加容量を介することなく
ＶＣＯ４への入力電圧Ｖｏ２とする。ＳＴＢの反転信号
はバイパス信号として機能する。信号ＳＴＢがハイレベ
ルの際には、アナログスイッチ１９はＯＦＦになり、Ｄ
ＥＭＵＸ１８はコントロール信号Ｓ0 ，Ｓ1 の値に応じ
て出力信号ｙ0〜ｙ3のうち、いずれか一つの信号をハイ
レベルにする。容量部２０ｘに、ハイレベルの信号ｙx
が入力されると、容量部２０ｘ内のアナログスイッチ１
９ｘ（図４（ｂ））がＯＮとなり、ＬＰＦ３の出力Ｖｏ
１は、実施形態１で説明したとおり、コンデンサＣａ
ｘ，Ｃｂｘにより期待の周波数出力ｆｏを得る為に必要
な入力電圧に近づいた値Ｖｏ２となる。例えば、分周率
が１／１，１／２，１／３，・・・で、これに対応して
期待するＶＣＯ４の周波数出力がｆｏ＝１ｆｉ，２ｆ
ｉ，３ｆｉ，・・・であり、更にこれに対応して必要な
ＶＣＯ４への入力電圧がＶｏ２1 ，Ｖｏ２ 2 ，Ｖｏ
２3，・・・である場合を考える。あらかじめ容量比を Ｃａ：Ｃｂ＝Ｖｏ２1 ：Ｖｄｄ−Ｖｏ２1， Ｖｏ２2 ：Ｖｄｄ−Ｖｏ２2， Ｖｏ２3 ：Ｖｄｄ−Ｖｏ２3 ，・・・ と設定しておき、それぞれの分周率に応じて容量部２０
ｘをＤＥＭＵＸ１８で選択するように制御することによ
り、分周率を変更させて使用する場合でも、ＬＰＦ４の
出力電圧Ｖｏ１を期待の周波数出力ｆｏを得る為に必要
なＶＣＯへの入力電圧に近づけることができ、位相及び
周波数のズレを最小限におさえることが出来る。
【００２５】以上より、入力信号周波数ｆｉの入力時、
変更時、及び分周比の変更時のプルインタイムの短縮が
可能となる。
変更時、及び分周比の変更時のプルインタイムの短縮が
可能となる。
【００２６】なお、分周率は１種類の場合もある。
【００２７】また、アナログスイッチ１９により接続し
ている時には、容量部２０ｘが切り離されるので、ＰＤ
１の出力に対する応答性が実施形態１よりも良くなる。
従って、容量部２０ｘのインピーダンスをローパスフィ
ルタ３のインピーダンスより大きくとっても、通常動作
時の応答性に問題が生じることはなくなる。
ている時には、容量部２０ｘが切り離されるので、ＰＤ
１の出力に対する応答性が実施形態１よりも良くなる。
従って、容量部２０ｘのインピーダンスをローパスフィ
ルタ３のインピーダンスより大きくとっても、通常動作
時の応答性に問題が生じることはなくなる。
【００２８】
【発明の効果】以上説明したように、本発明のＰＬＬ回
路は、ＬＰＦの出力電圧を制御するために付加されたコ
ンデンサ、及び使用するコンデンサを分周比に応じて選
択するためのＤＥＭＵＸとアナログスイッチからなる回
路で構成され、それらをＬＰＦとＶＣＯとの間に接続す
ることで、入力信号周波数が入力された時、変更された
時、及び分周比が変更された時に、入力信号周波数と帰
還信号周波数の位相及び周波数のズレをおさえることが
でき、プルインタイムの短縮が可能になる。
路は、ＬＰＦの出力電圧を制御するために付加されたコ
ンデンサ、及び使用するコンデンサを分周比に応じて選
択するためのＤＥＭＵＸとアナログスイッチからなる回
路で構成され、それらをＬＰＦとＶＣＯとの間に接続す
ることで、入力信号周波数が入力された時、変更された
時、及び分周比が変更された時に、入力信号周波数と帰
還信号周波数の位相及び周波数のズレをおさえることが
でき、プルインタイムの短縮が可能になる。
【図１】本発明の実施形態１によるＰＬＬ回路の回路図
である。
である。
【図２】本発明の実施形態２によるＰＬＬ回路の回路図
である。
である。
【図３】図２のＤＥＭＵＸ１８の内部構成を示す回路図
である。
である。
【図４】図２のアナログスイッチ１９の内部構成を示す
回路図と、容量部２０ｘの内部構成を示す回路図であ
る。
回路図と、容量部２０ｘの内部構成を示す回路図であ
る。
【図５】従来のＰＬＬ回路の基本的な回路構成図であ
る。
る。
【図６】特開平８−２２８１４８号公報に記載の従来の
ＰＬＬ回路の回路構成図である。
ＰＬＬ回路の回路構成図である。
１ 位相差検出器（ＰＤ） ２ チャージポンプ ３ ローパスフィルタ（ＬＰＦ） ４ 電圧制御発振器（ＶＣＯ） ５ 分周器 ６ 水晶発振器 ７ ＰＬＬ演算部 ９ Ｐチャンネルトランジスタ １０ Ｎチャンネルトランジスタ １１，１７，２１ ＮＯＴ回路 １２，１３ 抵抗 １４，１５，１６ コンデンサ １８ デマルチプレクサ（ＤＥＭＵＸ） １９ アナログスイッチ ２０ｘ 容量部 ２２ ＡＮＤ回路 １０８ アナログスイッチ
Claims (4)
- 【請求項１】 電圧制御発振器と、該電圧制御発振器の
出力する信号の周波数を分周する分周器と、該分周器の
出力する分周信号と基準信号との位相を比較して、位相
進み信号と位相遅れ信号とを出力する位相差検出器と、
該位相進み信号と位相遅れ信号とに応じて、後段に接続
される低域濾過フィルタを充放電するチャージポンプと
を備え、前記電圧制御発振器の発振周波数が前記低域濾
過フィルタの出力により制御されるＰＬＬ回路におい
て、 仮想的に前記低域濾過フィルタの出力が前記電圧制御発
振器の制御端子に接続されていないときに前記制御端子
の電圧を前記電圧制御発振器の１個以上の所望の発振周
波数に応じたそれぞれ互いに異なった電圧にするための
１個以上の電圧印加手段と、 前記１個以上の電圧印加手段のうちの任意の１つを接続
するか又は１つも接続しない切替手段とを備え、前記切替手段は、スタンバイ信号と前記分周器の分周比
を指定する信号を入力して、スタンバイ信号がアクティ
ブであるときに前記１個以上の電圧印加手段のうち１つ
を選択する選択信号を出力し、スタンバイ信号がインア
クティブであるときにバイパス信号を出力するデマルチ
プレクサと、前記選択信号がアクティブであるときに対
応する前記電圧印加手段を接続する１個以上の個別接続
手段と、バイパス信号がアクティブであるときに、前記
低域濾過フィルタと前記制御端子とを短絡する短絡手段
とを備える ことを特徴とするＰＬＬ回路。 - 【請求項２】 前記電圧印加手段は、電源と前記制御端
子との間に接続される第１のコンデンサと前記制御端子
とグランド間に接続される第２のコンデンサであること
を特徴とする請求項１に記載のＰＬＬ回路。 - 【請求項３】 前記第１のコンデンサの容量Ｃａと前記
第２のコンデンサの容量Ｃｂは、前記電源の電圧をＶＤ
Ｄ、前記所望の発振周波数に応じた電圧をＶｏとしたと
きに、 Ｃａ：Ｃｂ＝Ｖｏ：（ＶＤＤ−Ｖｏ）を満たす ことを特徴とする請求項２に記載のＰＬＬ回
路。 - 【請求項４】 前記電圧印加手段のインピーダンスより
も前記低域濾過フィルタのインピーダンスが大きいこと
を特徴とする請求項１乃至３のいずれか１項に記載のＰ
ＬＬ回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9213216A JP3047968B2 (ja) | 1997-08-07 | 1997-08-07 | Ｐｌｌ回路 |
| US09/124,761 US6084480A (en) | 1997-08-07 | 1998-07-29 | Phase locked loop circuit including voltage controlled oscillator and low pass filter |
| TW087112667A TW418566B (en) | 1997-08-07 | 1998-07-30 | Phase locked loop circuit |
| KR1019980032002A KR100319422B1 (ko) | 1997-08-07 | 1998-08-06 | 위상동기루프회로 |
| EP98114841A EP0896434A1 (en) | 1997-08-07 | 1998-08-06 | Phase locked loop circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9213216A JP3047968B2 (ja) | 1997-08-07 | 1997-08-07 | Ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1155114A JPH1155114A (ja) | 1999-02-26 |
| JP3047968B2 true JP3047968B2 (ja) | 2000-06-05 |
Family
ID=16635463
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9213216A Expired - Fee Related JP3047968B2 (ja) | 1997-08-07 | 1997-08-07 | Ｐｌｌ回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6084480A (ja) |
| EP (1) | EP0896434A1 (ja) |
| JP (1) | JP3047968B2 (ja) |
| KR (1) | KR100319422B1 (ja) |
| TW (1) | TW418566B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101882952B1 (ko) * | 2012-04-05 | 2018-07-27 | 주식회사 엘지생활건강 | 세정용 조성물을 포함하며 세정력이 향상된 세척용 시트 |
| KR102086070B1 (ko) * | 2018-07-20 | 2020-03-06 | 주식회사 엘지생활건강 | 세정용 조성물을 포함하며 세정력이 향상된 세척용 시트 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2339352B (en) * | 1998-06-30 | 2002-02-06 | Lsi Logic Corp | Testing analog to digital converters |
| GB2361119A (en) * | 2000-04-07 | 2001-10-10 | Lucent Technologies Inc | Phase locked loop synthesisers |
| JP4407031B2 (ja) * | 2000-09-21 | 2010-02-03 | ソニー株式会社 | 位相同期ループ回路および遅延同期ループ回路 |
| US6732286B1 (en) | 2000-11-30 | 2004-05-04 | Marvell International, Ltd. | High latency timing circuit |
| US7304545B1 (en) | 2000-11-30 | 2007-12-04 | Marvell International Ltd. | High latency timing circuit |
| US6466100B2 (en) | 2001-01-08 | 2002-10-15 | International Business Machines Corporation | Linear voltage controlled oscillator transconductor with gain compensation |
| FR2855341B1 (fr) | 2003-05-22 | 2005-08-05 | Eads Telecom | Circuit de commande de decalage en tension pour pll |
| US7167056B2 (en) * | 2004-09-30 | 2007-01-23 | Texas Instruments Incorporated | High performance analog charge pumped phase locked loop (PLL) architecture with process and temperature compensation in closed loop bandwidth |
| US7782096B2 (en) * | 2007-08-08 | 2010-08-24 | Texas Instruments Incorporated | Track-and-hold circuit with low distortion |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5776931A (en) * | 1980-10-30 | 1982-05-14 | Denki Kogyo Kk | Pll circuit |
| JPS61106064A (ja) * | 1984-10-25 | 1986-05-24 | Yokogawa Hokushin Electric Corp | Ｄｃ／ｄｃコンバ−タ |
| JPS62181525A (ja) * | 1986-02-05 | 1987-08-08 | Yokogawa Electric Corp | 信号発生回路 |
| JP2855628B2 (ja) * | 1988-05-11 | 1999-02-10 | セイコーエプソン株式会社 | 位相同期回路 |
| EP0840456A3 (en) * | 1990-10-22 | 1999-08-25 | NEC Corporation | PLL frequency synthesizer capable of changing an output frequency at a high speed |
| US5335365A (en) * | 1991-07-08 | 1994-08-02 | Motorola, Inc. | Frequency synthesizer with VCO output control |
| JPH05304467A (ja) * | 1992-04-24 | 1993-11-16 | Ricoh Co Ltd | 発振回路 |
| JPH0661852A (ja) * | 1992-08-04 | 1994-03-04 | Nec Corp | フェーズロックドループ |
-
1997
- 1997-08-07 JP JP9213216A patent/JP3047968B2/ja not_active Expired - Fee Related
-
1998
- 1998-07-29 US US09/124,761 patent/US6084480A/en not_active Expired - Fee Related
- 1998-07-30 TW TW087112667A patent/TW418566B/zh active
- 1998-08-06 EP EP98114841A patent/EP0896434A1/en not_active Withdrawn
- 1998-08-06 KR KR1019980032002A patent/KR100319422B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101882952B1 (ko) * | 2012-04-05 | 2018-07-27 | 주식회사 엘지생활건강 | 세정용 조성물을 포함하며 세정력이 향상된 세척용 시트 |
| KR102086070B1 (ko) * | 2018-07-20 | 2020-03-06 | 주식회사 엘지생활건강 | 세정용 조성물을 포함하며 세정력이 향상된 세척용 시트 |
Also Published As
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|---|---|
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| JPH1155114A (ja) | 1999-02-26 |
| KR19990023417A (ko) | 1999-03-25 |
| KR100319422B1 (ko) | 2002-02-19 |
| EP0896434A1 (en) | 1999-02-10 |
| TW418566B (en) | 2001-01-11 |
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