JPH02113726A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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- JPH02113726A JPH02113726A JP63267524A JP26752488A JPH02113726A JP H02113726 A JPH02113726 A JP H02113726A JP 63267524 A JP63267524 A JP 63267524A JP 26752488 A JP26752488 A JP 26752488A JP H02113726 A JPH02113726 A JP H02113726A
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Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔目次〕
概要
産業上の利用分野
従来の技術 （第３．４図）発明が解決
しようとする課題 課題を解決するための手段 作用 実施例 （１）本発明の第１実施例 （第１図）（２）本発明
の第２実施例 （第２図）発明の効果 〔概要〕 ＰＬＬ回路に関し、 口・７クアソブタイムの高速化およびロック状態での安
定度を高めることのできるＰ Ｌ Ｌ回路を提供するこ
とを目的とし、 基準信号と変化信号の位相差に基づき定電流型のチャー
ジポンプによりローパスフィルタの充放電を行って、電
圧制御発振器の入力電圧がロック周波数を発振する電圧
となるように変化信号を制御するＰＬＬ回路において、
前記チャージポンプの出力電流を変える複数の外部抵抗
と、所定の制御信号に基づいて前記外部抵抗の接続方法
を変える電流制御手段とを設け、該電流制御手段により
チャージポンプの出力電流を制御するように構成する。
しようとする課題 課題を解決するための手段 作用 実施例 （１）本発明の第１実施例 （第１図）（２）本発明
の第２実施例 （第２図）発明の効果 〔概要〕 ＰＬＬ回路に関し、 口・７クアソブタイムの高速化およびロック状態での安
定度を高めることのできるＰ Ｌ Ｌ回路を提供するこ
とを目的とし、 基準信号と変化信号の位相差に基づき定電流型のチャー
ジポンプによりローパスフィルタの充放電を行って、電
圧制御発振器の入力電圧がロック周波数を発振する電圧
となるように変化信号を制御するＰＬＬ回路において、
前記チャージポンプの出力電流を変える複数の外部抵抗
と、所定の制御信号に基づいて前記外部抵抗の接続方法
を変える電流制御手段とを設け、該電流制御手段により
チャージポンプの出力電流を制御するように構成する。
本発明はＰＬＬ回路に係り、詳しくは、定電流型チャー
ジポンプの改良を図ったＰ Ｌ Ｌ回路に関する。
ジポンプの改良を図ったＰ Ｌ Ｌ回路に関する。
Ｐ Ｌ Ｌ （Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ
：位相同期ループ）は入力信号に対して位相と周波数が
同期した信号を発生ずるり路で、モータの回転数制御（
例えば、オーディオ用プレーヤ）や周波数シンセサイザ
などに広く用いられている。すなわち、発振周波数の安
定度がよく、しかも周波数を可変にしたい用途にはＰＬ
Ｌによるシンセザイザ方弐の発振回路が適しており、例
えばＦＭ送信機にも使われる。
：位相同期ループ）は入力信号に対して位相と周波数が
同期した信号を発生ずるり路で、モータの回転数制御（
例えば、オーディオ用プレーヤ）や周波数シンセサイザ
などに広く用いられている。すなわち、発振周波数の安
定度がよく、しかも周波数を可変にしたい用途にはＰＬ
Ｌによるシンセザイザ方弐の発振回路が適しており、例
えばＦＭ送信機にも使われる。
近年、ＰＬＬの応用分野の拡大にともなってＰＬＬに関
する様々な特性の向」二が要求されており、例えばロッ
クアツプタイムの短縮、Ｐ Ｌ ｉ、の安定度の向上が
要求されている。これらの特性は、ＰＬＬのＬＰＦとチ
ャージポンプの性能によるところが大きい。−船釣に、
ＬＰＦは外部素子を用いるため、ＰＬＬ ｒｃに内蔵
されているチャージポンプに特性向上の機能を持たせた
方が、外部素子の追加といったことが無く効率的である
。
する様々な特性の向」二が要求されており、例えばロッ
クアツプタイムの短縮、Ｐ Ｌ ｉ、の安定度の向上が
要求されている。これらの特性は、ＰＬＬのＬＰＦとチ
ャージポンプの性能によるところが大きい。−船釣に、
ＬＰＦは外部素子を用いるため、ＰＬＬ ｒｃに内蔵
されているチャージポンプに特性向上の機能を持たせた
方が、外部素子の追加といったことが無く効率的である
。
チャージポンプは位相比較器からの位相の進み、遅れと
いう信号を受けて“Ｌ”Ｈ″ Ｚ“′の３値に変換し、
外部に接続するローパスフィルタの充放電を行なうもの
である。
いう信号を受けて“Ｌ”Ｈ″ Ｚ“′の３値に変換し、
外部に接続するローパスフィルタの充放電を行なうもの
である。
従来のチャージポンプとしては、例えば第３図に示す一
般的なＣＭＯＳインバータを用いたものおよび第４図に
示すような定電流型のチャージポンプが知られている。
般的なＣＭＯＳインバータを用いたものおよび第４図に
示すような定電流型のチャージポンプが知られている。
第３図において、位相比較器１は基準信号ｆ１と変化信
号ｆ、との位相差を検出し、その差に応じて比較出力Ｅ
ｕ、Ｅ、を出力する。ここに、ｆ、及びｆｖについて周
波数又は位相差がｆ、＞ｆｖ （ｆ、が進みか周波数が
高い）のときＥｕがその位相差に相当する時間だけ″Ｌ
ルベルとなり、このときＥｕ−Ｈ″のままである。一方
、ｆｖ＞ｆ、（（ｖが進みか周波数が高い）のときＥ、
がその位相差に相当する時間だけ■、レヘルとなり、こ
のときＥ、−”Ｈ”のままである。これに対して、ｆｒ
とｆｖの位相が一致したときＥ、およびＥｏは共に“Ｈ
″レヘルなる。したがって、ｒ、〉ｒｖのときはＥｕ−
ｒ−であるから、ＰチャネルＭＯ３）ランジスタ（以下
、ＰＭＯ３という）２がオンして端子３が“′Ｈ″レベ
ルになる。一方、ｆｒ＜ｆｖのときはＥｏ””Ｌである
から、インバータ４を介してＮチャネルＭＯ３）ランジ
スタ（以下、ＮＭＯ３という）５がオンして、端子３が
“Ｌ”レベルになる。
号ｆ、との位相差を検出し、その差に応じて比較出力Ｅ
ｕ、Ｅ、を出力する。ここに、ｆ、及びｆｖについて周
波数又は位相差がｆ、＞ｆｖ （ｆ、が進みか周波数が
高い）のときＥｕがその位相差に相当する時間だけ″Ｌ
ルベルとなり、このときＥｕ−Ｈ″のままである。一方
、ｆｖ＞ｆ、（（ｖが進みか周波数が高い）のときＥ、
がその位相差に相当する時間だけ■、レヘルとなり、こ
のときＥ、−”Ｈ”のままである。これに対して、ｆｒ
とｆｖの位相が一致したときＥ、およびＥｏは共に“Ｈ
″レヘルなる。したがって、ｒ、〉ｒｖのときはＥｕ−
ｒ−であるから、ＰチャネルＭＯ３）ランジスタ（以下
、ＰＭＯ３という）２がオンして端子３が“′Ｈ″レベ
ルになる。一方、ｆｒ＜ｆｖのときはＥｏ””Ｌである
から、インバータ４を介してＮチャネルＭＯ３）ランジ
スタ（以下、ＮＭＯ３という）５がオンして、端子３が
“Ｌ”レベルになる。
また、ｆ、−ｆｖのときはＥ、Ｊ−ＥＩｌ＝Ｈであるか
ら、ＰＭＯ３２およびＮＭＯ３５が共にオフとなって端
子３がＺ（ハイインピーダンス状態〉になる。このよう
にＰＭＯ３２およびＮＭＯ３５からなるチャージポンプ
６は位相比較器１から出力された比較出力Ｅ、、Ｅ、を
受けて”Ｌ”Ｈ”Ｚ”の３値に変換し、次段に接続され
るＬＰＦの充放電を行い、電圧制御発振器（ＶＣ○）の
入力電圧がロック周波数を発振する電圧になるようにし
ている。なお、Ｐ Ｌ Ｌ回路の全体的構成は後述の実
施例と同様であるため、後に詳述する。
ら、ＰＭＯ３２およびＮＭＯ３５が共にオフとなって端
子３がＺ（ハイインピーダンス状態〉になる。このよう
にＰＭＯ３２およびＮＭＯ３５からなるチャージポンプ
６は位相比較器１から出力された比較出力Ｅ、、Ｅ、を
受けて”Ｌ”Ｈ”Ｚ”の３値に変換し、次段に接続され
るＬＰＦの充放電を行い、電圧制御発振器（ＶＣ○）の
入力電圧がロック周波数を発振する電圧になるようにし
ている。なお、Ｐ Ｌ Ｌ回路の全体的構成は後述の実
施例と同様であるため、後に詳述する。
次に、第４図に示すチャージポンプ１０ではＰＭＯ３１
１とＰＭＯ３１２によっていわゆるカレントミラー回路
が構成され、さらに、ＰＭＯ３１２とＰＭＯ３１，３の
定数によって定まる定数倍の電流がＰＭ○Ｓ１３および
ＰＭＯ３１４がオンのときこれらを通りＩ。Ｈとして流
れる。このとき、位相比較器１には外部抵抗Ｒがチップ
の外に外付けされ、外部抵抗Ｒを流れる電流ＩＲは ＣＣ ＩＲ” で表される。一方、ＮＭＯ３１，５についても■３とし
て同し大きさの電流が流れ、この定数倍の電流がＮＭＯ
３１６およびＮＭＯ３１，７がオンのときこれらを通り
■。１として流れる。したがって、チャージポンプ１０
の出力電流ｌ。８、ＩｏＬは何れも１．１に比例した電
流となり、外部抵抗Ｒの大きさを変えることにより、出
力電流の大きさを変えることができる。
１とＰＭＯ３１２によっていわゆるカレントミラー回路
が構成され、さらに、ＰＭＯ３１２とＰＭＯ３１，３の
定数によって定まる定数倍の電流がＰＭ○Ｓ１３および
ＰＭＯ３１４がオンのときこれらを通りＩ。Ｈとして流
れる。このとき、位相比較器１には外部抵抗Ｒがチップ
の外に外付けされ、外部抵抗Ｒを流れる電流ＩＲは ＣＣ ＩＲ” で表される。一方、ＮＭＯ３１，５についても■３とし
て同し大きさの電流が流れ、この定数倍の電流がＮＭＯ
３１６およびＮＭＯ３１，７がオンのときこれらを通り
■。１として流れる。したがって、チャージポンプ１０
の出力電流ｌ。８、ＩｏＬは何れも１．１に比例した電
流となり、外部抵抗Ｒの大きさを変えることにより、出
力電流の大きさを変えることができる。
前述したように、チャージポンプ、ＬＰＦの特性はｌ）
Ｌ Ｌのロックアツプタイムおよび安定度を決める重
要な要素であるが、従来のチャージポンプにあっては、
双方の要求を高めるのは回路的に困難であった。
Ｌ Ｌのロックアツプタイムおよび安定度を決める重
要な要素であるが、従来のチャージポンプにあっては、
双方の要求を高めるのは回路的に困難であった。
すなわち、ロックアツプタイムを速めるためにはＬＰＦ
の時定数に対してチャージポンプの出力電流を太き（す
ればよいが、このようにすると逆に安定度が低下する。
の時定数に対してチャージポンプの出力電流を太き（す
ればよいが、このようにすると逆に安定度が低下する。
一方、安定度を高めるためにチャージポンプの出力電流
を小さくすると、ロックアツプタイムが長くなる。した
がって、双方の要求は相反する関係にあり、この点で改
善が望まれる。
を小さくすると、ロックアツプタイムが長くなる。した
がって、双方の要求は相反する関係にあり、この点で改
善が望まれる。
そこで本発明は、ロックアツプタイムの高速化およびロ
ック状態での安定度を高めることのできるＰＬＬ回路を
提供することを目的としている。
ック状態での安定度を高めることのできるＰＬＬ回路を
提供することを目的としている。
本発明によるＰＬＬ回路は上記目的達成のため基準信号
と変化信号の位相差に基づき定電流型のチャージポンプ
によりローパスフィルタの充放電を行って、電圧制御発
振器の入力電圧がロック周波数を発振する電圧となるよ
うに変化信号を制御するＰ Ｌ Ｌ回路において、前記
チャージポンプの出力電流を変える複数の外部抵抗と、
所定の制御信号に基づいて前記外部抵抗の接続方法を変
える電流制御手段とを設け、該電流制御手段によりチャ
ージポンプの出力電流を制御するようにしている。
と変化信号の位相差に基づき定電流型のチャージポンプ
によりローパスフィルタの充放電を行って、電圧制御発
振器の入力電圧がロック周波数を発振する電圧となるよ
うに変化信号を制御するＰ Ｌ Ｌ回路において、前記
チャージポンプの出力電流を変える複数の外部抵抗と、
所定の制御信号に基づいて前記外部抵抗の接続方法を変
える電流制御手段とを設け、該電流制御手段によりチャ
ージポンプの出力電流を制御するようにしている。
また、他の態様として上記構成において、前記所定の制
御信号を発生する手段は、基準信号と変化信号のロック
状態を検出するロック検出回路により構成され、前記電
流制御手段は、ロック検出回路の出力に基づいてチャー
ジポンプの出力電流を制御するようにしている。
御信号を発生する手段は、基準信号と変化信号のロック
状態を検出するロック検出回路により構成され、前記電
流制御手段は、ロック検出回路の出力に基づいてチャー
ジポンプの出力電流を制御するようにしている。
本発明では、チャージポンプを含むＩＣチップの外部に
外付けの外部抵抗が複数個設けられ、所定の制御信号に
基づき電流制御手段によりこれら外部抵抗の接続の組合
わせが変えられる。この場合、外部抵抗の値に比例して
チャージポンプの出力電流の大きさが決まるから、電流
制御手段によって該出力電流が制御されることになる。
外付けの外部抵抗が複数個設けられ、所定の制御信号に
基づき電流制御手段によりこれら外部抵抗の接続の組合
わせが変えられる。この場合、外部抵抗の値に比例して
チャージポンプの出力電流の大きさが決まるから、電流
制御手段によって該出力電流が制御されることになる。
したがって、出力電流を大きくすることでロックアツプ
タイムの高速化が図られ、ロック後は出力電流を小さく
することでＰＬＬの安定度が高められ、結局、双方を両
立できる。
タイムの高速化が図られ、ロック後は出力電流を小さく
することでＰＬＬの安定度が高められ、結局、双方を両
立できる。
以下、本発明を図面に基づいて説明する。
第１図は本発明に係るＰＬＬ回路の第１実施例を示すそ
の全体構成図である。本実施例の説明に当たり、第４図
に示した従来の定電流型チャージポンプと同一構成部分
には同一番号を付して重複説明を省略する。
の全体構成図である。本実施例の説明に当たり、第４図
に示した従来の定電流型チャージポンプと同一構成部分
には同一番号を付して重複説明を省略する。
まず、構成を説明する。第１図において、２０は水晶発
振器であり、水晶発振器２０は基準発振器として安定な
原発振信号Ｘｉｎを発生し、基準分周器２１は原発振信
号Ｘｉｎから順次分周して所定の基準周波数を有する基
準信号ｆｒをつくる。位相比較器１はロジックによる位
相検波回路で、電圧制御発振器（ＶＣＯ）２２からの出
力を比較分周器２３で分周した比較周波数を有する変化
信号ｆ、と前記基準信号ｆ、とについて、これらの周波
数並びに位相を比較し、その差に応して比較出力Ｅｕ、
Ｅ、をインハ゛−夕２６ａを介してチャージポンプ゛２
４に出力するとともにロック検出回路２５にも出力する
。
振器であり、水晶発振器２０は基準発振器として安定な
原発振信号Ｘｉｎを発生し、基準分周器２１は原発振信
号Ｘｉｎから順次分周して所定の基準周波数を有する基
準信号ｆｒをつくる。位相比較器１はロジックによる位
相検波回路で、電圧制御発振器（ＶＣＯ）２２からの出
力を比較分周器２３で分周した比較周波数を有する変化
信号ｆ、と前記基準信号ｆ、とについて、これらの周波
数並びに位相を比較し、その差に応して比較出力Ｅｕ、
Ｅ、をインハ゛−夕２６ａを介してチャージポンプ゛２
４に出力するとともにロック検出回路２５にも出力する
。
０７り検出回路（Ｌｏｃｋ Ｄｅｔｅｃｔｏｒ ：
Ｌ Ｄ） ２５は比較出力Ｅｕ、Ｅ、に基づいてｆ、と
ｆｖの位相が一致したか（ロック状態）、一致していな
いか（アンロック状態）を検出し、その検出結果を直流
信号ＬＤとして直接におよびインバータ２６ｂを介して
チャージポンプ２４に出力する。直流信号（請求の範囲
にいう制御信号に相当）はアンロック状態のとき“Ｌ”
となり、ロック状態のとき“Ｈ”となる。口・ツタ検出
回路２５は所定の制御信号を発生ずる手段に対応する。
Ｌ Ｄ） ２５は比較出力Ｅｕ、Ｅ、に基づいてｆ、と
ｆｖの位相が一致したか（ロック状態）、一致していな
いか（アンロック状態）を検出し、その検出結果を直流
信号ＬＤとして直接におよびインバータ２６ｂを介して
チャージポンプ２４に出力する。直流信号（請求の範囲
にいう制御信号に相当）はアンロック状態のとき“Ｌ”
となり、ロック状態のとき“Ｈ”となる。口・ツタ検出
回路２５は所定の制御信号を発生ずる手段に対応する。
チャージポンプ２４はＰＭＯ３ＩＩ〜１４、ＮＭＯＳ１
５〜１７、およびＮＭＯ３２７，２８により構成され、
図中破線で囲んだ部分は少なくともＩＣチップ内に入っ
ている。ＮＭＯ３２７，２８には外部抵抗ＲＲ２がそれ
ぞれ接続され、各ゲートには前記直流信号が直接にイン
バータ２６ｂを介して印加される。
５〜１７、およびＮＭＯ３２７，２８により構成され、
図中破線で囲んだ部分は少なくともＩＣチップ内に入っ
ている。ＮＭＯ３２７，２８には外部抵抗ＲＲ２がそれ
ぞれ接続され、各ゲートには前記直流信号が直接にイン
バータ２６ｂを介して印加される。
外部抵抗Ｒ，，Ｒ２はチャージポンプ２４の出力電流を
決めるもので、抵抗値ばＲ，＜Ｒ２なる関係に設定され
る。ＮＭＯ３２７，２８は電流制御手段２９を構成し、
電流制御手段２９はロック検出回路２５からの直流信号
に基づいて外部抵抗Ｒ＋、Ｒｚの接続方法を変えてチャ
ージポンプ２４の出ツノ電流を制御する。
決めるもので、抵抗値ばＲ，＜Ｒ２なる関係に設定され
る。ＮＭＯ３２７，２８は電流制御手段２９を構成し、
電流制御手段２９はロック検出回路２５からの直流信号
に基づいて外部抵抗Ｒ＋、Ｒｚの接続方法を変えてチャ
ージポンプ２４の出ツノ電流を制御する。
チャージポンプ２４の端子３は低域通過フィルタ（ＬＰ
Ｆ）３Ｑに接続されており、低域通過フィルタ３０はチ
ャージポンプ２４により充放電されて高周波成分を除去
し、直流成分だけを制御電圧として電圧制御発振器２２
に出力する。電圧制御発振器２２は低域通過フィルタ３
０からの制御電圧く入力電圧に相当）によって発振周波
数が変化するもので、変化信号ｆｖの位相が基準信号ｆ
、より進んでいると電圧制御発振器２２の発振周波数を
下げて位相を遅らせ、またその反対であれば発振周波数
を上げて位相を進め、その出力信号をＰＬＬの出力信号
として外部に取り出す。
Ｆ）３Ｑに接続されており、低域通過フィルタ３０はチ
ャージポンプ２４により充放電されて高周波成分を除去
し、直流成分だけを制御電圧として電圧制御発振器２２
に出力する。電圧制御発振器２２は低域通過フィルタ３
０からの制御電圧く入力電圧に相当）によって発振周波
数が変化するもので、変化信号ｆｖの位相が基準信号ｆ
、より進んでいると電圧制御発振器２２の発振周波数を
下げて位相を遅らせ、またその反対であれば発振周波数
を上げて位相を進め、その出力信号をＰＬＬの出力信号
として外部に取り出す。
次に、作用を説明する。
電圧制御発振器２２が発振しているとき位相比較器１か
ら基準信号ｆ、と変化信号ｒｖとの位相差に応した比較
出力Ｅ。、Ｅｏがロック検出回路２５に出力され、ｆ、
とｆｖとのロックあるいはアンロックの検出が行われる
とともに、比較出力Ｅｕ、Ｅ、はチャージポンプ２４に
も出力される。いま、アンロック状態とすると、ロック
検出回路２５の直流信号ｆ、 Ｄは“■、”レベルとな
り、その反転信号がインバータ２６ｂを介してＮＭＯ３
２７のゲートに印加される。一方、ＮＭＯ３２８には“
”Ｌ″レヘル信号がそのまま印加される。このため、Ｎ
ＭＯ３２７がオン、ＮＭＯ３２８がオフとなって、チャ
ージポンプ２４には外部抵抗Ｒ１のみが接続される。
ら基準信号ｆ、と変化信号ｒｖとの位相差に応した比較
出力Ｅ。、Ｅｏがロック検出回路２５に出力され、ｆ、
とｆｖとのロックあるいはアンロックの検出が行われる
とともに、比較出力Ｅｕ、Ｅ、はチャージポンプ２４に
も出力される。いま、アンロック状態とすると、ロック
検出回路２５の直流信号ｆ、 Ｄは“■、”レベルとな
り、その反転信号がインバータ２６ｂを介してＮＭＯ３
２７のゲートに印加される。一方、ＮＭＯ３２８には“
”Ｌ″レヘル信号がそのまま印加される。このため、Ｎ
ＭＯ３２７がオン、ＮＭＯ３２８がオフとなって、チャ
ージポンプ２４には外部抵抗Ｒ１のみが接続される。
この場合、Ｒ１＜Ｒ２なる関係にあり、かつチャージポ
ンプ２４の出力電流はこの外部抵抗Ｒ，の値に相関して
いるから該出力電流が大きくなる。したがって、低域通
過フィルタ３０の充放電時間が速くなり、電圧制御発振
器２２がロック周波数を発振する電圧に素速く到達する
。すなわち、ロックアンプ処理が高速化し２そのタイム
が短くなる。
ンプ２４の出力電流はこの外部抵抗Ｒ，の値に相関して
いるから該出力電流が大きくなる。したがって、低域通
過フィルタ３０の充放電時間が速くなり、電圧制御発振
器２２がロック周波数を発振する電圧に素速く到達する
。すなわち、ロックアンプ処理が高速化し２そのタイム
が短くなる。
次に、ロック状態になると、ロック検出回路２５の直流
信号ＬＤは“Ｉ］゛レベルとなり、前述の場合とは逆に
ＮＭＯ３２７がオフ、ＮＭＯ３２８がオンとなる。この
ため、チャージポンプ２４にはＲ１より抵抗値の大きい
外部抵抗Ｒ２のみが接続され、チャージポンプ２４の出
力電流が抑えられて小さくなる。したがって、位相比較
器１に多少の誤差信号（例えば、ひげ）が生じてもチャ
ージポンプ２４の出力電流が抑えられているので、低域
通過フィルタ３０の出力電圧の変動は小さく、その結果
電圧制御発振器２２におけるロック周波数の変動も小さ
くなってＰ Ｌ Ｌの安定度が高められる。
信号ＬＤは“Ｉ］゛レベルとなり、前述の場合とは逆に
ＮＭＯ３２７がオフ、ＮＭＯ３２８がオンとなる。この
ため、チャージポンプ２４にはＲ１より抵抗値の大きい
外部抵抗Ｒ２のみが接続され、チャージポンプ２４の出
力電流が抑えられて小さくなる。したがって、位相比較
器１に多少の誤差信号（例えば、ひげ）が生じてもチャ
ージポンプ２４の出力電流が抑えられているので、低域
通過フィルタ３０の出力電圧の変動は小さく、その結果
電圧制御発振器２２におけるロック周波数の変動も小さ
くなってＰ Ｌ Ｌの安定度が高められる。
このように、本実施例ではロック移行時の口・７クアソ
ブタイムの高速化とロック状態での安定度を高めること
ができ、双方の要求を両立させることができる。また、
この切換もロック検出回路２５の出力に基づき電流制御
手段２９で自動的に行える。
ブタイムの高速化とロック状態での安定度を高めること
ができ、双方の要求を両立させることができる。また、
この切換もロック検出回路２５の出力に基づき電流制御
手段２９で自動的に行える。
さらに、外部素子としては抵抗２個を用いるのみでよく
、実装面において効率的である。
、実装面において効率的である。
なお、本実施例では電流制御手段２９としてＮＭＯ３を
使用しているが、これｔこ限らず、ＰＭＯ３でもよく、
あるいはＣＭＯ３で構成するようにしてもよい。
使用しているが、これｔこ限らず、ＰＭＯ３でもよく、
あるいはＣＭＯ３で構成するようにしてもよい。
次に、第２図は本発明に係るＰ Ｌ Ｌ回路の第２実施
例を示す図であり、本実施例は外部抵抗をＮ個設けた例
である。第２図において、Ｒ，〜Ｒ１１は外部抵抗であ
り、外部抵抗Ｒ１〜ＲＮの値はＲ，＜Ｒ２＜・・・・・
・〈ＲＮなる関係に設定され、それぞれスイッチＳ、〜
Ｓ８を関してカレントミラー回路を構成するＰＭＯ３Ｉ
ＩおよびＰＭＯ３１２に接続される。なお、外部抵抗Ｒ
，〜ＲＮの他端はＧＮＤに接続される。スイッチ８１〜
ＳＮは電流制御手段としての機能ををし、コントローラ
３１からの出力に基づいて○Ｎ１０ Ｆ Ｆ Ｌ外部抵
抗Ｒ〜ＲＮの接続方法を変える。コントローラ３１は、
例えばメモリを有し、Ｐ Ｌ Ｌのロックの前後に対応
してチャージポンプ２４の出力電流■。□＋ｌ０１ｌが
所望の値となるようにスイッチ３１””’ＳＮの作動を
自動的に切り換えるための制御信号を出力する。
例を示す図であり、本実施例は外部抵抗をＮ個設けた例
である。第２図において、Ｒ，〜Ｒ１１は外部抵抗であ
り、外部抵抗Ｒ１〜ＲＮの値はＲ，＜Ｒ２＜・・・・・
・〈ＲＮなる関係に設定され、それぞれスイッチＳ、〜
Ｓ８を関してカレントミラー回路を構成するＰＭＯ３Ｉ
ＩおよびＰＭＯ３１２に接続される。なお、外部抵抗Ｒ
，〜ＲＮの他端はＧＮＤに接続される。スイッチ８１〜
ＳＮは電流制御手段としての機能ををし、コントローラ
３１からの出力に基づいて○Ｎ１０ Ｆ Ｆ Ｌ外部抵
抗Ｒ〜ＲＮの接続方法を変える。コントローラ３１は、
例えばメモリを有し、Ｐ Ｌ Ｌのロックの前後に対応
してチャージポンプ２４の出力電流■。□＋ｌ０１ｌが
所望の値となるようにスイッチ３１””’ＳＮの作動を
自動的に切り換えるための制御信号を出力する。
メモリにはＰＬＬ回路の性能や用途等のデータが記憶さ
れており、これらのデータに基づいて前記自動切換が行
われるようになっている。その他は第１実施例と同様で
同一番号が付されている。
れており、これらのデータに基づいて前記自動切換が行
われるようになっている。その他は第１実施例と同様で
同一番号が付されている。
以上の構成において、本実施例ではＰＬＬがアンロック
状態からロック状態へ移行するときには、コントローラ
３１からの制御信号に基づいてスイ・２チＳ、側がＯＮ
して抵抗値の小さい外部抵抗Ｒ側が選択される。これに
より、チャージポンプ２４の出力電流Ｉ。ｓｒ ＪＯ
Ｌが大きくなり、低域連通フィルタ３０の充放電の時間
が速くなってロックアンプタイムが短くなる。ロックし
た後はスイッチＳＮ側がＯＮして抵抗値の大きい外部抵
抗ＲＮ側が選択される。これにより、上記出力電流■。
状態からロック状態へ移行するときには、コントローラ
３１からの制御信号に基づいてスイ・２チＳ、側がＯＮ
して抵抗値の小さい外部抵抗Ｒ側が選択される。これに
より、チャージポンプ２４の出力電流Ｉ。ｓｒ ＪＯ
Ｌが大きくなり、低域連通フィルタ３０の充放電の時間
が速くなってロックアンプタイムが短くなる。ロックし
た後はスイッチＳＮ側がＯＮして抵抗値の大きい外部抵
抗ＲＮ側が選択される。これにより、上記出力電流■。
１、Ｉｏｎが小さくなってＰ Ｌ Ｌの安定度が高めら
れる。なお、スイッチ８１〜ＳＮのＯＮ作動は出力電流
の変化が滑らかになるように自動的に行われる。
れる。なお、スイッチ８１〜ＳＮのＯＮ作動は出力電流
の変化が滑らかになるように自動的に行われる。
このようＧこ、第２実施例にあっては、Ｐ Ｌ Ｉ、の
用途に応して第１実施例以上にきめ細かく出力電流を制
御することができる。
用途に応して第１実施例以上にきめ細かく出力電流を制
御することができる。
本発明によれば、チャージポンプの出力電流を適切に制
御しているので、ロックアンプタイムの高速化およびロ
ック状態での安定度の向上という双方の要求を満足でき
るという効果が得られる。
御しているので、ロックアンプタイムの高速化およびロ
ック状態での安定度の向上という双方の要求を満足でき
るという効果が得られる。
第１図は本発明に係るＰＬＬ回路の第１実施例を示す回
路図、 第２図は本発明に係るＰ Ｌ Ｌ回路の第２実施例を示
すその要部回路図、 第３図は従来のチャージポンプの回路図、第４図は従来
の定電流型チャージポンプの回路図である。 ２１・・・・・・基準分周器、 ２２・・・・・・電圧制御発振器、 ２３・・・・・・比較分周器、 ２４・・・・・・チャージポンプ、 ２５・・・・・・ロック検出回路く制御信号を発生ずる
手段）、 ２９・・・・・・電流制御手段、 ３０・・・・・・低域通過フィルタ、 ３１・・・・・・コントローラ、 Ｒ３〜ＲＮ・・・・・・外部抵抗、 ３１〜ＳＮ・・・・・・スイッチ（電流制御手段）。 １・・・・・・位相比較器、 ２０・・・・・水晶発振器、
路図、 第２図は本発明に係るＰ Ｌ Ｌ回路の第２実施例を示
すその要部回路図、 第３図は従来のチャージポンプの回路図、第４図は従来
の定電流型チャージポンプの回路図である。 ２１・・・・・・基準分周器、 ２２・・・・・・電圧制御発振器、 ２３・・・・・・比較分周器、 ２４・・・・・・チャージポンプ、 ２５・・・・・・ロック検出回路く制御信号を発生ずる
手段）、 ２９・・・・・・電流制御手段、 ３０・・・・・・低域通過フィルタ、 ３１・・・・・・コントローラ、 Ｒ３〜ＲＮ・・・・・・外部抵抗、 ３１〜ＳＮ・・・・・・スイッチ（電流制御手段）。 １・・・・・・位相比較器、 ２０・・・・・水晶発振器、
Claims (2)
- （１）基準信号と変化信号の位相差に基づき定電流型の
チャージポンプによりローパスフィルタの充放電を行っ
て、 電圧制御発振器の入力電圧がロック周波数を発振する電
圧となるように変化信号を制御するＰＬＬ回路において
、 前記チャージポンプの出力電流を変える複数の外部抵抗
と、 所定の制御信号に基づいて前記外部抵抗の接続方法を変
える電流制御手段とを設け、 該電流制御手段によりチャージポンプの出力電流を制御
するようにしたことを特徴とするＰＬＬ回路。 - （２）前記所定の制御信号を発生する手段は、基準信号
と変化信号のロック状態を検出するロック検出回路によ
り構成され、 前記電流制御手段は、ロック検出回路の出力に基づいて
チャージポンプの出力電流を制御するようにしたことを
特徴とする請求項１項記載のＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63267524A JPH02113726A (ja) | 1988-10-24 | 1988-10-24 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63267524A JPH02113726A (ja) | 1988-10-24 | 1988-10-24 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02113726A true JPH02113726A (ja) | 1990-04-25 |
Family
ID=17446027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63267524A Pending JPH02113726A (ja) | 1988-10-24 | 1988-10-24 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02113726A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04192625A (ja) * | 1990-11-24 | 1992-07-10 | Nec Corp | Ｐｌｌ周波数シンセサイザ |
| US5912575A (en) * | 1996-09-24 | 1999-06-15 | Mitsubishi Electric Semiconductor Software Co., Ltd. | Phase-locked loop circuit with charge pump and time constant circuit |
| JP2000174621A (ja) * | 1998-11-27 | 2000-06-23 | Asulab Sa | 時計の時間基準による高周波信号発生器 |
| US6518845B2 (en) | 2000-07-21 | 2003-02-11 | Fujitsu Limited | PLL frequency synthesizer circuit |
-
1988
- 1988-10-24 JP JP63267524A patent/JPH02113726A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04192625A (ja) * | 1990-11-24 | 1992-07-10 | Nec Corp | Ｐｌｌ周波数シンセサイザ |
| US5912575A (en) * | 1996-09-24 | 1999-06-15 | Mitsubishi Electric Semiconductor Software Co., Ltd. | Phase-locked loop circuit with charge pump and time constant circuit |
| JP2000174621A (ja) * | 1998-11-27 | 2000-06-23 | Asulab Sa | 時計の時間基準による高周波信号発生器 |
| US6518845B2 (en) | 2000-07-21 | 2003-02-11 | Fujitsu Limited | PLL frequency synthesizer circuit |
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