CN113437968B - 多相位时钟产生器及其相关频率合成器 - Google Patents

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Abstract

本发明公开一种多相位时钟产生器及其相关频率合成器。该多相位时钟产生器包括：一电流镜、一电压控制器、一拟态电阻电路与一第一延迟电路。该电流镜包括一接收端，一第一镜射端与一第二镜射端。该电压控制器连接至该接收端，该电压控制器的一反馈端连接至该第一镜射端。该拟态电阻电路的一第一端连接至该第一镜射端，该拟态电阻电路的一第二端连接至一接地端。该第一延迟电路连接至该第二镜射端，该第一延迟电路的一输入端接收一第一输入时钟信号，该第一延迟电路的一输出端产生一第一延迟时钟信号。

Description

多相位时钟产生器及其相关频率合成器
技术领域
本发明涉及一种多相位时钟产生器及其相关电路，且特别涉及一种开回路(openloop)的多相位时钟产生器及其相关频率合成器。
背景技术
众所周知，所有的电子芯片都需要根据时钟信号来运作。以人工智能芯片(AIchip)为例，人工智能芯片中包括类神经网络系统。而类神经网络系统由众多的神经元(neuron)以及众多的神经元连接权重(neuron connection weight)所构成，用来执行各种检测与辨识的行为。一般来说，类神经网络系统中的神经元连接权重会被记录在模拟式非易失性存储器(analog NVM)中。也就是说，模拟式非易失性存储器非常适合运用在人工智能芯片。再者，人工智能芯片的运算速度可由时钟信号的频率来决定，而频率合成器(frequency synthesizer)可以产生各种频率不同的时钟信号。
基本上，已知的频率合成器可由闭回路的(close loop)锁相回路(Phase LockLoop circuit，简称PLL)或者延迟锁定回路(Delay Lock Loop circuit，简称DLL)搭配组合逻辑电路(combinational logic circuit)来完成。
请参照图1A与图1B，其所绘示为已知锁相回路及其频率合成器与相关信号示意图。频率合成器100包括一锁相回路与一组合逻辑电路190。其中，锁相回路为一种多相位时钟产生器。锁相回路包括一相位频率检测器(phase frequency detector，简称PFD)110、一电荷泵(charge pump)120、回路滤波器(loop filter)130、一电压控制振荡器(VoltageControl Oscillator，简称VCO)140、一分频器(frequency divider)150。
相位频率检测器(PFD)110接收一参考时钟信号(reference clock signal)CKr与分频时钟信号(divided clock signal)CKd并产生一控制信号Sctrl至电荷泵120。
电荷泵120中包括一充电路径(charging path)与一放电路径(dischargingpath)。控制信号Sctrl可以控制充电路径或者放电路径上来产生一驱动电流(drivingcurrent)Ic至回路滤波器130。
回路滤波器130为一RC电路，根据电荷泵120产生的驱动电流Ic来对RC电路进行充放电控制(charge/discharge control)，并产生调整电压(tuned voltage)Vtune至压控振荡器(VCO)140。
压控振荡器(VCO)140接收调整电压Vtune，并产生相同频率的多个调整时钟信号(tuned clock signal)CKt_1～CKt_n。再者，当调整电压Vtune改变时，压控振荡器(VCO)即改变调整时钟信号CKt_1～CKt_n的频率。举例来说，n等于4，压控振荡器(VCO)140产生4个调整时钟信号CKt_1～CKt_4，每个调整时钟信号CKt_1～CKt_4之间的相位相差90度。
分频器(frequency divider)150，接收其中一个调整时钟信号CKt_n并且对调整时钟信号CKt_n进行分频的动作，并产生分频时钟信号CKd至相位频率检测器(PFD)110。基本上，假设参考时钟信号CKf的频率为Fref，则调整时钟信号CKt_1～CKt_n的调整频率Ft为参考频率Fref的N倍(亦即，Ft＝N×Fref)，其中N为分频器150的分频值。
再者，组合逻辑电路190接收调整时钟信号CKt_1～CKt_n，并进行逻辑运算后，可以产生一输出时钟信号CKout。其中，组合逻辑电路190中包括多个逻辑电路，根据调整时钟信号CKt_1～CKt_n来产生的输出时钟信号CKout，其输出频率Fout可为调整频率Ft的特定倍数。
举例来说，压控振荡器(VCO)140产生4个调整时钟信号CKt_1～CKt_4。因此，如图1B所示，每个调整时钟信号CKt_1～CKt_4之间的相位相差90度。再者，组合逻辑电路190可为异或门。将调整时钟信号CKt_1、CKt_2输入组合逻辑电路190后，即可产生输出时钟信号CKout，且其输出频率Fout可为调整频率Ft的2倍。
当然，组合逻辑电路190并不限定于异或门，在此领域的技术人员也可以利用各种逻辑门的结合成为组合逻辑电路，用来产生各种频率的多个输出时钟信号。
请参照图2，其所绘示为已知延迟锁定回路及其相关频率合成器示意图。频率合成器200包括一延迟锁定回路与一组合逻辑电路290。其中，延迟锁定回路为一种多相位时钟产生器。延迟锁定回路包括一相位检测器(phase detector，简称PD)210、一电荷泵220、回路滤波器230、一电压控制延迟线电路240。
相位检测器(PFD)210接收一参考时钟信号(reference clock signal)CKr与调整时钟信号CKt_n并产生一控制信号Sctrl至电荷泵220。电荷泵220根据控制信号Sctrl来产生一驱动电流Ic至回路滤波器230。回路滤波器230根据驱动电流Ic来产生调整电压Vtune至电压控制延迟线电路240。
电压控制延迟线电路240接收参考时钟信号CKr与调整电压Vtune，并产生相同频率的多个调整时钟信号(tuned clock signal)CKt_1～CKt_n。相同地，当调整电压Vtune改变时，电压控制延迟线电路240即改变调整时钟信号CKt_1～CKt_n的延迟时间。举例来说，n等于4，电压控制延迟线电路240产生4个调整时钟信号CKt_1～CKt_4，每个调整时钟信号CKt_1～CKt_4之间的相位相差90度。
另外，组合逻辑电路290接收调整时钟信号CKt_1～CKt_n，并进行逻辑运算后，可以产生输出时钟信号CKout。其中，组合逻辑电路290中包括多个逻辑电路，根据调整时钟信号CKt_1～CKt_n来产生的输出时钟信号CKout，其输出频率Fout可为调整频率Ft的特定倍数。
发明内容
本发明目的在于提出一种开回路(open loop)的多相位时钟产生器及其相关频率合成器。
本发明涉及一种多相位时钟产生器，包括：一电流镜，包括一接收端，一第一镜射端与一第二镜射端；一电压控制器，该电压控制器连接至该电流镜的该接收端，该电压控制器的一反馈端连接至该电流镜的该第一镜射端；一拟态电阻电路，该拟态电阻电路的一第一端连接至该电流镜的该第一镜射端，该拟态电阻电路的一第二端连接至一接地端；以及一第一延迟电路，连接至该电流镜的该第二镜射端，其中该第一延迟电路的一输入端接收一第一输入时钟信号，该第一延迟电路的一输出端产生一第一延迟时钟信号；其中，该拟态电阻电路包括一第一电容器、一第一开关、一第二开关、一第三开关与一第四开关，该第一开关的一第一端连接至该电流镜的该第一镜射端，该第一开关的一第二端连接至该第一电容器的一第一端，该第二开关的一第一端连接至该电流镜的该第一镜射端，该第二开关的一第二端连接至该第一电容器的一第二端，该第三开关的一第一端连接至该接地端，该第三开关的一第二端连接至该第一电容器的该第一端，该第四开关的一第一端连接至该接地端，该第四开关的一第二端连接至该第一电容器的该第二端；其中，第一开关与该第四开关受控于一第一控制时钟信号且第二开关与该第三开关受控于一第二控制时钟信号。
为了对本发明的上述及其他方面有更佳的了解，下文特举优选实施例，并配合附图，作详细说明如下:
附图说明
图1A与图1B为已知锁相回路及其频率合成器与相关信号示意图。
图2为已知延迟锁定回路及其相关频率合成器示意图。
图3A至图3D为拟态电阻电路、控制时钟信号及拟态电阻电路运作示意图。
图4为利用拟态电阻电路所设计的频率转电流电路。
图5A与图5B为本发明的多相位时钟产生器的第一实施例以及时钟信号之间的关系示意图。
图5C为临限电压产生器。
图6为本发明的多相位时钟产生器的第二实施例。
图7为本发明的频率合成器。
图8为运用于图7中组合逻辑电路的另一范例。
【符号说明】
100，200:频率合成器
110:位频率检测器
120，220:电荷泵
130，230:回路滤波器
140:电压控制振荡器
150:分频器
190，290，690，790:组合逻辑电路
210:相位检测器
240:电压控制延迟线电路
300:拟态电阻电路
400:频率转电流电路
410:电流镜
420:电压控制
430:负载
450:运算放大器
500，600:多相位时钟产生器
510，520，710，720:延迟电路
512，514，516，522，524:反相器
700:频率合成器
791:或门
793，795，797，799:与非门
具体实施方式
首先，本发明先介绍拟态电阻电路(pseudo-resistor circuit)。请参照图3A至图3D，其所绘示为拟态电阻电路、控制时钟信号(control clock signal)及拟态电阻电路运作示意图。拟态电阻电路300包括：电容器Ca与四个开关s1～s4。其中，节点a作为拟态电阻电路300的第一端，节点b作为拟态电阻电路300的第二端。再者，拟态电阻电路300的二端连接至电源电压Vcc。
开关s1的第一端连接至节点a，开关s1的第二端连接至电容器Ca的第一端。开关s2第一端连接至节点a，开关s2的第二端连接至电容器Ca的第二端。开关s3的第一端连接至节点b，开关s3的第二端连接至电容器Ca的第一端。开关s4的第一端连接至节点b，开关s4的第二端连接至电容器Ca的第二端。其中，开关s1与s4根据第一控制时钟信号CK1运作，开关s2与s3根据第二控制时钟信号CK2运作。
如图3B所示，第一控制时钟信号CK1与第二控制时钟信号CK2互补。另外，第一控制时钟信号CK1与第二控制时钟信号CK2的频率相同且周期为Tr。举例来说，第一控制时钟信号CK1可由石英振荡器(quartz oscillator)所产生。
假设4个开关s1～s4在高电平时为闭合状态(close state)，低电平时为打开状态(open state)。如图3C所示，当第一控制时钟信号CK1为高电平且第二控制时钟信号CK2为低电平时，开关s1与s4为闭合状态且开关s2与s3为打开状态。电流Ix流经拟态电阻电路300内部的节点a、开关s1、电容器Ca、开关s4、节点b，且电流Ix＝C×Vcc/Tr。其中，电容器Ca的电容值为C。
同理，如图3D所示，当第一控制时钟信号CK1为低电平且第二控制时钟信号CK2为高电平时，开关s1与s4为打开状态且开关s2与s3为闭合状态。电流Iy流经拟态电阻电路300内部的节点a、开关s2、电容器Ca、开关s3、节点b，且电流Iy＝C×Vcc/Tr。
因此，流经拟态电阻电路300的总电流为I，且I＝Ix+Iy＝2×C×Vcc/Tr。而拟态电阻电路300的等效电阻Req为，Req＝Vcc/I＝1/(2×C×Fr)。其中，Fr为第一控制时钟信号CK1的频率，且Fr＝1/Tr。根据以上的说明可知，当电容器Ca的电容值C为固定值时，拟态电阻电路300的等效电阻值Req相关于第一控制时钟信号CK1的频率Fr。举例来说，第一控制时钟信号CK1的频率Fr越高时，拟态电阻电路300的等效电阻值Req越小；第一控制时钟信号CK1的频率Fr越低时，拟态电阻电路300的等效电阻值Req越大。
请参照图4，其所绘示为利用拟态电阻电路所设计的频率转电流电路(frequency-to-current converting circuit)。频率转电流电路400包括：电流镜410、拟态电阻电路300、电压控制器420与负载(load)430。其中，拟态电阻电路300的结构与运作原理相同于图3A，此处不再赘述。
电流镜410包括晶体管Ta1、Ta2、Ta3。晶体管Ta1的第一漏/源极端(drain/sourceterminal)接收电源电压Vdd，晶体管Ta1的第二漏/源极端为电流镜410的接收端(receiving terminal)。晶体管Ta2的第一漏/源极端接收电源电压Vdd，晶体管Ta2的第二漏/源极端为电流镜410的第一镜射端(mirroring terminal)，晶体管Ta2的栅极端连接至晶体管Ta1的栅极端。晶体管Ta3的第一漏/源极端接收电源电压Vdd，晶体管Ta3的第二漏/源极端为电流镜410的第二镜射端，晶体管Ta3的栅极端连接至晶体管Ta1的栅极端。另外，三个晶体管Ta1、Ta2、Ta3长宽比(aspect ratio)的比例为1：M：N。
再者，电流镜410的第一镜射端连接于拟态电阻电路300的第一端(节点a)，电流镜410的接收端连接至电压控制器420，电流镜410的第二镜射端连接至负载430的第一端。另外，拟态电阻电路300的第二端(节点b)连接至接地端GND，负载430的第二端连接至接地端GND。
电压控制器420包括一运算放大器450、一控制晶体管Tb。运算放大器450的正输入端接收一控制电压Vr，运算放大器450的负输入端作为电压控制器420的反馈端(feedbackterminal)，其连接至电流镜400的第一镜射端，运算放大器450的输出端连接至控制晶体管Tb的栅极端。控制晶体管Tb的第一漏/源极端连接至电流镜410的接收端，控制晶体管Tb的第二漏/源极端连接至接地端GND。
当频率转电流电路400运作时，电流镜410的接收端会接收电流Ir。其中，Ir＝Vr/Req＝2×C×Fr×Vr。由于晶体管Ta1、Ta2、Ta3的长宽比为1：M：N，所以电流镜410的第一镜射端产生电流I1，第二镜射端产生电流I2。其中，I1＝2×M×C×Fr×Vr，I2＝2×N×C×Fr×Vr。再者，电容器Ca的电容值C，第一控制时钟信号CK1的频率为Fr。
根据以上的说明可知，电流镜410的第二镜射端可产生电流I2至负载430，且电流I2相关于第一控制时钟信号CK1的频率Fr。举例来说，电容器Ca的电容值C与控制电压Vr为固定值。当第一控制时钟信号CK1的频率Fr越高时，电流I2越大。当第一控制时钟信号CK1的频率Fr越低时，电流I2越小。
再者，根据上述的频率转电流电路400的特性，更可以设计多相位时钟产生器及其相关的频率合成器。
请参照图5A与图5B，其所绘示为本发明的多相位时钟产生器的第一实施例以及时钟信号之间的关系示意图。多相位时钟产生器500包括：电流镜410、拟态电阻电路300、电压控制器420与一延迟电路510。其中，电流镜410、拟态电阻电路300与电压控制器420的结构与运作原理相同于图4，此处不再赘述。
再者，延迟电路510包括二反相器(inverter)512、514与电容器Cb1。延迟电路510有一输入端与一输出端。其中，反相器512的输入端作为延迟电路510的输入端，反相器514的输出端作为延迟电路510的输出端。
反相器512的输入端接收第二控制时钟信号CK2，反相器512的输出端连接至反相器514的输入端，反相器514的输出端产生延迟时钟信号(delayed clock signal)CKd1。再者，电容器Cb1的二端分别连接至反相器512的输出端以及接地端GND。反相器512的二个电源端(power terminal)分别连接至电流镜410的第二镜射端以及接地端GND。
再者，反相器512包括晶体管Tc1、Tc2。晶体管Tc1的第一漏/源极端连接至电流镜410的第二镜射端，晶体管Tc1与Tc2的栅极端接收第二控制时钟信号CK2，晶体管Tc2的第一漏/源极端连接至晶体管Tc1的第二漏/源极端以及反相器514的输入端，晶体管Tc2的第二漏/源极端连接至接地端GND。
根据本发明的第一实施例，电压控制器420接收的控制电压Vr相同于反相器514的临限电压(threshold voltage)或称为转态电压(transition voltage)。再者，电容器Ca的尺寸(size)为电容器Cb1的m倍。亦即，电容器Ca的电容值为C时，电容器Cb1的电容值为C/m。以下介绍延迟电路510的运作。
当第二控制时钟信号CK2由高电平转换为低电平时，晶体管Tc1开启(turn on)且晶体管Tc2关闭(turn off)，电容器Cb1接收电流I2开始充电。当电容器Cb1充电至控制电压Vr(亦即，反相器514的临限电压)时，反相器514产生的延迟时钟信号CKd1由高电平转换为低电平。
另外，当第二控制时钟信号CK2由低电平转换为高电平时，晶体管Tc1关闭且晶体管Tc2开启，电容器Cb1放电至接地电压(0V)，且反相器514产生的延迟时钟信号CKd1由低电平转换为高电平。
基本上，电容器Cb1充电至控制电压Vr需要ΔTf的时间。此时，电容器Cb1存储的电荷量Q为(C/m)×Vr。因此，
其中，Tr为第二控制时钟信号CK2的周期，N为电流镜410中电经体Ta1与Ta3的长宽比的关系，m为电容器Ca与Cb1的尺寸关系。
如图5B所示，第二控制时钟信号CK2与延迟时钟信号CKd1的下降沿(fallingedge)会由特定的延迟时间ΔTf，且延迟时间ΔTf相关于Tr、N、m。换句话说，本发明的多相位时钟产生器500可准确地控制延迟时间ΔTf，且延迟时钟信号CKd1不会受到工艺(process)、电压(voltage)、温度(temperature)的影响。
为了让电压控制器420产生的控制电压Vr相同于反相器514的临限电压，可以利用相同构造的反相器来产生临限电压。如图5C所示，其为临限电压产生器。临限电压产生器包括一反相器516，反相器516与反相器514有相同的构造。反相器516的输入端连接至反相器516的输出端。再者，反相器516的二个电源端分别接收电源电压Vdd以及接地端GND。如此，反相器516的输出端即产生临限电压，并作为控制电压Vr。
另外，第一实施例中的延迟电路510中，反相器512接收第二控制时钟信号CK2。实际上，本发明并不限定于此，在此领域的技术人员也可以设计反相器512接收第一控制时钟信号CK1，也可以达成本发明的效果。
再者，由于第一控制时钟信号CK1与延迟时钟信号CKd1之间有固定的延迟时间ΔTf，因此将第一控制时钟信号CK1与延迟时钟信号CKd1输入组合逻辑电路(未绘示)，后即可产生特定频率的输出时钟信号CKout。
请参照图6，其所绘示为本发明的多相位时钟产生器的第二实施例。多相位时钟产生器600包括：电流镜410、拟态电阻电路300、电压控制器420与多个延迟电路510、520。其中，电流镜410、拟态电阻电路300与电压控制器420的结构与运作原理相同于图4，此处不再赘述。另外，每个延迟电路510、520的结构相同，此处不再赘述。
根据本发明的第二实施例，多个延迟电路510、520串接形成开回路(open loop)的延迟线电路(delay line circuit)。亦即，第一个延迟电路510的输入端接收第二控制时钟信号CK2，而后一个延迟电路520的输入端连接至前一个延迟电路510的输出端，依此类推。再者，每个延迟电路510、520会产生对应的延迟时钟信号CKd1、CKd2。因此，当多相位时钟产生器600正常运作时，延迟电路510、520产生的延迟时钟信号CKd1、CKd2之间会有固定的相位关系(phase relationship)。当然，在延迟线电路(delay line circuit)中可包括二个以上的延迟电路串接。
举例来说，多相位时钟产生器600中包括4个延迟电路形成延迟线电路(delayline circuit)。第一个延迟电路产生第一延迟时钟信号CKd1，其下降沿落后第二控制时钟信号CK2的下降沿一个延迟时间ΔTf。第二个延迟电路产生第二延迟时钟信号CKd2，其下降沿落后第一延迟时钟信号CKd1的下降沿一个延迟时间ΔTf。第三个延迟电路产生第三延迟时钟信号CKd3，其下降沿落后第二延迟时钟信号CKd2的下降沿一个延迟时间ΔTf。第四个延迟电路产生第四延迟时钟信号CKd4，其下降沿落后第三延迟时钟信号CKd3的下降沿一个延迟时间ΔTf。
再者，如图6所示，将相位时钟产生器600结合组合逻辑电路690后即形成频率合成器。举例来说，组合逻辑电路690接收所有延迟时钟信号CKd1、CKd2并进行逻辑运算后，可以产生一个特定频率的输出时钟信号CKout。举例来说，由于延迟时间ΔTf为，ΔTf＝Tr/(2×N×m)。因此，可以设计周期为(2×ΔTf)的输出时钟信号CKout，亦即频率为(N×m×Fr)的输出时钟信号CKout。当然，组合逻辑电路690也可以根据所有延迟时钟信号CKd1、CKd2来产生其他不同频率的多个输出时钟信号。
请参照图7，其所绘示为本发明的频率合成器。频率合成器700包括：电流镜410、拟态电阻电路300、电压控制器420、二个延迟电路710、720以及一组合逻辑电路790。其中，电流镜410、拟态电阻电路300与电压控制器420的结构与运作原理相同于图5，此处不再赘述。
再者，本发明利用二个延迟电路710、720搭配组合逻辑电路790形成张弛振荡器(relaxation oscillator)。其中，二个延迟电路710、720的输出端分别产生延迟时钟信号CKd1、CKd2至组合逻辑电路790，而组合逻辑电路790分别产生输出时钟CKout1、CKout2至二个延迟电路710、720的输入端。
其中，延迟电路710、720的结构相同，以下仅介绍延迟电路720。延迟电路720包括二反相器522、524与电容器Cb2。延迟电路720有一输入端与一输出端。其中，反相器522的输入端作为延迟电路720的输入端，反相器523的输出端作为延迟电路720的输出端。再者，反相器522的输出端连接至反相器524的输入端，电容器Cb1的二端分别连接至反相器522的输出端以及接地端GND。反相器522的二个电源端分别连接至电流镜410的第二镜射端以及接地端GND。
再者，反相器522包括晶体管Tc3、Tc4。晶体管Tc3的第一漏/源极端连接至电流镜410的第二镜射端，晶体管Tc3与Tc4的栅极端为反相器522的输入端，晶体管Tc4的第一漏/源极端连接至晶体管Tc3的第二漏/源极端以及反相器524的输入端，晶体管Tc4的第二漏/源极端连接至接地端GND。
组合逻辑电路790包括与非门(NAND gate)793、795。其中，与非门793的第一输入端接收延迟时钟信号CKd2，与非门793的第二输入端连接至与非门795的输出端，与非门795的第一输入端接收延迟时钟信号CKd1，与非门795的第二输入端连接至与非门793的输出端，与非门793的输出端产生延迟信号CKout2，与非门795的输出端产生延迟信号CKout1。
当频率合成器700在运作时，二个延迟电路710、720搭配组合逻辑电路790形成张持振荡器(relaxation oscillator)。组合逻辑电路790产生互补的输出时钟CKout1、CKout2。再者，由于延迟时间ΔTf为，ΔTf＝Tr/(2×N×m)。因此，组合逻辑电路790产生的输出时钟CKout1、CKout2，其频率为(N×m×Fr)。
当然，本发明订不限定于组合逻辑电路790的实际电路结构。在此领域的技术人员可以利用其他的组合逻辑电路来产生输出时钟信号。请参照图8，其所绘示为运用于图7频率合成器700中组合逻辑电路的另一范例。
组合逻辑电路790包括或门(OR gate)791与与非门(NAND gate)793、795、797、799。其中，或门791的第一输入端接收延迟时钟信号CKd1，或门791的第二输入端接收延迟时钟信号CKd2，或门791的输出端连接至与非门797的第一输入端，与非门793的第一输入端接收延迟时钟信号CKd2，与非门793的第二输入端连接至与非门795的输出端以及与非门799的第一输入端，与非门795的第一输入端接收延迟时钟信号CKd1，与非门795的第二输入端连接至与非门793的输出端以及与非门797的第二输入端，与非门799的第二输入端接收高电平(Hi)，与非门797的输出端产生延迟信号CKout1，与非门799的输出端产生延迟信号CKout2。
在组合逻辑电路790中，或门791根据延迟时钟信号CKd1、CKd2的关系来产生重置信号Rst并重置组合逻辑电路790。相同地，组合逻辑电路790也可产生频率为(N×m×Fr)的输出时钟CKout1、CKout2，且输出时钟CKout1、CKout2互补。
由以上的说明可知，本发明提出一种多相位时钟产生器及其相关频率合成器。利用拟态电阻电路的特性来设计多相位时钟产生器，可以产生特定相位差的延迟时钟信号。而本发明的多相位时钟产生器可准确地控制延迟时间ΔTf，用以控制延迟时钟信号之间的相位差，且延迟时钟信号不会受到工艺(process)、电压(voltage)、温度(temperature)的影响。换句话说，频率合成器所产生的输出时钟信号也不会受到工艺(process)、电压(voltage)、温度(temperature)的影响。
综上所述，虽然本发明已以优选实施例公开如上，然其并非用以限定本发明。本发明所属领域技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视所附权利要求书界定范围为准。

Claims (16)

1.一种多相位时钟产生器，包括:
电流镜，包括接收端，第一镜射端与第二镜射端；
电压控制器，该电压控制器连接至该电流镜的该接收端，该电压控制器的反馈端连接至该电流镜的该第一镜射端；
拟态电阻电路，该拟态电阻电路的第一端连接至该电流镜的该第一镜射端，该拟态电阻电路的第二端连接至接地端；以及
第一延迟电路，连接至该电流镜的该第二镜射端，其中该第一延迟电路的输入端接收第一输入时钟信号，该第一延迟电路的输出端产生第一延迟时钟信号；
其中，该拟态电阻电路包括第一电容器、第一开关、第二开关、第三开关与第四开关，该第一开关的第一端连接至该电流镜的该第一镜射端，该第一开关的第二端连接至该第一电容器的第一端，该第二开关的第一端连接至该电流镜的该第一镜射端，该第二开关的第二端连接至该第一电容器的第二端，该第三开关的第一端连接至该接地端，该第三开关的第二端连接至该第一电容器的该第一端，该第四开关的第一端连接至该接地端，该第四开关的第二端连接至该第一电容器的该第二端；
其中，第一开关与该第四开关受控于第一控制时钟信号且第二开关与该第三开关受控于第二控制时钟信号。
2.如权利要求1所述的多相位时钟产生器，其中该电流镜包括：
第一晶体管，该第一晶体管的第一漏/源极端接收电源电压，该第一晶体管的第二漏/源极端为该电流镜的该接收端；
第二晶体管，该第二晶体管的第一漏/源极端接收该电源电压，该第二晶体管的第二漏/源极端为该电流镜的该第一镜射端，该第二晶体管的栅极连接至该第一晶体管的栅极；以及
第三晶体管，该第三晶体管的第一漏/源极端接收该电源电压，该第二晶体管的第二漏/源极端为该电流镜的该第二镜射端，该第二晶体管的栅极连接至该第一晶体管的该栅极。
3.如权利要求2所述的多相位时钟产生器，其中该电流镜的该第一晶体管、该第二晶体管与该第三晶体管的长宽比的比例为1：M：N。
4.如权利要求1所述的多相位时钟产生器，其中该电压控制器包括：
运算放大器，该运算放大器的第一输入端接收控制电压，该运算放大器的第二输入端连接至该电流镜的该第一镜射端；以及
控制晶体管，该控制晶体管的第一漏/源极端连接至该电流镜的该接收端，该控制晶体管的第二漏/源极端连接至该接地端，该控制晶体管的栅极端连接至该运算放大器的输出端。
5.如权利要求4所述的多相位时钟产生器，其中该电压控制器还包括反相器，该反相器的第一电源端接收该电源电压，该反相器的第二电源端连接至该接地端，该反相器的输入端连接至该反相器的输出端，该反相器的该输出端产生该控制电压。
6.如权利要求1所述的多相位时钟产生器，其中该第一延迟电路包括：
第一反相器，该第一反相器的第一电源端连接至该电流镜的该第二镜射端，该第一反相器的第二电源端连接至该接地端，该第一反相器的输入端接收该第一输入时钟信号；
第二电容器，该第二电容器的第一端连接至该第一反相器的输出端，该第二电容器的第二端连接至该接地端；以及
第二反相器，该第二反相器的输入端连接至该第一反相器的该输出端，该第二反相器的输出端产生该第一延迟时钟信号；
其中，该第一输入时钟信号相同于该第二控制时钟信号。
7.如权利要求6所述的多相位时钟产生器，其中该第一反相器包括：
第一晶体管，该第一晶体管的第一漏/源极端连接至该电流镜的该第二镜射端，该第一晶体管的第二漏/源极端连接至该第二电容器的该第一端，该第一晶体管的栅极端接收该第二控制时钟信号；以及
第二晶体管，该第二晶体管的第一漏/源极端连接至该第一晶体管的该第二漏/源极端，该第二晶体管的第二漏/源极端连接至该接地端，该第二晶体管的栅极端接收该第二控制时钟信号。
8.如权利要求6所述的多相位时钟产生器，还包括第二延迟电路与组合逻辑电路，其中该第二延迟电路连接至该电流镜的该第二镜射端，该第二延迟电路的输入端连接至该第一延迟电路的该输出端，该第二延迟电路的输出端产生第二延迟时钟信号，该组合逻辑电路接收该第一延迟时钟信号与该第二延迟时钟信号并产生输出时钟信号。
9.如权利要求8所述的多相位时钟产生器，其中该第二控制时钟信号与该第一延迟时钟信号之间相差一延迟时间，该第一延迟时钟信号与该第二延迟时钟信号之间相差该延迟时间，且该输出时钟信号的频率相关于该第二控制时钟信号的频率。
10.如权利要求1所述的多相位时钟产生器，还包括：
第二延迟电路，连接至该电流镜的该第二镜射端，其中该第二延迟电路的输入端接收第二输入时钟信号，该第二延迟电路的输出端产生第二延迟时钟信号；以及
组合逻辑电路，接收该第一延迟时钟信号与该第二延迟时钟信号，并产生第一输出时钟信号与第二输出时钟信号，其中该第一输出时钟信号相同于该第二输入时钟信号，且该第二输出时钟信号相同于该第一输入时钟信号。
11.如权利要求10所述的多相位时钟产生器，其中该第一延迟电路包括：
第一反相器，该第一反相器的第一电源端连接至该电流镜的该第二镜射端，该第一反相器的第二电源端连接至该接地端，该第一反相器的输入端接收该第一输入时钟信号；
第二电容器，该第二电容器的第一端连接至该第一反相器的输出端，该第二电容器的第二端连接至该接地端；以及
第二反相器，该第二反相器的输入端连接至该第一反相器的该输出端，该第二反相器的输出端产生该第一延迟时钟信号。
12.如权利要求11所述的多相位时钟产生器，其中该第二延迟电路包括：
第三反相器，该第三反相器的第一电源端连接至该电流镜的该第二镜射端，该第三反相器的第二电源端连接至该接地端，该第三反相器的输入端接收该第二输入时钟信号；
第三电容器，该第三电容器的第一端连接至该第三反相器的输出端，该第三电容器的第二端连接至该接地端；以及
第四反相器，该第四反相器的输入端连接至该第三反相器的该输出端，该第四反相器的输出端产生该第二延迟时钟信号。
13.如权利要求12所述的多相位时钟产生器，其中该第一反相器包括：
第一晶体管，该第一晶体管的第一漏/源极端连接至该电流镜的该接收端，该第一晶体管的第二漏/源极端连接至该第一电容器的该第一端，该第一晶体管的栅极端接收该第一输入时钟信号；以及
第二晶体管，该第二晶体管的第一漏/源极端连接至该第一晶体管的该第二漏/源极端，该第二晶体管的第二漏/源极端连接至该接地端，该第二晶体管的栅极端接收该第一输入时钟信号。
14.如权利要求10所述的多相位时钟产生器，其中该第一输入时钟信号与该第一延迟时钟信号之间相差一延迟时间，该第二输入时钟信号与该第二延迟时钟信号之间相差该延迟时间，且该第一输出时钟信号的频率相关于该第二控制时钟信号的频率。
15.如权利要求10所述的多相位时钟产生器，其中该组合逻辑电路包括：
第一与非门，该第一与非门的第一输入端接收该第二延迟时钟信号；以及
第二与非门，该第二与非门的第一输入端连接至该第一与非门的输出端，该第二与非门的第二输入端接收该第一延迟时钟信号，该第二与非门的输出端连接至该第一与非门的第二输入端；
其中，该第一与非门的该输出端产生该第二输出时钟信号，该第二与非门的该输出端产生该第一输出时钟信号。
16.如权利要求10所述的多相位时钟产生器，其中该组合逻辑电路包括：
第一与非门，该第一与非门的第一输入端接收该第二延迟时钟信号；以及
第二与非门，该第二与非门的第一输入端连接至该第一与非门的输出端，该第二与非门的第二输入端接收该第一延迟时钟信号，该第二与非门的输出端连接至该第一与非门的第二输入端；
或门，该或门的二输入端分别接收该第一延迟时钟信号与该第二延迟时钟信号；
第三与非门，该第三与非门的第一输入端连接至该或门的输出端，该第三与非门的第二输入端连接至该第一与非门的该输出端，该第三与非门的输出端产生该第一输出时钟信号；以及
第四与非门，该第三与非门的第一入端连接至该第二与非门的该输出端，该第四与非门的第二输入端接收高电平，该第四与非门的输出端产生该第二输出时钟信号。
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