JP3842227B2 - Ｐｌｌ周波数シンセサイザ及びその発振周波数選択方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、周波数シンセサイザ及びその発振周波数自動選択方法に関し、さらに言えば、複数の異なる発振周波数を使用する携帯電話機等に好適に使用できる周波数シンセサイザ及びその発振周波数自動選択方法に関する。
【０００２】
【従来の技術】
【特許文献１】
特開平１０−２００４０６号公報
携帯電話機のような移動体通信装置では、受信信号や送信信号と合成される所定周波数の発振信号を生成する局部発振器として、位相ロック・ループ（Phase-Locked Loop、ＰＬＬ）回路を用いた周波数シンセサイザ（以下、ＰＬＬ周波数シンセサイザという）が使用されている。
【０００３】
図１１は、従来のＰＬＬ周波数シンセサイザ（ＰＬＬ回路）の一例を示す機能ブロック図である。この構成は特開平１０−２００４０６号公報に開示されているものである。この回路は、外部からの基準信号Ｓ１（システムクロック）（周波数：ｆｒｅｆ）を入力信号とし、これを周波数逓倍した出力信号Ｓ４（周波数：ｆｏｕｔ（ｆｖｃｏ））を得るものである。
【０００４】
図１１に示す従来のＰＬＬ回路では、位相周波数比較器１０１は、外部からの基準信号Ｓ１（ｆｒｅｆ）と可変分周器１１３の出力信号Ｓ２とを受け、それら両信号Ｓ１とＳ２の位相差及び周波数差を検出して出力する。チャージポンプ１０２は、位相周波数比較器１０１の出力信号を電流に変換する。ループフィルタ１０３は、チャージポンプ１０２の出力電流を電圧に変換する。チャージポンプ１０２とループフィルタ１０３は、いずれもデジタル回路で構成される。制御部１０４は、ループフィルタ１０３の出力電圧を電圧制御発振器（Voltage-Controlled Oscillator、ＶＣＯ）１００の制御電圧に変換する。
【０００５】
電圧制御発振器１００は、制御部１０４から出力される制御電圧に応じて出力周波数が変化する発振器であり、四つの発振器（ＯＳＣ１、ＯＳＣ２、ＯＳＣ３、ＯＳＣ４）１０５、１０６、１０７、１０８と、四つのスイッチ（ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４）１０９、１１０、１１１、１１２とから構成されている。
【０００６】
可変分周器１１３は、電圧制御発振器１００の出力信号Ｓ４の周波数ｆｏｕｔ（ｆｖｃｏ）を所定の可変分周比に従って分周し、得られた分周信号Ｓ２を位相周波数比較器１０１に向けて出力する。アンロック検出回路１１５は、位相周波数比較器１０１の出力信号を受けてアンロック状態を検出し、その旨を示す信号をアップ／ダウンカウンタ１１６に出力する。アップ／ダウンカウンタ１１６は、アンロック検出回路１１５の出力（ＵＰ／ＤＯＷＮ）に応じたカウント動作を実行し、カウント値が所定値に達した場合にその値をセレクタ１１４に与える。セレクタ１１４は、こうして与えられるアンロック検出回路からの出力信号と、外部から与えられる周波数切替信号とを受けて、スイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４を切替制御する信号を出力する。
【０００７】
スイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４の切替に使用される分周比選択信号Ｓ３（ＳＥＬ）は２ビットであって、ＳＥＬ＝０のときにスイッチＳＷ１がオンとなり、ＳＥＬ＝１のときにスイッチＳＷ２がオンとなり、ＳＥＬ＝２のときにスイッチＳＷ３がオンとなり、ＳＥＬ＝３のときにスイッチＳＷ４がオンとなる。スイッチＳＷ１〜ＳＷ４は同時に二つ以上がオンとなることはない。
【０００８】
出力周波数は二通りに設定可能である。高周波数側の出力周波数はスイッチＳＷ２がオンのときに設定され、低周波数側の出力周波数はスイッチＳＷ３がオンのときに設定される。アップ／ダウンカウンタ１１６は、アンロック検出回路１１５からの出力信号がアップ（ＵＰ）であれば、所定値からカウントアップし、ダウン（ＤＯＷＮ）であれば所定値からカウントダウンする。そして、所定回数以上カウントアップまたはカウントダウン動作を実行すると、アップ／ダウンカウンタ１１６は、セレクタ１１４に選択信号を出力する。セレクタ１１４は、その選択信号に対応してスイッチＳＷ１〜ＳＷ４のオン・オフの切替を行う。すなわち、カウントアップ時には、スイッチ番号の小さい方へ（例えば、現在スイッチＳＷ２がオンであればスイッチＳＷ１に）切り替え、カウントダウン時には、スイッチ番号の大きい方へ（例えば、現在スイッチＳＷ２がオンであればスイッチＳＷ３に）切り替えるのである。
【０００９】
ここで、初期状態において，ＰＬＬ回路が低周波数側の周波数で動作しているとする、すなわちＳＷ３のみがオンになっているとする。このとき、位相周波数比較器１０１の出力信号はしばらくの間、ＵＰ側がオンの状態に保持される。これにより、セレクタ１１４はオンとなっているスイッチＳＷ３をオフにし、代わりにスイッチＳＷ２をオンにする。このスイッチ切替が完了するまでの時間は、ループフィルタ１０３の電圧が上昇するのに要する時間よりも短い。
【００１０】
スイッチＳＷ２に切り替わると（スイッチＳＷ２がオンになると）、電圧制御発振器１００の出力周波数ｆｏｕｔは高くなるので、位相周波数比較器１０１はＵＰ、ＤＯＷＮ共に出力されない状態（ハイインピーダンス状態）、あるいはＤＯＷＮが出力される状態になる。ハイインピーダンス状態になれば、アップ／ダウンカウンタ１１６は動作を停止するので、通常の位相ロックループが形成される。他方、周波数が上がりすぎた状態になると、アップ／ダウンカウンタ１１６はダウンカウントを開始し、再びスイッチＳＷ３に切り替わる（スイッチＳＷ３がオンになる）。
【００１１】
上記動作は、温度変動や電源電圧変動により電圧制御発振器１００の発振周波数が変化した場合でも自動的に行われる。したがって、位相周波数比較器１０１のアンロック状態が検出されたときに、チャージポンプ１０２以降のループ部分をバイパスして四つの発振器１０５〜１０８の段数を切り替えることでループの応答速度が改善される。さらに、電圧制御発振器１００の特性が変化した場合でも、発振器１０５〜１０８の段数をフィードバック・ループを構成して自動的に切り替えることにより、素子バラツキの影響や電源電圧変動・温度変動による影響を受けにくくすることができる。
【００１２】
【発明が解決しようとする課題】
しかしながら、上述した従来のＰＬＬ周波数シンセサイザでは、基準信号Ｓ１（ｆｒｅｆ）の周波数及び位相と可変分周器１１３の出力信号Ｓ２の周波数及び位相とを位相周波数比較器１０１で比較してアンロック状態を検出するため、位相周波数比較器１０１における周波数比較の精度を上げようとすると、アップ／ダウンカウンタ１１６においてカウント値を増やす（つまりアンロック状態検出時間を長くする）ことが必要である。その結果、ロックアップタイムが長くなる、という問題が生じる。
【００１３】
本発明は、上記従来例の持つ問題に鑑みてなされたものであって、その目的とするところは、高い周波数比較精度を保ちながら高速ロックアップを実現できるＰＬＬ周波数シンセサイザと、その発振周波数選択方法を提供することにある。
【００１４】
本発明の他の目的は、製造時に生じる特性のバラツキに起因して電圧制御発振器の発振周波数が変動しても、自動的に所望の発振周波数で発振させることができるＰＬＬ周波数シンセサイザと、その発振周波数選択方法を提供することにある。
【００１５】
本発明のさらに他の目的は、電圧制御発振器のキャリア電力対ノイズ電力比特性を損なうことなく、発振周波数の範囲を拡大できるＰＬＬ周波数シンセサイザと、その発振周波数選択方法を提供することにある。
【００１６】
ここに明記しない本発明の他の目的は、以下の説明および添付図面から明らかになるであろう。
【００１７】
【課題を解決するための手段】
（１） 上記課題を解決するために、本発明のＰＬＬ周波数シンセサイザは、
異なる発振周波数を生成する複数の電圧制御発振器を含む電圧制御発振手段と、
複数の前記電圧制御発振器のいずれか一つを選択する選択信号を生成・出力する選択手段と、
選択された一つの前記電圧制御発振器の出力信号またはその分周信号と、基準周波数を持つ基準信号またはその分周信号との位相差を検出する位相比較手段と、
検出された前記位相差に応じて、前記電圧制御発振手段を制御する制御電圧を生成する制御電圧生成手段とを備え、
前記選択手段は、前記基準信号またはその分周信号に基づいて設定される計数期間内に存在する前記出力信号またはその分周信号のパルス数を計数する計数手段と、当該計数手段によって得られるパルス数を前記電圧制御発振器の全てについて記憶可能な記憶手段と、当該記憶手段に記憶された前記パルス数と所望の発振周波数に対応するパルス数との差分を前記電圧制御発振器の全てについて算出すると共に、それら差分の絶対値が最小となる前記電圧制御発振器を選択する旨の前記選択信号を生成する演算手段とを有する、というものである。
【００１８】
（２） 本発明のＰＬＬ周波数シンセサイザでは、前記電圧制御発振手段に含まれる複数の前記電圧制御発振器のいずれか一つを選択する選択信号を生成・出力する前記選択手段が、前記基準信号またはその分周信号に基づいて設定される計数期間内に存在する前記出力信号またはその分周信号のパルス数を計数する計数手段と、当該計数手段によって得られるパルス数を前記電圧制御発振器の全てについて記憶可能な記憶手段と、当該記憶手段に記憶された前記パルス数と所望の発振周波数に対応するパルス数との差分を前記電圧制御発振器の全てについて算出すると共に、それら差分の絶対値が最小となる前記電圧制御発振器を選択する旨の前記選択信号を生成する演算手段とを有している。このように、本発明のＰＬＬ周波数シンセサイザでは、前記選択手段において、前記基準信号またはその分周信号に基づいて設定される前記計数期間内に存在する前記出力信号またはその分周信号のパルス数を前記計数手段で計数し、そのパルス数を前記電圧制御発振器の全てについて記憶可能な前記記憶手段に記憶し、当該記憶手段に記憶された前記パルス数と所望の発振周波数に対応するパルス数との差分を前記電圧制御発振器の全てについて算出すると共に、それら差分の絶対値が最小となる前記電圧制御発振器を選択する旨の前記選択信号を生成する。このため、上述した従来のＰＬＬ周波数シンセサイザ（ＰＬＬ回路）（図１１参照）のように基準信号ｆｒｅｆと可変分周器１１３の出力信号の周波数と位相を位相周波数比較器１０１で比較する場合に比べて、高い周波数で計測が行われることになり、従って計測誤差が小さくなる。その結果、上記従来のＰＬＬ周波数シンセサイザのように、アップ／ダウンカウンタ１１６においてカウント値を増やす（つまりアンロック状態検出時間を長くする）ことが不要となるため、高い周波数比較精度を保ちながら高速ロックアップを実現することができる。また、製造時に生じる特性のバラツキに起因して選択している前記電圧制御発振器の発振周波数が変動しても、自動的に所望の発振周波数で発振させることができる。
さらに、前記計数手段で得られた前記パルス数を前記電圧制御発振器の全てについて前記記憶手段に記憶することができるので、その後の周波数変更動作では前記パルス数を得るための計数動作が不要となる。したがって、周波数変更動作を繰り返す際の周波数選択動作が高速に行われる。
【００１９】
さらに、前記演算手段は、上述したような自己完結の論理制御により所望の発振周波数を選択することを可能にするので、前記電圧制御発振器の最適な変調感度（Ｋｖ）を決定することができる。一般に、電圧制御発振器のキャリア電力対ノイズ電力比特性（Ｃ／Ｎ特性）と相関があるから、適当な発振周波数帯の数と変調感度（Ｋｖ）を設定することにより、前記電圧制御発振器のＣ／Ｎ特性を損なうことなく、発振周波数の範囲を拡大することができる。
【００２０】
（３） 本発明のＰＬＬ周波数シンセサイザの好ましい例では、周波数選択動作の際に、前記基準信号またはその分周信号と前記出力信号またはその分周信号とを前記選択手段内の前記計数手段に供給し、ＰＬＬ動作の際にはその供給を停止するためのスイッチ手段を備えている。
【００２１】
本発明のＰＬＬ周波数シンセサイザの他の好ましい例では、複数の前記電圧制御発振器がそれぞれ容量素子を含んでおり、それらの容量素子の一つが前記選択信号によって選択されるように構成される。
【００２２】
本発明のＰＬＬ周波数シンセサイザのさらに他の好ましい例では、複数の前記電圧制御発振器がそれぞれ発振回路に基準電流を供給する基準電流源を含んでおり、それらの基準電流源の一つが前記選択信号によって選択されるように構成される。
【００２５】
（４） 本発明のＰＬＬ周波数シンセサイザの発振周波数選択方法は、
異なる発振周波数を生成する複数の電圧制御発振器を含む電圧制御発振手段と、
複数の前記電圧制御発振器のいずれか一つを選択する選択信号を生成・出力する選択手段と、
選択された一つの前記電圧制御発振器の出力信号またはその分周信号と、基準周波数を持つ基準信号またはその分周信号との位相差を検出する位相比較手段と、
検出された前記位相差に応じて、前記電圧制御発振手段を制御する制御電圧を生成する制御電圧生成手段とを備えてなるＰＬＬ周波数シンセサイザにおける発振周波数選択方法であって、
前記基準信号またはその分周信号に基づいて計数期間を設定するステップと、
前記計数期間内に存在する前記出力信号またはその分周信号のパルス数を計数するステップと、
当該計数するステップによって得られるパルス数を前記電圧制御発振器の全てについて記憶するステップと、
記憶した前記パルス数と所望の発振周波数に対応するパルス数との差分を前記電圧制御発振器の全てについて算出するステップと、
前記差分の絶対値が最小となる前記電圧制御発振器を選択する旨の前記選択信号を生成するステップと
を備えている。
【００２６】
（５） 本発明のＰＬＬ周波数シンセサイザの発振周波数選択方法では、前記基準信号またはその分周信号に基づいて前記計数期間を設定し、その計数期間内に存在する前記出力信号またはその分周信号のパルス数を計数する。次に、それによって得られるパルス数を前記電圧制御発振器の全てについて記憶する。そして、記憶した当該パルス数と所望の発振周波数に対応するパルス数との差分を前記電圧制御発振器の全てについて算出してから、前記差分の絶対値が最小となる前記電圧制御発振器を選択する旨の前記選択信号を生成する。このため、上述した従来のＰＬＬ周波数シンセサイザ（ＰＬＬ回路）（図１１参照）のように基準信号ｆｒｅｆと可変分周器１１３の出力信号の周波数と位相を位相周波数比較器１０１で比較する場合に比べて、高い周波数で計測が行われることになり、従って計測誤差が小さくなる。その結果、上記従来のＰＬＬ周波数シンセサイザのように、アップ／ダウンカウンタ１１６においてカウント値を増やす（つまりアンロック状態検出時間を長くする）ことが不要となるため、高い周波数比較精度を保ちながら高速ロックアップを実現することができる。また、製造時に生じる特性のバラツキに起因して選択している前記電圧制御発振器の発振周波数が変動しても、自動的に所望の発振周波数で発振させることができる。
さらに、前記出力信号またはその分周信号のパルス数を計数するステップで得られた前記パルス数を前記電圧制御発振器の全てについて記憶するので、その後の周波数変更動作では前記パルス数を得るための計数動作が不要となる。したがって、周波数変更動作を繰り返す際の周波数選択動作が高速に行われる。
【００２７】
さらに、上述したような自己完結の論理制御により所望の発振周波数を選択することが可能になるので、前記電圧制御発振器の最適な変調感度（Ｋｖ）を決定することができる。よって、適当な発振周波数帯の数と変調感度（Ｋｖ）を設定することにより、前記電圧制御発振器のＣ／Ｎ特性を損なうことなく、発振周波数の範囲を拡大することができる。
【００２８】
（６） 本発明のＰＬＬ周波数シンセサイザの発振周波数選択方法の好ましい例では、周波数選択動作の際に、前記基準信号またはその分周信号と前記出力信号またはその分周信号とを前記選択手段に供給し、ＰＬＬ動作の際にはその供給を停止する。
【００２９】
本発明のＰＬＬ周波数シンセサイザの発振周波数選択方法の他の好ましい例では、複数の前記電圧制御発振器がそれぞれ容量素子を含んでおり、それらの容量素子の一つが前記選択信号によって選択されるように構成される。
【００３０】
本発明のＰＬＬ周波数シンセサイザの発振周波数選択方法のさらに他の好ましい例では、複数の前記電圧制御発振器がそれぞれ発振回路に基準電流を供給する基準電流源を含んでおり、それらの基準電流源の一つが前記選択信号によって選択されるように構成される。
【００３３】
【発明の実施の形態】
以下、本発明のＰＬＬ周波数シンセサイザの好適な実施の形態について、添付図面を参照して詳細に説明する。
【００３４】
（第１実施形態）
図１は本発明の第１実施形態に係るＰＬＬ周波数シンセサイザの構成を示す機能ブロック図である。
【００３５】
図１において、第１実施形態のＰＬＬ周波数シンセサイザ１は、ＶＣＯブロック１０とＶＣＯセレクタ２０、そしてＰＬＬ部を構成するＲ分周器３１、位相周波数比較器（ＰＤ）３２、チャージポンプ（ＣＰ）３３、ローパスフィルタ（ＬＰＦ）３４及びＮ分周器３５を備えている。ＰＬＬ周波数シンセサイザ１はさらに、周波数選択動作に使用される三つの切替スイッチ４１、４２、４３とバイアス電圧源４４を備えている。ＰＬＬ周波数シンセサイザ１は、外部からの基準信号（周波数：ｆｒｅｆ）を入力信号とし、これを周波数逓倍した出力信号（周波数：ｆｖｃｏ）を得るものである。
【００３６】
ＶＣＯブロック１０は、発振周波数の異なるｍ個（ｍは２以上の整数）の電圧制御発振器ＶＣＯ０（発振周波数：ｆ０）、ＶＣＯ１（発振周波数：ｆ１）、ＶＣＯ２（発振周波数：ｆ２）、・・・・ＶＣＯｍ−１（発振周波数：ｆｍ−１）を有している。これらｍ個の電圧制御発振器ＶＣＯ０〜ＶＣＯｍ−１は、ＶＣＯセレクタ２０より出力されるｍ個のＶＣＯ選択信号ＶＣＯsel<0>、ＶＣＯsel<1>、ＶＣＯsel<2>、・・・・・・、ＶＣＯsel<m-1>によって、いずれか一つが選択して使用される。ただし、ｍ個の発振周波数の間にはｆ０＜ｆ１＜ｆ２＜・・・・・・＜ｆｍ−１の関係がある。
【００３７】
Ｒ分周器３１は、基準信号（ｆｒｅｆ）を受けてそれを定数Ｒ（Ｒは正の実数）で分周してＲ分周信号（周波数：ｆｒ＝ｆｒｅｆ／Ｒ）を生成し、出力する。Ｒ分周器３１の出力端は、位相周波数比較器３２の入力端に接続されていると共に、切替スイッチ４２を介してＶＣＯセレクタ２０のカウンタ２１の入力端に接続されている。切替信号ＬＰＳＥＬの値が０の時、すなわち通常のＰＬＬ動作を行う時には、カウンタ２１には接地電位が供給され、カウンタ２１ひいてはＶＣＯセレクタ２０は動作しない。切替信号ＬＰＳＥＬの値が１になると、周波数選択動作が行われる。すなわち、切替信号ＬＰＳＥＬの値が１の時には、Ｒ分周器３１の出力端がカウンタ２１の入力端に接続され、その結果、カウンタ２１にＲ分周信号（ｆｒ）が供給されるようになる。こうしてカウンタ２１に供給されるＲ分周信号は、後述するＳ分周信号（周波数：ｆｓ＝ｆｒｅｆ／Ｓ、ただしＳは正の実数）のパルス（周波数）のカウント期間と演算期間を設定するために使用される。
【００３８】
位相周波数比較器３２は、Ｒ分周器３１から出力されるＲ分周信号（ｆｒ）と、当該ＰＬＬ周波数シンセサイザ１の出力信号（ｆｖｃｏ）をＮ分周器３５に帰還させると共に、Ｎ分周器３５でそれを定数Ｎ（Ｎは正の実数）で分周して生成されたＮ分周信号（周波数：ｆｎ＝ｆｖｃｏ／Ｎ）とを受け、それら二つの分周信号の周波数差及び位相差を検出する。そして、検出した周波数差及び位相差に応じた出力信号をチャージポンプ３３に送る。
【００３９】
チャージポンプ３３は、位相周波数比較器３２の出力信号に応じて出力電流をローパスフィルタ３４に送る。チャージポンプ３３の出力端は、切替スイッチ４１を介してローパスフィルタ３４の入力端に接続されている。切替信号ＬＰＳＥＬの値が０の時（すなわちＰＬＬ動作時）には、ローパスフィルタ３４にはチャージポンプ３３の出力電流が供給される。すなわち、位相周波数比較器３２の出力信号に応じて、基準信号（ｆｒｅｆ）に対してＮ分周信号（ｆｎ）の周波数または位相が大きいまたは進んでいる場合はローパスフィルタ３４から電流を吸い込み、これと反対の場合はローパスフィルタ３４に向けて電流を吐き出すのである。
【００４０】
切替信号ＬＰＳＥＬの値が１の時（すなわち周波数選択動作時）には、切替スイッチ４１によりローパスフィルタ３４はチャージポンプ３３から切り離される。そして、ローパスフィルタ３４には、チャージポンプ３３の出力電流に代えて、バイアス電圧源４４から所定のバイアス電圧Ｖｂｉａｓが供給される。
【００４１】
ローパスフィルタ（ＬＰＦ）３４は、切替信号ＬＰＳＥＬの値が０の時（ＰＬＬ動作時）には、チャージポンプ３３の出力電流に応じて、アナログの制御電圧ＶｃｎｔをＶＣＯブロック１０に向けて出力する。ＰＬＬ周波数シンセサイザ１のＰＬＬ動作は、この制御電圧Ｖｃｎｔによって制御される。切替信号ＬＰＳＥＬの値が１の時（周波数選択動作時）には、バイアス電圧Ｖｂｉａｓに応じて一定の制御電圧ＶｃｎｔをＶＣＯブロック１０に向けて出力する。
【００４２】
Ｎ分周器３５は、Ｓ分周信号（周波数：ｆｓ＝ｆｒｅｆ／Ｓ、ただしＳは正の実数）を生成・出力する出力端を有しており、その出力端はＶＣＯセレクタ２０のカウンタ２１の入力端に切替スイッチ４３を介して接続されている。切替スイッチ４３は、このＳ分周信号をカウンタ２１内に取り込むために使用される。
【００４３】
すなわち、切替信号ＬＰＳＥＬの値が０の時（ＰＬＬ動作時）には、カウンタ２１には接地電位が印加され、カウンタ２１ひいてはＶＣＯセレクタ２０は動作しない。また、Ｓ分周信号（ｆｓ）はカウンタ２１内に供給されない。この時には、Ｎ分周器３５から出力されるＮ分周信号（ｆｎ）が周波数位相比較器３２に供給され、Ｎ分周信号の周波数（ｆｎ＝ｆｖｃｏ／Ｎ）と位相がＲ分周信号の周波数（ｆｒ＝ｆｒｅｆ／Ｒ）と位相にそれぞれ一致するように通常のフィードバック制御が行われる。他方、切替信号ＬＰＳＥＬの値が１の時（周波数選択動作時）には、カウンタ２１にはＳ分周信号（ｆｓ）が供給される。そして、カウンタ２１は、所定のカウント期間内に存在するＳ分周信号（ｆｓ）のパルス数をカウント（計数）する。
【００４４】
ＶＣＯセレクタ２０は、カウンタ２１に加えて、比較・判定機能を持つ演算回路２２と、演算回路の出力信号を復号（デコード）するデコーダ２３を備えている。
【００４５】
カウンタ２１は、上述したように、Ｒ分周信号（ｆｒ）のパルスをｊ個（ただし、ｊは正の実数）含むようにして設定されるカウント期間内におけるＳ分周信号（ｆｓ）のパルス数（周波数）をカウント（計数）する。
【００４６】
演算回路２２は、カウント期間経過後の演算期間において所定の演算を行うことにより、ｍ個の電圧制御発振器ＶＣＯ０〜ＶＣＯｍ−１の中で所望の発振周波数を持つものが使用されているか否かを判定するために使用される。判定終了後、ＶＣＯ選択信号ＶＣＯＳＥＬをデコーダ２３に向けて出力する。なお、演算期間も、Ｒ分周信号（ｆｒ）のパルスをｊ’個（ただし、ｊ’は正の整数）含むようにして設定される。ＶＣＯ選択信号ＶＣＯＳＥＬは、電圧制御発振器ＶＣＯ０〜ＶＣＯｍ−１の総数ｍに応じた所定ビットを有するコード化（符号化）信号である。演算回路２２はまた、切替信号ＬＰＳＥＬ（０または１の値を持つ）を各切替スイッチ４１、４２、４３に向けて出力し、周波数切替動作とＰＬＬ動作の切替を行う。
【００４７】
デコーダ２３は、演算回路２２より出力されたＶＣＯ選択信号ＶＣＯＳＥＬを所定の方式に従ってデコード（復号）してｍ個のＶＣＯ選択信号ＶＣＯsel<0>〜ＶＣＯsel<m-1>を生成し、対応する電圧制御発振器ＶＣＯ０〜ＶＣＯｍ−１にそれぞれ供給する。こうして、電圧制御発振器ＶＣＯ０〜ＶＣＯｍ−１のいずれか一つが選択される。その結果、必要に応じてｍ個の電圧制御発振器ＶＣＯ０〜ＶＣＯｍ−１を切り替えて使用できるようになる。
【００４８】
なお、図３は、切替スイッチ４１、４２、４３の切替動作を示している。すなわち、切替信号ＬＰＳＥＬの値が０であるか１であるかによって経路が切り替わり、入力端ＡまたはＢが出力端Ｃに接続される。ＬＰＳＥＬ＝０の時には、入力端Ａが出力端Ｃに接続される。ＬＰＳＥＬ＝１の時には、入力端Ｂが出力端Ｃに接続される。
【００４９】
次に、以上の構成を持つ第１実施形態のＰＬＬ周波数シンセサイザ１の周波数選択動作について、図５と図８を参照しながら説明する。
【００５０】
周波数選択動作は、図８に示すフローチャートに従って実行される。すなわち、まず最初に、ｍ個の電圧制御発振器ＶＣＯ０〜ＶＣＯｍ−１の中から任意の一つを選択する（ステップＳ１）。ここでは、選択した電圧制御発振器を、図５に示すように、ＶＣＯ（ｋ）と表す（ｋ＝０〜ｍ−１）。このとき、ＰＬＬ周波数シンセサイザ１の起動後に最初に周波数選択動作を行う際には、任意に選択された一つの電圧制御発振器が使用されるが、動作中に再び周波数選択動作を行う際には、その周波数変換動作を行う直前に使用されていた電圧制御発振器が選択されることになる。
【００５１】
次に、ＶＣＯセレクタ２０の演算回路２２に対してパルス数の期待値Ｍと、その許容範囲±ΔＭを設定する（ステップＳ２）。この期待値Ｍは、所望の周波数の電圧制御発振器が選択された場合に、所定のカウント期間内に存在するであろうＳ分周信号（ｆｓ）のパルス数を意味する。
【００５２】
その後、演算回路２２は、セレクタ信号ＬＰＳＥＬの値を１に設定する（ステップＳ３）。これにより三つの切替スイッチ４１、４２、４３が切り替わり、図１に破線で示す三つの経路が有効になって周波数選択動作が開始する。すなわち、ローパスフィルタ３４は、チャージポンプ３３（と位相周波数比較器３２とＲ分周器３１）から切り離されると同時に、切り離されたローパスフィルタ３４には、切替スイッチ４１を介してバイアス電圧源４４からバイアス電圧Ｖｂｉａｓが印加される。また、ＶＣＯセレクタ２０のカウンタ２１には、切替スイッチ４２を介してＲ分周信号（ｆｒ）が供給され、切替スイッチ４３を介してＳ分周信号（ｆｓ）が供給される。
【００５３】
図５のタイミングチャートに示されているように、カウント期間Ｔ１は、Ｒ分周信号（ｆｒ）のパルスｊ個分に設定される（ｊは正の整数）。図５では、Ｒ分周信号のパルス４個分に設定されているが、これはカウンタ２１においてｊの値を設定することにより、容易に調整される。カウンタ２１は、切替スイッチ４１、４２、４３が切り替わると直ちにＳ分周信号のパルス数のカウントを開始し（ステップＳ４）、ｊの値とＲ分周信号で設定されるカウント期間Ｔ１が経過するとカウントを終了する（ステップＳ５）。こうして、カウント期間Ｔ１中に存在するＳ分周信号のパルス総数Ｍ’を得る。こうして得たパルス総数Ｍ’は、演算回路２２に入力される。
【００５４】
演算回路２２は、カウンタ２１から送られたパルス総数Ｍ’が、期待値Ｍの許容範囲±ΔＭ内に入っているか否かを判定する（ステップＳ６）。そして、パルス総数Ｍ’が期待値Ｍの許容範囲±ΔＭ内に入っていないと判定した場合には、ＶＣＯ選択信号ＶＣＯＳＥＬを通じて電圧制御発振器ＶＣＯ０〜ＶＣＯｍ−１の中から選んだ他の一つに切り替え（ステップＳ８）、カウンタ２１をリセットしてから（ステップＳ９）、ステップＳ４〜Ｓ７をもう一度実行する。すなわち、切替により選択した電圧制御発振器をＶＣＯ（ｋ＋１）と表すと、電圧制御発振器をＶＣＯ（ｋ＋１）について、Ｓ分周信号のパルス数のカウントを行ってパルス総数Ｍ’を得るのである。この動作は、カウント期間Ｔ１経過後の演算期間Ｔ２に行われる。演算期間Ｔ２は、Ｒ分周信号（ｆｒ）のパルスをｊ’個（ただし、ｊ’は正の整数）含むようにして設定される。
【００５５】
以後、同様にして、パルス総数Ｍ’が期待値Ｍの許容範囲±ΔＭ内に入っていると判定するまで、電圧制御発振器を切り替えながら必要に応じてステップＳ４〜Ｓ７を繰り返し実行する。
【００５６】
ここで、電圧制御発振器をＶＣＯ（ｋ＋１）を使用している時に、ステップＳ７でパルス総数Ｍ’が期待値Ｍの許容範囲±ΔＭ内に入っていると判定したとすると、周波数選択動作は不要であるから、次にセレクタ信号ＬＰＳＥＬの値を０に復帰させる（ステップＳ１０）。こうして、三つの切替スイッチ４１、４２、４３が再び切り替わり、図１に破線で示す三つの経路が無効になって周波数選択動作が終了する。その結果、ローパスフィルタ３４がチャージポンプ３３に接続されると共に、カウンタ２１へのＲ分周信号（ｆｒ）とＳ分周信号（ｆｓ）の供給が停止される。こうして、ＶＣＯセレクタ２０がＰＬＬループから分離され、公知のＰＬＬ動作が開始する（ステップＳ１１）。
【００５７】
このＰＬＬ動作により、出力信号の周波数ｆｖｃｏは電圧制御発振器ＶＣＯ（ｋ＋１）の発振周波数ｆ（ｋ＋１）に徐々に収束していく。そして、位相周波数比較器３２において、Ｒ分周信号（ｆｒ）とＮ分周信号（ｆｎ）の位相差と周波数差がゼロになるとその状態でロックされる。
【００５８】
上記説明では、最初に電圧制御発振器ＶＣＯ（ｋ）を選択し、次に電圧制御発振器ＶＣＯ（ｋ）に隣接する電圧制御発振器ＶＣＯ（ｋ＋１）を選択するとしているが、本発明はこれに限定されない。例えば、電圧制御発振器ＶＣＯ（ｋ−１）を選択してもよいし、電圧制御発振器ＶＣＯ（ｋ）に隣接しない他の任意の電圧制御発振器を選択してもよい。
【００５９】
以上説明したように、第１実施形態のＰＬＬ周波数シンセサイザ１では、ＶＣＯセレクタ２０において、カウンタ２１が所定のカウント期間Ｔ１内に存在するＳ分周信号（ｆｓ）のパルス数Ｍ’をカウントし、そのパルス数Ｍ’をパルス数の期待値Ｍ（つまり所望の発振周波数に対応するパルス数）と比較するので、位相周波数比較器３２で生じるアンロック状態を検出する従来例（図１１参照）に比べて、かなり高い周波数でパルス数の計測が行われることになり、計測誤差が小さくなる。その結果、高い周波数比較精度を保ちながら高速ロックアップを実現することができる。
【００６０】
また、ＶＣＯセレクタ２０の演算回路２２が、カウンタ２１によって得られるパルス数Ｍ’が期待値Ｍの許容範囲（Ｍ±ΔＭ）内にない場合は、選択されていた電圧制御発振器をそれ以外の電圧制御発振器に切り替える旨の選択信号ＶＣＯＳＥＬを生成・出力するので、製造時に生じる特性のバラツキに起因して電圧制御発振器の発振周波数が変動しても、自動的に所望の発振周波数で発振させることができる。
【００６１】
さらに、ＶＣＯセレクタ２０のカウンタ２１と演算回路２２は、上述したような自己完結の論理制御により所望の発振周波数を選択することを可能にするので、電圧制御発振器ＶＣＯ０〜ＶＣＯｍ−１の最適な変調感度（Ｋｖ）を決定することができる。一般に、電圧制御発振器のキャリア電力対ノイズ電力比特性（Ｃ／Ｎ特性）と相関があるから、図４に示すように、適当な発振周波数（帯）の数と変調感度（Ｋｖ）を設定することにより、電圧制御発振器ＶＣＯ０〜ＶＣＯｍ−１のＣ／Ｎ特性を損なうことなく、発振周波数の範囲を拡大することができる。
【００６２】
（第２実施形態）
図２は本発明の第２実施形態に係るＰＬＬ周波数シンセサイザ１Ａの構成を示す機能ブロック図である。このＰＬＬ周波数シンセサイザ１Ａの構成は、ＶＣＯブロック１０ＡとＶＣＯセレクタ２０ＡとＮ分周器３５Ａを除いて、上述した第１実施形態のＰＬＬ周波数シンセサイザ１のそれと同じである。よって、図２において第１実施形態のＰＬＬ周波数シンセサイザ１の構成要素と同一の要素には同一の符号を付して、その説明を省略する。なお、第２実施形態は、第１実施形態の構成をより具体的にしたものに相当する。
【００６３】
ＶＣＯブロック１０Ａは、図２に示すように、発振周波数の異なるｍ個の電圧制御発振器ＶＣＯ０（発振周波数：ｆ０）〜ＶＣＯｍ−１（発振周波数：ｆｍ−１）を構成するために、誘導素子（インダクタンス：Ｌ）、可変容量素子（キャパシタンス：Ｃｖ）、ｍ個の固定容量素子（キャパシタンス：Ｃ０〜Ｃｍ−１）、そして抵抗素子（コンダクタンス：−Ｇ）を備えている。発振周波数ｆ０を生成する電圧制御発振器ＶＣＯ０は、互いに並列に接続される誘導素子Ｌ、可変容量素子Ｃｖ、固定容量素子Ｃ０及び抵抗素子（−Ｇ）により構成される。発振周波数ｆ１を生成する電圧制御発振器ＶＣＯ１は、互いに並列に接続される誘導素子Ｌ、可変容量素子Ｃｖ、固定容量素子Ｃ１及び抵抗素子（−Ｇ）により構成される。以下、同様にして、発振周波数ｆｍ−１を生成する電圧制御発振器ＶＣＯｍ−１は、互いに並列に接続される誘導素子Ｌ、可変容量素子Ｃｖ、固定容量素子Ｃｍ−１及び抵抗素子（−Ｇ）により構成される。これら電圧制御発振器ＶＣＯ０ＶＣＯｍ−１の選択は、ＶＣＯセレクタ２０Ａより出力されるｍ個のＶＣＯ選択信号ＶＣＯsel<0>〜ＶＣＯsel<m-1>を用いて、固定容量素子Ｃ０〜Ｃｍ−１に対して直列に設けられた各スイッチをオン・オフすることにより実行される。
【００６４】
Ｎ分周器３５Ａは、プリスケーラ３５ＡｂとＮ／Ａカウンタ３５Ａａを備えて構成されている。プリスケーラ３５Ａｂは、帰還信号（すなわち出力信号）（ｆｖｃｏ）を受けてそれを定数Ｐ（Ｐは正の実数）で分周してＰ分周信号（周波数：ｆｐｓｃ＝ｆｖｃｏ／Ｐ）を生成し、Ｎ／Ａカウンタ３５Ａａに向けて出力する。Ｎ／Ａカウンタ３５Ａａは、プリスケーラ３５Ａｂの出力信号すなわちＰ分周信号（ｆｐｓｃ）を受け、それを定数Ｎ’（Ｎ’は正の実数）で分周してＮ分周信号（周波数：ｆｎ＝ｆｖｃｏ／ＰＮ’）を生成し、位相周波数比較器３２に向けて出力する。
【００６５】
ＶＣＯセレクタ２０Ａに設けられた切替スイッチ４３は、プリスケーラ３５Ａｂの出力端に接続されている。切替信号ＬＰＳＥＬが１になると、切替スイッチ４３を介してＰ分周信号（周波数：ｆｐｓｃ＝ｆｖｃｏ／Ｐ）がカウンタ２１Ａに供給される。カウンタ２１Ａは、第１実施形態と同様に、Ｒ分周信号（ｆｒ）のパルスをｊ個含むようにして設定されるカウント期間Ｔ１内におけるＰ分周信号（ｆｐｓｃ）のパルス数をカウントする。
【００６６】
演算回路２２Ａは、第１実施形態と同様に、カウント期間Ｔ１経過後の演算期間Ｔ２において所定の演算を行うことにより、ｍ個の電圧制御発振器ＶＣＯ０〜ＶＣＯｍ−１の中で所望の発振周波数を持つものが使用されているか否かを判定するために使用される。判定終了後、ＶＣＯ選択信号ＶＣＯＳＥＬをデコーダ２３Ａに向けて出力する。ＶＣＯ選択信号ＶＣＯＳＥＬは、電圧制御発振器ＶＣＯ０〜ＶＣＯｍ−１の総数ｍに応じた所定ビットを有するコード化（符号化）信号である。
【００６７】
デコーダ２３Ａは、演算回路２２Ａより出力されたＶＣＯ選択信号ＶＣＯＳＥＬを所定の方式に従ってデコード（復号）してｍ個のＶＣＯ選択信号ＶＣＯsel<0>〜ＶＣＯsel<m-1>を生成し、対応する電圧制御発振器ＶＣＯ０〜ＶＣＯｍ−１すなわち固定容量素子Ｃ０〜Ｃｍ−１にそれぞれ供給する。こうして、固定容量素子Ｃ０〜Ｃｍ−１のいずれか一つが誘導素子Ｌ、可変容量素子Ｃｖ及び抵抗素子（−Ｇ）に対して並列に接続されるので、電圧制御発振器ＶＣＯ０〜ＶＣＯｍ−１のいずれか一つが選択的に起動せしめられることになる。その結果、必要に応じてｍ個の電圧制御発振器ＶＣＯ０〜ＶＣＯｍ−１を切り替えて使用できるようになる。
【００６８】
なお、ローパスフィルタ３４が出力する制御電圧Ｖｃｎｔは、可変容量素子Ｃｖの容量（キャパシタンス）値を変更するのに使用される。このため、周波数選択動作によって固定容量素子Ｃ０〜Ｃｍ−１のいずれか一つが選択された後にＰＬＬ動作に入ると、位相周波数比較器３２で検出された基準信号（ｆｒ）と帰還（Ｎ分周）信号（ｆｎ）の間の位相または周波数の差に応じて、可変容量素子Ｃｖの容量値が変更せしめられる。その結果、前記位相差または周波数差を徐々に収束させることが可能となる。
【００６９】
次に、以上の構成を持つ第２実施形態のＰＬＬ周波数シンセサイザ１Ａの周波数選択動作について、図９を参照しながら説明する。
【００７０】
ＰＬＬ周波数シンセサイザ１Ａの周波数選択動作は、図９に示すフローチャートに従って実行される。すなわち、まず最初に、カウンタ２１Ａにおいて、所望の発振周波数に対応するパルス数の期待値Ｍに対して、許容値ΔＭを設定する。また、ｍ個の電圧制御発振器ＶＣＯ０〜ＶＣＯｍ−１の中から任意の一つを選択するために、ｍ個の固定容量素子Ｃ０〜Ｃｍ−１のいずれか一つを選択する（ステップＳ１１）。ここでは、電圧制御発振器ＶＣＯ１を選択するために固定容量素子Ｃ１を選択したとする。
【００７１】
次に、ＶＣＯセレクタ２０Ａのカウンタ２１Ａに対して期待値Ｍを設定する（ステップＳ１２）。この期待値Ｍは、所望の周波数の電圧制御発振器が選択されている場合に、Ｒ分数信号ｆｒのパルス１個に含まれるＰ分周信号（ｆｐｓｃ）のパルス数を意味する。
【００７２】
その後、セレクタ信号ＬＰＳＥＬの値を１に設定する（ステップＳ１３）。これにより三つの切替スイッチ４１、４２、４３が切り替わり、図２に破線で示す三つの経路が有効になって周波数選択動作が開始する。すなわち、ローパスフィルタ３４はチャージポンプ３３から切り離されると同時に、切り離されたローパスフィルタ３４には、切替スイッチ４１を介してバイアス電圧源４４からバイアス電圧Ｖｂｉａｓが印加される。また、ＶＣＯセレクタ２０Aのカウンタ２１Ａには、切替スイッチ４２を介してＲ分周信号（ｆｒ）が供給され、切替スイッチ４３を介してＰ分周信号（ｆｐｓｃ）が供給される。
【００７３】
図５のタイミングチャートに示すように、カウント期間Ｔ１は、Ｒ分周信号（ｆｒ）のパルスｊ個分に設定される。カウンタ２１Ａは、切替スイッチ４１、４２、４３が切り替わると直ちにＰ分周信号（ｆｐｓｃ）のパルス数のカウントを開始し（ステップＳ１４）、ｊの値とＲ分周信号（ｆｒ）のパルス幅で設定されるカウント期間Ｔ１が経過するとカウントを終了する（ステップＳ１５）。こうして、カウント期間Ｔ１中に存在するＰ分周信号のパルス総数Ｍ’を得る。こうして得たパルス総数Ｍ’は、演算回路２２Ａに入力される。
【００７４】
演算回路２２Ａは、カウンタ２１Ａから送られたパルス総数Ｍ’を、Ｒ分周信号（ｆｒ）のｊ個のパルス中に含まれる（つまりカウント期間Ｔ１中に存在する）パルスの総数（Ｍ×ｊ）とその許容範囲±ΔＭとの和と比較する。すなわち、Ｍ’を（Ｍ×ｊ±ΔＭ）と比較する（ステップＳ１６）。そして、パルス総数Ｍ’が（Ｍ×ｊ±ΔＭ）の範囲内に入っているか否か、換言すれば、関係式（Ｍ×ｊ±ΔＭ）⊇Ｍ’を満たすか否かを判定する（ステップＳ１７）。
【００７５】
ステップＳ１７で関係式（Ｍ×ｊ±ΔＭ）⊇Ｍ’を満たさないと判定した場合には、ステップＳ１８に進み、Ｍ’が（Ｍ×ｊ±ΔＭ）のプラス側の限界値より大きいか、（Ｍ×ｊ±ΔＭ）のマイナス側の限界値より小さいかに応じて、最初に選択された固定容量素子Ｃ１に隣接する固定容量素子Ｃ０またはＣ２に切り替える。つまり、Ｍ’が（Ｍ×ｊ±ΔＭ）のプラス側の限界値より大きい場合には、現在使用している電圧制御発振器ＶＣＯ１の発振周波数ｆ１は所望の周波数より高すぎることを意味するから、最初に選択された固定容量素子Ｃ１に隣接する固定容量素子Ｃ０に切り替えて発振周波数をｆ０に下げる（電圧制御発振器ＶＣＯ０にシフトする）のである。逆に、Ｍ’が（Ｍ×ｊ±ΔＭ）のマイナス側の限界値より小さい場合には、現在使用している電圧制御発振器ＶＣＯ１の発振周波数ｆ１は所望の周波数より低すぎることを意味するから、最初に選択された固定容量素子Ｃ１に隣接する固定容量素子Ｃ２に切り替えて発振周波数をｆ２に上げる（電圧制御発振器ＶＣＯ２にシフトする）ことになる。このようにして、ステップＳ１７における判定結果に応じて、固定容量素子すなわち電圧制御発振器の切り替えを行う。ステップＳ１８の終了後、カウンタ２１Ａをリセットしてから（ステップＳ１９）、ステップＳ１４〜Ｓ１７をもう一度実行する。
【００７６】
以後、同様にして、関係式（Ｍ×ｊ±ΔＭ）⊇Ｍ’を満たすと判定するまで、必要に応じてステップＳ１４〜Ｓ１７を繰り返し実行する。
【００７７】
ステップＳ１７で関係式（Ｍ×ｊ±ΔＭ）⊇Ｍ’を満たすと判定した場合、次にセレクタ信号ＬＰＳＥＬの値を０に復帰させる（ステップＳ２０）。こうして、三つの切替スイッチ４１、４２、４３が再び切り替わり、図２に破線で示す三つの経路が無効になって周波数選択動作が終了する。その結果、ローパスフィルタ３４がチャージポンプ３３に接続されると共に、カウンタ２１ＡへのＲ分周信号（ｆｒ）とＰ分周信号（ｆｐｓｃ）の供給が停止される。こうして、ＶＣＯセレクタ２０ＡがＰＬＬループから分離され、公知のＰＬＬ動作が開始する（ステップＳ２１）。このＰＬＬ動作により、出力信号の周波数ｆｖｃｏは所望の発振周波数に徐々に収束していく。
【００７８】
なお、上記説明では、最初に電圧制御発振器ＶＣＯ１を選択し、次に電圧制御発振器ＶＣＯ１のアップ側またはダウン側に隣接する電圧制御発振器ＶＣＯ０またはＶＣＯ２を選択するとしているが、本発明はこれに限定されない。固定容量素子すなわち電圧制御発振器の切替の順序や方法は任意である。
【００７９】
以上説明したように、第２実施態のＰＬＬ周波数シンセサイザ１Ａでは、第１実施形態のＰＬＬ周波数シンセサイザ１においてｍ個の電圧制御発振器ＶＣＯ０〜ＶＣＯｍ−１の切替が固定容量素子Ｃ０〜Ｃｍ−１の選択によって実現されているだけで、その他の構成と動作は第１実施形態のＰＬＬ周波数シンセサイザ１の場合と同じであるから、第１実施形態の場合と同一の効果が得られることが明らかである。
【００８０】
（第３実施形態）
図６は本発明の第３実施形態に係るＰＬＬ周波数シンセサイザ１Ｂの構成を示す機能ブロック図である。第３実施形態のＰＬＬ周波数シンセサイザ１Ｂの構成は、ＶＣＯブロック１０ＢとＶＣＯセレクタ２０ＢとＮ分周器３５Ｂを除いて、上述した第１実施形態のＰＬＬ周波数シンセサイザ１のそれと同じである。よって、図６において第１実施形態のＰＬＬ周波数シンセサイザ１の構成要素と同一の要素には同一の符号を付して、その説明を省略する。なお、第３実施形態も、第１実施形態の構成をより具体的にしたものに相当する。
【００８１】
ＶＣＯブロック１０Ｂは、図６に示すように、発振周波数の異なるｍ個の電圧制御発振器ＶＣＯ０〜ＶＣＯｍ−１を構成するために、ｍ個の発振回路Ｄ０〜Ｄｍ−１を有している。発振回路Ｄ０〜Ｄｍ−１は、それら発振回路Ｄ０〜Ｄｍー１に所定の基準電流をそれぞれ供給するｍ個の基準電流源Ｉ０〜Ｉｍ−１を持つ。そして、電圧制御発振器ＶＣＯ０〜ＶＣＯｍ−１の選択は、ＶＣＯセレクタ２０Ｂより出力されるｍ個のＶＣＯ選択信号ＶＣＯsel<0>〜ＶＣＯsel<m-1>を用いて、発振回路Ｄ０〜Ｄｍー１の基準電流源Ｉ０〜Ｉｍ−１に直列に設けられたスイッチをオン・オフすることにより実行される。
【００８２】
Ｎ分周器３５Ｂは、プリスケーラ３５ＢｂとＮ／Ａカウンタ３５Ｂａを備えて構成されている。プリスケーラ３５Ｂｂは、帰還信号（すなわち出力信号）（ｆｖｃｏ）を受けてそれを定数Ｐ（Ｐは正の実数）で分周してＰ分周信号（周波数：ｆｐｓｃ＝ｆｖｃｏ／Ｐ）を生成し、Ｎ／Ａカウンタ３５Ｂａに向けて出力する。Ｎ／Ａカウンタ３５Ｂａは、プリスケーラ３５Ｂｂの出力信号すなわちＰ分周信号（ｆｐｓｃ）を受け、それを定数Ｎ’（Ｎ’は正の実数）で分周してＮ分周信号（周波数：ｆｎ＝ｆｖｃｏ／ＰＮ’）を生成し、位相周波数比較器３２に向けて出力する。Ｎ分周器３５Ｂの構成と動作は、第２実施形態のＮ分周器３５Ａの場合と同じである。
【００８３】
ＶＣＯセレクタ２０Ｂに設けられた切替スイッチ４３は、プリスケーラ３５Ｂｂの出力端に接続されている。切替信号ＬＰＳＥＬが１になると、切替スイッチ４３を介してＰ分周信号（周波数：ｆｐｓｃ＝ｆｖｃｏ／Ｐ）がカウンタ２１Ｂに供給される。カウンタ２１Ｂは、第１実施形態と同様に、Ｒ分周信号（ｆｒ）のパルスをｊ個含むようにして設定されるカウント期間Ｔ１内におけるＰ分周信号（ｆｐｓｃ）のパルス数をカウントする。
【００８４】
演算回路２２Ｂは、第１実施形態と同様に、カウント期間Ｔ１経過後の演算期間Ｔ２において所定の演算を行うことにより、ｍ個の電圧制御発振器ＶＣＯ０〜ＶＣＯｍ−１の中で所望の発振周波数を持つものが使用されているか否かを判定するために使用される。判定終了後、ＶＣＯ選択信号ＶＣＯＳＥＬをデコーダ２３Ｂに向けて出力する。なお、演算期間Ｔ２は、Ｒ分周信号（ｆｒ）のパルスをｊ’個含むようにして設定される。ＶＣＯ選択信号ＶＣＯＳＥＬは、電圧制御発振器ＶＣＯ０〜ＶＣＯｍ−１の総数ｍに応じた所定ビットを有するコード化（符号化）信号である。
【００８５】
演算回路２２Ｂの回路構成の具体例を図７に示す。図７の構成例では、演算回路２２Ｂは、並列に設けられた（ｍ＋１）個のレジスタ２２Ｂａと、並列に設けられたｍ個の減算器２２Ｂｂと、並列に設けられたｍ個のレジスタ２２Ｂｃと、１個のコンパレータ・セレクタ回路２２Ｂｄとを有している。（ｍ＋１）個のレジスタ２２Ｂａは、第１レジスタ・テーブルを構成しており、パルス数の期待値Ｍとｍ個の電圧制御発振器ＶＣＯ０〜ＶＣＯｍ−１から得られるパルス数Ｍ’（ｆ１）〜Ｍ（ｆｍ−１）をそれぞれ記憶するために使用される。ｍ個のレジスタ２２Ｂｃは、第２レジスタ・テーブルを構成しており、ｍ個の減算器２２Ｂｂの出力すなわち、電圧制御発振器ＶＣＯ０〜ＶＣＯｍ−１から得られるパルス数Ｍ’（ｆ１）〜Ｍ（ｆｍ−１）と期待値Ｍとの差分ｄＭ（ｆ１）〜ｄＭ（ｆｍ−１）をそれぞれ記憶するために使用される。ｍ個の減算器２２Ｂｂは、差分ｄＭ（ｆ１）〜ｄＭ（ｆｍ−１）を算出するために使用される。コンパレータ・セレクタ回路２２Ｂｄは、差分ｄＭ（ｆ１）〜ｄＭ（ｆｍ−１）の絶対値同士を互いに比較して、その絶対値が最小のものを選択するために使用される。コンパレータ・セレクタ回路２２Ｂｄは、差分ｄＭ（ｆ１）〜ｄＭ（ｆｍ−１）の中から最小の絶対値をもつものに対応する電圧制御発振器を選択すべく、選択信号ＶＣＯＳＥＬを生成してデコーダ２３Ｂに向けて出力する。
【００８６】
デコーダ２３Ｂは、演算回路２２Ｂより出力されたＶＣＯ選択信号ＶＣＯＳＥＬを所定の方式に従ってデコード（復号）してｍ個のＶＣＯ選択信号ＶＣＯsel<0>〜ＶＣＯsel<m-1>を生成し、電圧制御発振器ＶＣＯ０〜ＶＣＯｍ−１の基準電流源Ｉ０〜Ｉｍ−１に接続されたスイッチにそれぞれ供給する。こうして、電圧制御発振器ＶＣＯ０〜ＶＣＯｍ−１のいずれか一つが選択的に起動せしめられることになる。その結果、必要に応じてｍ個の電圧制御発振器ＶＣＯ０〜ＶＣＯｍ−１を切り替えて使用できるようになる。
【００８７】
なお、ローパスフィルタ３４が出力する制御電圧Ｖｃｎｔは、電圧制御発振器ＶＣＯ０〜ＶＣＯｍ−１の中で使用（起動）されているものの発振周波数を変更するために使用される。このため、ＰＬＬ動作に入ると、位相周波数比較器３２で検出された基準信号（ｆｒ）と帰還（Ｎ分周）信号（ｆｎ）の間の位相または周波数の差に応じて、使用されている電圧制御発振器の発振周波数が変更せしめられる。その結果、前記位相差または周波数差を徐々に収束させることが可能となる。
【００８８】
次に、以上の構成を持つ第３実施形態のＰＬＬ周波数シンセサイザ１Ｂの周波数選択動作について、図１０を参照しながら説明する。
【００８９】
周波数選択動作は、図１０に示すフローチャートに従って実行される。すなわち、まず最初に、所望の発振周波数に対応する期待値Ｍと、ＶＣＯブロック１０Ｂに設けられている電圧制御発振器ＶＣＯ０〜ＶＣＯｍ−１の総数ｍを、演算回路２２Ｂで設定する（ステップＳ２１）。そして、電圧制御発振器ＶＣＯ０〜ＶＣＯｍ−１の中で最初に選択されるべきとして設定されているものを選択する（ステップＳ２２）。
【００９０】
その後、セレクタ信号ＬＰＳＥＬの値を１に設定する（ステップＳ２３）。これにより三つの切替スイッチ４１、４２、４３が切り替わり、図６に破線で示す三つの経路が有効になって周波数選択動作が開始する。すなわち、ローパスフィルタ３４はチャージポンプ３３から切り離されると同時に、切り離されたローパスフィルタ３４には、切替スイッチ４１を介してバイアス電圧源４４からバイアス電圧Ｖｂｉａｓが印加される。また、ＶＣＯセレクタ２０Ｂのカウンタ２１Ｂは、切替スイッチ４２を介してＲ分周信号（ｆｒ）が供給され、切替スイッチ４３を介してＰ分周信号（ｆｐｓｃ）が供給される。
【００９１】
カウンタ２１Ｂは、切替スイッチ４１、４２、４３が切り替わると直ちにＰ分周信号（ｆｐｓｃ）のパルス数のカウントを開始し（ステップＳ２４）、ｊの値とＲ分周信号（ｆｒ）のパルス幅で設定されるカウント期間Ｔ１が経過するとカウントを終了する（ステップＳ２５）。こうして、そのカウント期間Ｔ１中に存在するＰ分周信号のパルス総数Ｍ’を得る。こうして得たパルス総数Ｍ’は、演算回路２２Ｂに入力され、最初に選択された電圧制御発振器に対応する、第１レジスタ・テーブル内の一つのレジスタ２２Ｂａに記憶（格納）される。
【００９２】
次に、演算回路２２Ｂは、全ての電圧制御発振器ＶＣＯ０〜ＶＣＯｍ−１について選択が完了したか否かを判定する（ステップＳ２７）。全電圧制御発振器ＶＣＯ０〜ＶＣＯｍ−１について上記と同様の選択が完了するまでは、ステップＳ２７の判定結果は「ＮＯ」であるから、ステップＳ２８に進み、現在使用している電圧制御発振器に代えて他の電圧制御発振器にシフトする、すなわち切り替える。そして、カウンタ２１Ｂをリセットして（ステップＳ２９）からステップＳ２４〜Ｓ２７をもう一度実行する。
【００９３】
以後、同様にして、全電圧制御発振器ＶＣＯ０〜ＶＣＯｍ−１について上記と同様の選択が完了するまで、ステップＳ２４〜Ｓ２７を繰り返し実行する。なお、全電圧制御発振器ＶＣＯ０〜ＶＣＯｍ−１を選択する際の順序は任意である。こうして、全電圧制御発振器ＶＣＯ０〜ＶＣＯｍ−１について、カウント期間Ｔ１中に存在するＰ分周信号のパルス数Ｍ’が得られる。こうして得られたｍ個のパルス数をＭ’（ｆ０）〜Ｍ’（ｆｍ−１）と表すと、ステップＳ３０に進む直前には、演算回路２２Ｂのｍ個のレジスタ２２Ｂａ（第１レジスタテーブル）にＭ’（ｆ０）〜Ｍ’（ｆｍ−１）がそれぞれ記憶されていることになる。
【００９４】
次に、ｍ個の減算器２２Ｂｂを用いて、期待値Ｍとｍ個のパルス数Ｍ’（ｆ０）〜Ｍ’（ｆｍ−１）の差分ｄＭを算出する（ステップＳ３０）。そして、それらの差分ｄＭを第２レジスタ・テーブルに記憶する（ステップＳ３１）。こうして得られたｍ個の差分をｄＭ（ｆ０）〜ｄＭ（ｆｍ−１）と表すと、ステップＳ３２に進む直前には、演算回路２２Ｂのｍ個のレジスタ２２Ｂｃに差分ｄＭ（ｆ０）〜ｄＭ（ｆｍ−１）がそれぞれ記憶されていることになる。
【００９５】
その後、コンパレータ・セレクタ回路２２Ｂｄにより、差分ｄＭ（ｆ０）〜ｄＭ（ｆｍ−１）の絶対値同士を順次比較し（ステップＳ３２）、ＶＣＯ選択信号ＶＣＯＳＥＬを介して絶対値が最小である差分ｄＭに対応する電圧制御発振器を選択する（ステップＳ３３）。そして、セレクタ信号ＬＰＳＥＬの値を０に復帰させる（ステップＳ３４）と、三つの切替スイッチ４１、４２、４３が再び切り替わり、図６に破線で示す三つの経路が無効になって周波数選択動作が終了する。その結果、ローパスフィルタ３４がチャージポンプ３３に接続されると共に、カウンタ２１ＢへのＲ分周信号（ｆｒ）とＰ分周信号（ｆｐｓｃ）の供給が停止される。こうして、ＶＣＯセレクタ２０ＢがＰＬＬループから分離され、公知のＰＬＬ動作が開始する（ステップＳ３５）。このＰＬＬ動作により、出力信号の周波数ｆｖｃｏは所望の電圧制御発振器の発振周波数に徐々に収束していく。
【００９６】
なお、上記説明において、最初に選択する電圧制御発振器は任意であり、また、ステップＳ２７で「ＮＯ」と判定された後に、ステップＳ２８でどの順で電圧制御発振器を選択していくかは任意である。
【００９７】
以上説明したように、第３実施態のＰＬＬ周波数シンセサイザ１Ｂでは、第１実施形態のＰＬＬ周波数シンセサイザ１においてｍ個の電圧制御発振器ＶＣＯ０〜ＶＣＯｍ−１の切替がそれらの基準電流源Ｉ０〜Ｉｍ−１のオン・オフによって実現されているから、第１実施形態の場合と同一の効果が得られることが明らかである。
【００９８】
さらに、第３実施形態では、ステップＳ２４〜Ｓ２７までをｍ回実行することにより、全電圧制御発振器ＶＣＯ０〜ＶＣＯｍ−１についてＰ分周信号のパルス数Ｍ’（ｆ０）〜Ｍ’（ｆｍ−１）が第１レジスタテーブル（レジスタ２２Ｂａ）に格納されるため、その後に周波数変更動作を繰り返す際にはパルス数Ｍ’（ｆ０）〜Ｍ’（ｆｍ−１）を得るためのカウント動作が不要となる。よって、第１及び第２の実施形態に比べて周波数選択動作がより高速に行える、という効果がある。
【００９９】
（変形例）
上記第１〜第３の実施形態は本発明を具体化した例を示すものである。したがって、本発明はこれらの実施形態に限定されるものではなく、本発明の趣旨を外れることなく種々の変形が可能であることは言うまでもない。例えば、第２実施形態のＶＣＯブロック１０Ａの構成（図２参照）を第３実施形態（図６参照）に適用してもよいし、その逆も可能である。
【０１００】
【発明の効果】
以上説明したように、本発明のＰＬＬ周波数シンセサイザ及びその最適発振周波数自動選択方法によれば、（ａ）高い周波数比較精度を保ちながら高速ロックアップを実現することができる、（ｂ）製造時に生じる特性のバラツキに起因して電圧制御発振器の発振周波数が変動しても、自動的に所望の発振周波数で発振させることができる、（ｃ）電圧制御発振器のキャリア電力対ノイズ電力比特性を損なうことなく、発振周波数の範囲を拡大することができる、（ｄ）周波数変更動作を繰り返す際の周波数選択動作が高速に行われる、という効果が得られる。
【図面の簡単な説明】
【図１】本発明の第１実施形態の周波数シンセサイザの構成を示す機能ブロック図である。
【図２】本発明の第２実施形態の周波数シンセサイザの構成を示す機能ブロック図である。
【図３】本発明の第１〜第３実施形態の周波数シンセサイザに使用される切替スイッチの構成を示す図である。
【図４】本発明の第１〜第３実施形態の周波数シンセサイザによって得られる、発振周波数と制御と電圧の関係を示すグラフである。
【図５】本発明の第１〜第３実施形態の周波数シンセサイザのパルスカウント動作を示すタイミングチャートである。
【図６】本発明の第３実施形態の周波数シンセサイザの構成を示す機能ブロック図である。
【図７】本発明の第３実施形態の周波数シンセサイザに使用されるＶＣＯセレクタ中の演算回路の構成を示す機能ブロック図である。
【図８】本発明の第１実施形態の周波数シンセサイザの動作を示すフローチャートである。
【図９】本発明の第２実施形態の周波数シンセサイザの動作を示すフローチャートである。
【図１０】本発明の第３実施形態の周波数シンセサイザの動作を示すフローチャートである。
【図１１】従来の周波数シンセサイザの構成を示す機能ブロック図である。
【符号の説明】
１、１Ａ、１Ｂ ＰＬＬ周波数シンセサイザ
１０ ＶＣＯブロック
ＶＣＯ０〜ＶＣＯｍ−１ 電圧制御発振器
Ｌ 誘導素子
Ｃｖ 可変容量素子
Ｃ０〜Ｃｍ−１ 固定容量素子
−Ｇ 抵抗素子
Ｄ０〜Ｄｍ−１ 発振回路
Ｉ１〜Ｉｍ−１ 基準電流源
２０ ＶＣＯセレクタ
２１、２１Ａ、２１Ｂ カウンタ
２２、２２Ａ、２２Ｂ 演算回路
２２Ｂａ レジスタ
２２Ｂｂ 減算器
２２Ｂｃ レジスタ
２２Ｂｄ コンパレータ・セレクタ回路
２３、２３Ａ、２３Ｂ デコーダ
３１ Ｒ分周器
３２ 位相周波数比較器
３３ チャージポンプ（ＣＰ）
３４ ローパスフィルタ（ＬＰＦ）
３５、３５Ａ、３５Ｂ Ｎ分周器
３５Ａａ、３５Ｂａ Ｎ／Ａカウンタ
３５Ａｂ、３５Ｂｂ プリスケーラ
４１、４２、４３ 切替スイッチ
４４ バイアス電圧源
Ｔ１ カウント期間
Ｔ２ 演算期間
【発明の属する技術分野】
本発明は、周波数シンセサイザ及びその発振周波数自動選択方法に関し、さらに言えば、複数の異なる発振周波数を使用する携帯電話機等に好適に使用できる周波数シンセサイザ及びその発振周波数自動選択方法に関する。
【０００２】
【従来の技術】
【特許文献１】
特開平１０−２００４０６号公報
携帯電話機のような移動体通信装置では、受信信号や送信信号と合成される所定周波数の発振信号を生成する局部発振器として、位相ロック・ループ（Phase-Locked Loop、ＰＬＬ）回路を用いた周波数シンセサイザ（以下、ＰＬＬ周波数シンセサイザという）が使用されている。
【０００３】
図１１は、従来のＰＬＬ周波数シンセサイザ（ＰＬＬ回路）の一例を示す機能ブロック図である。この構成は特開平１０−２００４０６号公報に開示されているものである。この回路は、外部からの基準信号Ｓ１（システムクロック）（周波数：ｆｒｅｆ）を入力信号とし、これを周波数逓倍した出力信号Ｓ４（周波数：ｆｏｕｔ（ｆｖｃｏ））を得るものである。
【０００４】
図１１に示す従来のＰＬＬ回路では、位相周波数比較器１０１は、外部からの基準信号Ｓ１（ｆｒｅｆ）と可変分周器１１３の出力信号Ｓ２とを受け、それら両信号Ｓ１とＳ２の位相差及び周波数差を検出して出力する。チャージポンプ１０２は、位相周波数比較器１０１の出力信号を電流に変換する。ループフィルタ１０３は、チャージポンプ１０２の出力電流を電圧に変換する。チャージポンプ１０２とループフィルタ１０３は、いずれもデジタル回路で構成される。制御部１０４は、ループフィルタ１０３の出力電圧を電圧制御発振器（Voltage-Controlled Oscillator、ＶＣＯ）１００の制御電圧に変換する。
【０００５】
電圧制御発振器１００は、制御部１０４から出力される制御電圧に応じて出力周波数が変化する発振器であり、四つの発振器（ＯＳＣ１、ＯＳＣ２、ＯＳＣ３、ＯＳＣ４）１０５、１０６、１０７、１０８と、四つのスイッチ（ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４）１０９、１１０、１１１、１１２とから構成されている。
【０００６】
可変分周器１１３は、電圧制御発振器１００の出力信号Ｓ４の周波数ｆｏｕｔ（ｆｖｃｏ）を所定の可変分周比に従って分周し、得られた分周信号Ｓ２を位相周波数比較器１０１に向けて出力する。アンロック検出回路１１５は、位相周波数比較器１０１の出力信号を受けてアンロック状態を検出し、その旨を示す信号をアップ／ダウンカウンタ１１６に出力する。アップ／ダウンカウンタ１１６は、アンロック検出回路１１５の出力（ＵＰ／ＤＯＷＮ）に応じたカウント動作を実行し、カウント値が所定値に達した場合にその値をセレクタ１１４に与える。セレクタ１１４は、こうして与えられるアンロック検出回路からの出力信号と、外部から与えられる周波数切替信号とを受けて、スイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４を切替制御する信号を出力する。
【０００７】
スイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４の切替に使用される分周比選択信号Ｓ３（ＳＥＬ）は２ビットであって、ＳＥＬ＝０のときにスイッチＳＷ１がオンとなり、ＳＥＬ＝１のときにスイッチＳＷ２がオンとなり、ＳＥＬ＝２のときにスイッチＳＷ３がオンとなり、ＳＥＬ＝３のときにスイッチＳＷ４がオンとなる。スイッチＳＷ１〜ＳＷ４は同時に二つ以上がオンとなることはない。
【０００８】
出力周波数は二通りに設定可能である。高周波数側の出力周波数はスイッチＳＷ２がオンのときに設定され、低周波数側の出力周波数はスイッチＳＷ３がオンのときに設定される。アップ／ダウンカウンタ１１６は、アンロック検出回路１１５からの出力信号がアップ（ＵＰ）であれば、所定値からカウントアップし、ダウン（ＤＯＷＮ）であれば所定値からカウントダウンする。そして、所定回数以上カウントアップまたはカウントダウン動作を実行すると、アップ／ダウンカウンタ１１６は、セレクタ１１４に選択信号を出力する。セレクタ１１４は、その選択信号に対応してスイッチＳＷ１〜ＳＷ４のオン・オフの切替を行う。すなわち、カウントアップ時には、スイッチ番号の小さい方へ（例えば、現在スイッチＳＷ２がオンであればスイッチＳＷ１に）切り替え、カウントダウン時には、スイッチ番号の大きい方へ（例えば、現在スイッチＳＷ２がオンであればスイッチＳＷ３に）切り替えるのである。
【０００９】
ここで、初期状態において，ＰＬＬ回路が低周波数側の周波数で動作しているとする、すなわちＳＷ３のみがオンになっているとする。このとき、位相周波数比較器１０１の出力信号はしばらくの間、ＵＰ側がオンの状態に保持される。これにより、セレクタ１１４はオンとなっているスイッチＳＷ３をオフにし、代わりにスイッチＳＷ２をオンにする。このスイッチ切替が完了するまでの時間は、ループフィルタ１０３の電圧が上昇するのに要する時間よりも短い。
【００１０】
スイッチＳＷ２に切り替わると（スイッチＳＷ２がオンになると）、電圧制御発振器１００の出力周波数ｆｏｕｔは高くなるので、位相周波数比較器１０１はＵＰ、ＤＯＷＮ共に出力されない状態（ハイインピーダンス状態）、あるいはＤＯＷＮが出力される状態になる。ハイインピーダンス状態になれば、アップ／ダウンカウンタ１１６は動作を停止するので、通常の位相ロックループが形成される。他方、周波数が上がりすぎた状態になると、アップ／ダウンカウンタ１１６はダウンカウントを開始し、再びスイッチＳＷ３に切り替わる（スイッチＳＷ３がオンになる）。
【００１１】
上記動作は、温度変動や電源電圧変動により電圧制御発振器１００の発振周波数が変化した場合でも自動的に行われる。したがって、位相周波数比較器１０１のアンロック状態が検出されたときに、チャージポンプ１０２以降のループ部分をバイパスして四つの発振器１０５〜１０８の段数を切り替えることでループの応答速度が改善される。さらに、電圧制御発振器１００の特性が変化した場合でも、発振器１０５〜１０８の段数をフィードバック・ループを構成して自動的に切り替えることにより、素子バラツキの影響や電源電圧変動・温度変動による影響を受けにくくすることができる。
【００１２】
【発明が解決しようとする課題】
しかしながら、上述した従来のＰＬＬ周波数シンセサイザでは、基準信号Ｓ１（ｆｒｅｆ）の周波数及び位相と可変分周器１１３の出力信号Ｓ２の周波数及び位相とを位相周波数比較器１０１で比較してアンロック状態を検出するため、位相周波数比較器１０１における周波数比較の精度を上げようとすると、アップ／ダウンカウンタ１１６においてカウント値を増やす（つまりアンロック状態検出時間を長くする）ことが必要である。その結果、ロックアップタイムが長くなる、という問題が生じる。
【００１３】
本発明は、上記従来例の持つ問題に鑑みてなされたものであって、その目的とするところは、高い周波数比較精度を保ちながら高速ロックアップを実現できるＰＬＬ周波数シンセサイザと、その発振周波数選択方法を提供することにある。
【００１４】
本発明の他の目的は、製造時に生じる特性のバラツキに起因して電圧制御発振器の発振周波数が変動しても、自動的に所望の発振周波数で発振させることができるＰＬＬ周波数シンセサイザと、その発振周波数選択方法を提供することにある。
【００１５】
本発明のさらに他の目的は、電圧制御発振器のキャリア電力対ノイズ電力比特性を損なうことなく、発振周波数の範囲を拡大できるＰＬＬ周波数シンセサイザと、その発振周波数選択方法を提供することにある。
【００１６】
ここに明記しない本発明の他の目的は、以下の説明および添付図面から明らかになるであろう。
【００１７】
【課題を解決するための手段】
（１） 上記課題を解決するために、本発明のＰＬＬ周波数シンセサイザは、
異なる発振周波数を生成する複数の電圧制御発振器を含む電圧制御発振手段と、
複数の前記電圧制御発振器のいずれか一つを選択する選択信号を生成・出力する選択手段と、
選択された一つの前記電圧制御発振器の出力信号またはその分周信号と、基準周波数を持つ基準信号またはその分周信号との位相差を検出する位相比較手段と、
検出された前記位相差に応じて、前記電圧制御発振手段を制御する制御電圧を生成する制御電圧生成手段とを備え、
前記選択手段は、前記基準信号またはその分周信号に基づいて設定される計数期間内に存在する前記出力信号またはその分周信号のパルス数を計数する計数手段と、当該計数手段によって得られるパルス数を前記電圧制御発振器の全てについて記憶可能な記憶手段と、当該記憶手段に記憶された前記パルス数と所望の発振周波数に対応するパルス数との差分を前記電圧制御発振器の全てについて算出すると共に、それら差分の絶対値が最小となる前記電圧制御発振器を選択する旨の前記選択信号を生成する演算手段とを有する、というものである。
【００１８】
（２） 本発明のＰＬＬ周波数シンセサイザでは、前記電圧制御発振手段に含まれる複数の前記電圧制御発振器のいずれか一つを選択する選択信号を生成・出力する前記選択手段が、前記基準信号またはその分周信号に基づいて設定される計数期間内に存在する前記出力信号またはその分周信号のパルス数を計数する計数手段と、当該計数手段によって得られるパルス数を前記電圧制御発振器の全てについて記憶可能な記憶手段と、当該記憶手段に記憶された前記パルス数と所望の発振周波数に対応するパルス数との差分を前記電圧制御発振器の全てについて算出すると共に、それら差分の絶対値が最小となる前記電圧制御発振器を選択する旨の前記選択信号を生成する演算手段とを有している。このように、本発明のＰＬＬ周波数シンセサイザでは、前記選択手段において、前記基準信号またはその分周信号に基づいて設定される前記計数期間内に存在する前記出力信号またはその分周信号のパルス数を前記計数手段で計数し、そのパルス数を前記電圧制御発振器の全てについて記憶可能な前記記憶手段に記憶し、当該記憶手段に記憶された前記パルス数と所望の発振周波数に対応するパルス数との差分を前記電圧制御発振器の全てについて算出すると共に、それら差分の絶対値が最小となる前記電圧制御発振器を選択する旨の前記選択信号を生成する。このため、上述した従来のＰＬＬ周波数シンセサイザ（ＰＬＬ回路）（図１１参照）のように基準信号ｆｒｅｆと可変分周器１１３の出力信号の周波数と位相を位相周波数比較器１０１で比較する場合に比べて、高い周波数で計測が行われることになり、従って計測誤差が小さくなる。その結果、上記従来のＰＬＬ周波数シンセサイザのように、アップ／ダウンカウンタ１１６においてカウント値を増やす（つまりアンロック状態検出時間を長くする）ことが不要となるため、高い周波数比較精度を保ちながら高速ロックアップを実現することができる。また、製造時に生じる特性のバラツキに起因して選択している前記電圧制御発振器の発振周波数が変動しても、自動的に所望の発振周波数で発振させることができる。
さらに、前記計数手段で得られた前記パルス数を前記電圧制御発振器の全てについて前記記憶手段に記憶することができるので、その後の周波数変更動作では前記パルス数を得るための計数動作が不要となる。したがって、周波数変更動作を繰り返す際の周波数選択動作が高速に行われる。
【００１９】
さらに、前記演算手段は、上述したような自己完結の論理制御により所望の発振周波数を選択することを可能にするので、前記電圧制御発振器の最適な変調感度（Ｋｖ）を決定することができる。一般に、電圧制御発振器のキャリア電力対ノイズ電力比特性（Ｃ／Ｎ特性）と相関があるから、適当な発振周波数帯の数と変調感度（Ｋｖ）を設定することにより、前記電圧制御発振器のＣ／Ｎ特性を損なうことなく、発振周波数の範囲を拡大することができる。
【００２０】
（３） 本発明のＰＬＬ周波数シンセサイザの好ましい例では、周波数選択動作の際に、前記基準信号またはその分周信号と前記出力信号またはその分周信号とを前記選択手段内の前記計数手段に供給し、ＰＬＬ動作の際にはその供給を停止するためのスイッチ手段を備えている。
【００２１】
本発明のＰＬＬ周波数シンセサイザの他の好ましい例では、複数の前記電圧制御発振器がそれぞれ容量素子を含んでおり、それらの容量素子の一つが前記選択信号によって選択されるように構成される。
【００２２】
本発明のＰＬＬ周波数シンセサイザのさらに他の好ましい例では、複数の前記電圧制御発振器がそれぞれ発振回路に基準電流を供給する基準電流源を含んでおり、それらの基準電流源の一つが前記選択信号によって選択されるように構成される。
【００２５】
（４） 本発明のＰＬＬ周波数シンセサイザの発振周波数選択方法は、
異なる発振周波数を生成する複数の電圧制御発振器を含む電圧制御発振手段と、
複数の前記電圧制御発振器のいずれか一つを選択する選択信号を生成・出力する選択手段と、
選択された一つの前記電圧制御発振器の出力信号またはその分周信号と、基準周波数を持つ基準信号またはその分周信号との位相差を検出する位相比較手段と、
検出された前記位相差に応じて、前記電圧制御発振手段を制御する制御電圧を生成する制御電圧生成手段とを備えてなるＰＬＬ周波数シンセサイザにおける発振周波数選択方法であって、
前記基準信号またはその分周信号に基づいて計数期間を設定するステップと、
前記計数期間内に存在する前記出力信号またはその分周信号のパルス数を計数するステップと、
当該計数するステップによって得られるパルス数を前記電圧制御発振器の全てについて記憶するステップと、
記憶した前記パルス数と所望の発振周波数に対応するパルス数との差分を前記電圧制御発振器の全てについて算出するステップと、
前記差分の絶対値が最小となる前記電圧制御発振器を選択する旨の前記選択信号を生成するステップと
を備えている。
【００２６】
（５） 本発明のＰＬＬ周波数シンセサイザの発振周波数選択方法では、前記基準信号またはその分周信号に基づいて前記計数期間を設定し、その計数期間内に存在する前記出力信号またはその分周信号のパルス数を計数する。次に、それによって得られるパルス数を前記電圧制御発振器の全てについて記憶する。そして、記憶した当該パルス数と所望の発振周波数に対応するパルス数との差分を前記電圧制御発振器の全てについて算出してから、前記差分の絶対値が最小となる前記電圧制御発振器を選択する旨の前記選択信号を生成する。このため、上述した従来のＰＬＬ周波数シンセサイザ（ＰＬＬ回路）（図１１参照）のように基準信号ｆｒｅｆと可変分周器１１３の出力信号の周波数と位相を位相周波数比較器１０１で比較する場合に比べて、高い周波数で計測が行われることになり、従って計測誤差が小さくなる。その結果、上記従来のＰＬＬ周波数シンセサイザのように、アップ／ダウンカウンタ１１６においてカウント値を増やす（つまりアンロック状態検出時間を長くする）ことが不要となるため、高い周波数比較精度を保ちながら高速ロックアップを実現することができる。また、製造時に生じる特性のバラツキに起因して選択している前記電圧制御発振器の発振周波数が変動しても、自動的に所望の発振周波数で発振させることができる。
さらに、前記出力信号またはその分周信号のパルス数を計数するステップで得られた前記パルス数を前記電圧制御発振器の全てについて記憶するので、その後の周波数変更動作では前記パルス数を得るための計数動作が不要となる。したがって、周波数変更動作を繰り返す際の周波数選択動作が高速に行われる。
【００２７】
さらに、上述したような自己完結の論理制御により所望の発振周波数を選択することが可能になるので、前記電圧制御発振器の最適な変調感度（Ｋｖ）を決定することができる。よって、適当な発振周波数帯の数と変調感度（Ｋｖ）を設定することにより、前記電圧制御発振器のＣ／Ｎ特性を損なうことなく、発振周波数の範囲を拡大することができる。
【００２８】
（６） 本発明のＰＬＬ周波数シンセサイザの発振周波数選択方法の好ましい例では、周波数選択動作の際に、前記基準信号またはその分周信号と前記出力信号またはその分周信号とを前記選択手段に供給し、ＰＬＬ動作の際にはその供給を停止する。
【００２９】
本発明のＰＬＬ周波数シンセサイザの発振周波数選択方法の他の好ましい例では、複数の前記電圧制御発振器がそれぞれ容量素子を含んでおり、それらの容量素子の一つが前記選択信号によって選択されるように構成される。
【００３０】
本発明のＰＬＬ周波数シンセサイザの発振周波数選択方法のさらに他の好ましい例では、複数の前記電圧制御発振器がそれぞれ発振回路に基準電流を供給する基準電流源を含んでおり、それらの基準電流源の一つが前記選択信号によって選択されるように構成される。
【００３３】
【発明の実施の形態】
以下、本発明のＰＬＬ周波数シンセサイザの好適な実施の形態について、添付図面を参照して詳細に説明する。
【００３４】
（第１実施形態）
図１は本発明の第１実施形態に係るＰＬＬ周波数シンセサイザの構成を示す機能ブロック図である。
【００３５】
図１において、第１実施形態のＰＬＬ周波数シンセサイザ１は、ＶＣＯブロック１０とＶＣＯセレクタ２０、そしてＰＬＬ部を構成するＲ分周器３１、位相周波数比較器（ＰＤ）３２、チャージポンプ（ＣＰ）３３、ローパスフィルタ（ＬＰＦ）３４及びＮ分周器３５を備えている。ＰＬＬ周波数シンセサイザ１はさらに、周波数選択動作に使用される三つの切替スイッチ４１、４２、４３とバイアス電圧源４４を備えている。ＰＬＬ周波数シンセサイザ１は、外部からの基準信号（周波数：ｆｒｅｆ）を入力信号とし、これを周波数逓倍した出力信号（周波数：ｆｖｃｏ）を得るものである。
【００３６】
ＶＣＯブロック１０は、発振周波数の異なるｍ個（ｍは２以上の整数）の電圧制御発振器ＶＣＯ０（発振周波数：ｆ０）、ＶＣＯ１（発振周波数：ｆ１）、ＶＣＯ２（発振周波数：ｆ２）、・・・・ＶＣＯｍ−１（発振周波数：ｆｍ−１）を有している。これらｍ個の電圧制御発振器ＶＣＯ０〜ＶＣＯｍ−１は、ＶＣＯセレクタ２０より出力されるｍ個のＶＣＯ選択信号ＶＣＯsel<0>、ＶＣＯsel<1>、ＶＣＯsel<2>、・・・・・・、ＶＣＯsel<m-1>によって、いずれか一つが選択して使用される。ただし、ｍ個の発振周波数の間にはｆ０＜ｆ１＜ｆ２＜・・・・・・＜ｆｍ−１の関係がある。
【００３７】
Ｒ分周器３１は、基準信号（ｆｒｅｆ）を受けてそれを定数Ｒ（Ｒは正の実数）で分周してＲ分周信号（周波数：ｆｒ＝ｆｒｅｆ／Ｒ）を生成し、出力する。Ｒ分周器３１の出力端は、位相周波数比較器３２の入力端に接続されていると共に、切替スイッチ４２を介してＶＣＯセレクタ２０のカウンタ２１の入力端に接続されている。切替信号ＬＰＳＥＬの値が０の時、すなわち通常のＰＬＬ動作を行う時には、カウンタ２１には接地電位が供給され、カウンタ２１ひいてはＶＣＯセレクタ２０は動作しない。切替信号ＬＰＳＥＬの値が１になると、周波数選択動作が行われる。すなわち、切替信号ＬＰＳＥＬの値が１の時には、Ｒ分周器３１の出力端がカウンタ２１の入力端に接続され、その結果、カウンタ２１にＲ分周信号（ｆｒ）が供給されるようになる。こうしてカウンタ２１に供給されるＲ分周信号は、後述するＳ分周信号（周波数：ｆｓ＝ｆｒｅｆ／Ｓ、ただしＳは正の実数）のパルス（周波数）のカウント期間と演算期間を設定するために使用される。
【００３８】
位相周波数比較器３２は、Ｒ分周器３１から出力されるＲ分周信号（ｆｒ）と、当該ＰＬＬ周波数シンセサイザ１の出力信号（ｆｖｃｏ）をＮ分周器３５に帰還させると共に、Ｎ分周器３５でそれを定数Ｎ（Ｎは正の実数）で分周して生成されたＮ分周信号（周波数：ｆｎ＝ｆｖｃｏ／Ｎ）とを受け、それら二つの分周信号の周波数差及び位相差を検出する。そして、検出した周波数差及び位相差に応じた出力信号をチャージポンプ３３に送る。
【００３９】
チャージポンプ３３は、位相周波数比較器３２の出力信号に応じて出力電流をローパスフィルタ３４に送る。チャージポンプ３３の出力端は、切替スイッチ４１を介してローパスフィルタ３４の入力端に接続されている。切替信号ＬＰＳＥＬの値が０の時（すなわちＰＬＬ動作時）には、ローパスフィルタ３４にはチャージポンプ３３の出力電流が供給される。すなわち、位相周波数比較器３２の出力信号に応じて、基準信号（ｆｒｅｆ）に対してＮ分周信号（ｆｎ）の周波数または位相が大きいまたは進んでいる場合はローパスフィルタ３４から電流を吸い込み、これと反対の場合はローパスフィルタ３４に向けて電流を吐き出すのである。
【００４０】
切替信号ＬＰＳＥＬの値が１の時（すなわち周波数選択動作時）には、切替スイッチ４１によりローパスフィルタ３４はチャージポンプ３３から切り離される。そして、ローパスフィルタ３４には、チャージポンプ３３の出力電流に代えて、バイアス電圧源４４から所定のバイアス電圧Ｖｂｉａｓが供給される。
【００４１】
ローパスフィルタ（ＬＰＦ）３４は、切替信号ＬＰＳＥＬの値が０の時（ＰＬＬ動作時）には、チャージポンプ３３の出力電流に応じて、アナログの制御電圧ＶｃｎｔをＶＣＯブロック１０に向けて出力する。ＰＬＬ周波数シンセサイザ１のＰＬＬ動作は、この制御電圧Ｖｃｎｔによって制御される。切替信号ＬＰＳＥＬの値が１の時（周波数選択動作時）には、バイアス電圧Ｖｂｉａｓに応じて一定の制御電圧ＶｃｎｔをＶＣＯブロック１０に向けて出力する。
【００４２】
Ｎ分周器３５は、Ｓ分周信号（周波数：ｆｓ＝ｆｒｅｆ／Ｓ、ただしＳは正の実数）を生成・出力する出力端を有しており、その出力端はＶＣＯセレクタ２０のカウンタ２１の入力端に切替スイッチ４３を介して接続されている。切替スイッチ４３は、このＳ分周信号をカウンタ２１内に取り込むために使用される。
【００４３】
すなわち、切替信号ＬＰＳＥＬの値が０の時（ＰＬＬ動作時）には、カウンタ２１には接地電位が印加され、カウンタ２１ひいてはＶＣＯセレクタ２０は動作しない。また、Ｓ分周信号（ｆｓ）はカウンタ２１内に供給されない。この時には、Ｎ分周器３５から出力されるＮ分周信号（ｆｎ）が周波数位相比較器３２に供給され、Ｎ分周信号の周波数（ｆｎ＝ｆｖｃｏ／Ｎ）と位相がＲ分周信号の周波数（ｆｒ＝ｆｒｅｆ／Ｒ）と位相にそれぞれ一致するように通常のフィードバック制御が行われる。他方、切替信号ＬＰＳＥＬの値が１の時（周波数選択動作時）には、カウンタ２１にはＳ分周信号（ｆｓ）が供給される。そして、カウンタ２１は、所定のカウント期間内に存在するＳ分周信号（ｆｓ）のパルス数をカウント（計数）する。
【００４４】
ＶＣＯセレクタ２０は、カウンタ２１に加えて、比較・判定機能を持つ演算回路２２と、演算回路の出力信号を復号（デコード）するデコーダ２３を備えている。
【００４５】
カウンタ２１は、上述したように、Ｒ分周信号（ｆｒ）のパルスをｊ個（ただし、ｊは正の実数）含むようにして設定されるカウント期間内におけるＳ分周信号（ｆｓ）のパルス数（周波数）をカウント（計数）する。
【００４６】
演算回路２２は、カウント期間経過後の演算期間において所定の演算を行うことにより、ｍ個の電圧制御発振器ＶＣＯ０〜ＶＣＯｍ−１の中で所望の発振周波数を持つものが使用されているか否かを判定するために使用される。判定終了後、ＶＣＯ選択信号ＶＣＯＳＥＬをデコーダ２３に向けて出力する。なお、演算期間も、Ｒ分周信号（ｆｒ）のパルスをｊ’個（ただし、ｊ’は正の整数）含むようにして設定される。ＶＣＯ選択信号ＶＣＯＳＥＬは、電圧制御発振器ＶＣＯ０〜ＶＣＯｍ−１の総数ｍに応じた所定ビットを有するコード化（符号化）信号である。演算回路２２はまた、切替信号ＬＰＳＥＬ（０または１の値を持つ）を各切替スイッチ４１、４２、４３に向けて出力し、周波数切替動作とＰＬＬ動作の切替を行う。
【００４７】
デコーダ２３は、演算回路２２より出力されたＶＣＯ選択信号ＶＣＯＳＥＬを所定の方式に従ってデコード（復号）してｍ個のＶＣＯ選択信号ＶＣＯsel<0>〜ＶＣＯsel<m-1>を生成し、対応する電圧制御発振器ＶＣＯ０〜ＶＣＯｍ−１にそれぞれ供給する。こうして、電圧制御発振器ＶＣＯ０〜ＶＣＯｍ−１のいずれか一つが選択される。その結果、必要に応じてｍ個の電圧制御発振器ＶＣＯ０〜ＶＣＯｍ−１を切り替えて使用できるようになる。
【００４８】
なお、図３は、切替スイッチ４１、４２、４３の切替動作を示している。すなわち、切替信号ＬＰＳＥＬの値が０であるか１であるかによって経路が切り替わり、入力端ＡまたはＢが出力端Ｃに接続される。ＬＰＳＥＬ＝０の時には、入力端Ａが出力端Ｃに接続される。ＬＰＳＥＬ＝１の時には、入力端Ｂが出力端Ｃに接続される。
【００４９】
次に、以上の構成を持つ第１実施形態のＰＬＬ周波数シンセサイザ１の周波数選択動作について、図５と図８を参照しながら説明する。
【００５０】
周波数選択動作は、図８に示すフローチャートに従って実行される。すなわち、まず最初に、ｍ個の電圧制御発振器ＶＣＯ０〜ＶＣＯｍ−１の中から任意の一つを選択する（ステップＳ１）。ここでは、選択した電圧制御発振器を、図５に示すように、ＶＣＯ（ｋ）と表す（ｋ＝０〜ｍ−１）。このとき、ＰＬＬ周波数シンセサイザ１の起動後に最初に周波数選択動作を行う際には、任意に選択された一つの電圧制御発振器が使用されるが、動作中に再び周波数選択動作を行う際には、その周波数変換動作を行う直前に使用されていた電圧制御発振器が選択されることになる。
【００５１】
次に、ＶＣＯセレクタ２０の演算回路２２に対してパルス数の期待値Ｍと、その許容範囲±ΔＭを設定する（ステップＳ２）。この期待値Ｍは、所望の周波数の電圧制御発振器が選択された場合に、所定のカウント期間内に存在するであろうＳ分周信号（ｆｓ）のパルス数を意味する。
【００５２】
その後、演算回路２２は、セレクタ信号ＬＰＳＥＬの値を１に設定する（ステップＳ３）。これにより三つの切替スイッチ４１、４２、４３が切り替わり、図１に破線で示す三つの経路が有効になって周波数選択動作が開始する。すなわち、ローパスフィルタ３４は、チャージポンプ３３（と位相周波数比較器３２とＲ分周器３１）から切り離されると同時に、切り離されたローパスフィルタ３４には、切替スイッチ４１を介してバイアス電圧源４４からバイアス電圧Ｖｂｉａｓが印加される。また、ＶＣＯセレクタ２０のカウンタ２１には、切替スイッチ４２を介してＲ分周信号（ｆｒ）が供給され、切替スイッチ４３を介してＳ分周信号（ｆｓ）が供給される。
【００５３】
図５のタイミングチャートに示されているように、カウント期間Ｔ１は、Ｒ分周信号（ｆｒ）のパルスｊ個分に設定される（ｊは正の整数）。図５では、Ｒ分周信号のパルス４個分に設定されているが、これはカウンタ２１においてｊの値を設定することにより、容易に調整される。カウンタ２１は、切替スイッチ４１、４２、４３が切り替わると直ちにＳ分周信号のパルス数のカウントを開始し（ステップＳ４）、ｊの値とＲ分周信号で設定されるカウント期間Ｔ１が経過するとカウントを終了する（ステップＳ５）。こうして、カウント期間Ｔ１中に存在するＳ分周信号のパルス総数Ｍ’を得る。こうして得たパルス総数Ｍ’は、演算回路２２に入力される。
【００５４】
演算回路２２は、カウンタ２１から送られたパルス総数Ｍ’が、期待値Ｍの許容範囲±ΔＭ内に入っているか否かを判定する（ステップＳ６）。そして、パルス総数Ｍ’が期待値Ｍの許容範囲±ΔＭ内に入っていないと判定した場合には、ＶＣＯ選択信号ＶＣＯＳＥＬを通じて電圧制御発振器ＶＣＯ０〜ＶＣＯｍ−１の中から選んだ他の一つに切り替え（ステップＳ８）、カウンタ２１をリセットしてから（ステップＳ９）、ステップＳ４〜Ｓ７をもう一度実行する。すなわち、切替により選択した電圧制御発振器をＶＣＯ（ｋ＋１）と表すと、電圧制御発振器をＶＣＯ（ｋ＋１）について、Ｓ分周信号のパルス数のカウントを行ってパルス総数Ｍ’を得るのである。この動作は、カウント期間Ｔ１経過後の演算期間Ｔ２に行われる。演算期間Ｔ２は、Ｒ分周信号（ｆｒ）のパルスをｊ’個（ただし、ｊ’は正の整数）含むようにして設定される。
【００５５】
以後、同様にして、パルス総数Ｍ’が期待値Ｍの許容範囲±ΔＭ内に入っていると判定するまで、電圧制御発振器を切り替えながら必要に応じてステップＳ４〜Ｓ７を繰り返し実行する。
【００５６】
ここで、電圧制御発振器をＶＣＯ（ｋ＋１）を使用している時に、ステップＳ７でパルス総数Ｍ’が期待値Ｍの許容範囲±ΔＭ内に入っていると判定したとすると、周波数選択動作は不要であるから、次にセレクタ信号ＬＰＳＥＬの値を０に復帰させる（ステップＳ１０）。こうして、三つの切替スイッチ４１、４２、４３が再び切り替わり、図１に破線で示す三つの経路が無効になって周波数選択動作が終了する。その結果、ローパスフィルタ３４がチャージポンプ３３に接続されると共に、カウンタ２１へのＲ分周信号（ｆｒ）とＳ分周信号（ｆｓ）の供給が停止される。こうして、ＶＣＯセレクタ２０がＰＬＬループから分離され、公知のＰＬＬ動作が開始する（ステップＳ１１）。
【００５７】
このＰＬＬ動作により、出力信号の周波数ｆｖｃｏは電圧制御発振器ＶＣＯ（ｋ＋１）の発振周波数ｆ（ｋ＋１）に徐々に収束していく。そして、位相周波数比較器３２において、Ｒ分周信号（ｆｒ）とＮ分周信号（ｆｎ）の位相差と周波数差がゼロになるとその状態でロックされる。
【００５８】
上記説明では、最初に電圧制御発振器ＶＣＯ（ｋ）を選択し、次に電圧制御発振器ＶＣＯ（ｋ）に隣接する電圧制御発振器ＶＣＯ（ｋ＋１）を選択するとしているが、本発明はこれに限定されない。例えば、電圧制御発振器ＶＣＯ（ｋ−１）を選択してもよいし、電圧制御発振器ＶＣＯ（ｋ）に隣接しない他の任意の電圧制御発振器を選択してもよい。
【００５９】
以上説明したように、第１実施形態のＰＬＬ周波数シンセサイザ１では、ＶＣＯセレクタ２０において、カウンタ２１が所定のカウント期間Ｔ１内に存在するＳ分周信号（ｆｓ）のパルス数Ｍ’をカウントし、そのパルス数Ｍ’をパルス数の期待値Ｍ（つまり所望の発振周波数に対応するパルス数）と比較するので、位相周波数比較器３２で生じるアンロック状態を検出する従来例（図１１参照）に比べて、かなり高い周波数でパルス数の計測が行われることになり、計測誤差が小さくなる。その結果、高い周波数比較精度を保ちながら高速ロックアップを実現することができる。
【００６０】
また、ＶＣＯセレクタ２０の演算回路２２が、カウンタ２１によって得られるパルス数Ｍ’が期待値Ｍの許容範囲（Ｍ±ΔＭ）内にない場合は、選択されていた電圧制御発振器をそれ以外の電圧制御発振器に切り替える旨の選択信号ＶＣＯＳＥＬを生成・出力するので、製造時に生じる特性のバラツキに起因して電圧制御発振器の発振周波数が変動しても、自動的に所望の発振周波数で発振させることができる。
【００６１】
さらに、ＶＣＯセレクタ２０のカウンタ２１と演算回路２２は、上述したような自己完結の論理制御により所望の発振周波数を選択することを可能にするので、電圧制御発振器ＶＣＯ０〜ＶＣＯｍ−１の最適な変調感度（Ｋｖ）を決定することができる。一般に、電圧制御発振器のキャリア電力対ノイズ電力比特性（Ｃ／Ｎ特性）と相関があるから、図４に示すように、適当な発振周波数（帯）の数と変調感度（Ｋｖ）を設定することにより、電圧制御発振器ＶＣＯ０〜ＶＣＯｍ−１のＣ／Ｎ特性を損なうことなく、発振周波数の範囲を拡大することができる。
【００６２】
（第２実施形態）
図２は本発明の第２実施形態に係るＰＬＬ周波数シンセサイザ１Ａの構成を示す機能ブロック図である。このＰＬＬ周波数シンセサイザ１Ａの構成は、ＶＣＯブロック１０ＡとＶＣＯセレクタ２０ＡとＮ分周器３５Ａを除いて、上述した第１実施形態のＰＬＬ周波数シンセサイザ１のそれと同じである。よって、図２において第１実施形態のＰＬＬ周波数シンセサイザ１の構成要素と同一の要素には同一の符号を付して、その説明を省略する。なお、第２実施形態は、第１実施形態の構成をより具体的にしたものに相当する。
【００６３】
ＶＣＯブロック１０Ａは、図２に示すように、発振周波数の異なるｍ個の電圧制御発振器ＶＣＯ０（発振周波数：ｆ０）〜ＶＣＯｍ−１（発振周波数：ｆｍ−１）を構成するために、誘導素子（インダクタンス：Ｌ）、可変容量素子（キャパシタンス：Ｃｖ）、ｍ個の固定容量素子（キャパシタンス：Ｃ０〜Ｃｍ−１）、そして抵抗素子（コンダクタンス：−Ｇ）を備えている。発振周波数ｆ０を生成する電圧制御発振器ＶＣＯ０は、互いに並列に接続される誘導素子Ｌ、可変容量素子Ｃｖ、固定容量素子Ｃ０及び抵抗素子（−Ｇ）により構成される。発振周波数ｆ１を生成する電圧制御発振器ＶＣＯ１は、互いに並列に接続される誘導素子Ｌ、可変容量素子Ｃｖ、固定容量素子Ｃ１及び抵抗素子（−Ｇ）により構成される。以下、同様にして、発振周波数ｆｍ−１を生成する電圧制御発振器ＶＣＯｍ−１は、互いに並列に接続される誘導素子Ｌ、可変容量素子Ｃｖ、固定容量素子Ｃｍ−１及び抵抗素子（−Ｇ）により構成される。これら電圧制御発振器ＶＣＯ０ＶＣＯｍ−１の選択は、ＶＣＯセレクタ２０Ａより出力されるｍ個のＶＣＯ選択信号ＶＣＯsel<0>〜ＶＣＯsel<m-1>を用いて、固定容量素子Ｃ０〜Ｃｍ−１に対して直列に設けられた各スイッチをオン・オフすることにより実行される。
【００６４】
Ｎ分周器３５Ａは、プリスケーラ３５ＡｂとＮ／Ａカウンタ３５Ａａを備えて構成されている。プリスケーラ３５Ａｂは、帰還信号（すなわち出力信号）（ｆｖｃｏ）を受けてそれを定数Ｐ（Ｐは正の実数）で分周してＰ分周信号（周波数：ｆｐｓｃ＝ｆｖｃｏ／Ｐ）を生成し、Ｎ／Ａカウンタ３５Ａａに向けて出力する。Ｎ／Ａカウンタ３５Ａａは、プリスケーラ３５Ａｂの出力信号すなわちＰ分周信号（ｆｐｓｃ）を受け、それを定数Ｎ’（Ｎ’は正の実数）で分周してＮ分周信号（周波数：ｆｎ＝ｆｖｃｏ／ＰＮ’）を生成し、位相周波数比較器３２に向けて出力する。
【００６５】
ＶＣＯセレクタ２０Ａに設けられた切替スイッチ４３は、プリスケーラ３５Ａｂの出力端に接続されている。切替信号ＬＰＳＥＬが１になると、切替スイッチ４３を介してＰ分周信号（周波数：ｆｐｓｃ＝ｆｖｃｏ／Ｐ）がカウンタ２１Ａに供給される。カウンタ２１Ａは、第１実施形態と同様に、Ｒ分周信号（ｆｒ）のパルスをｊ個含むようにして設定されるカウント期間Ｔ１内におけるＰ分周信号（ｆｐｓｃ）のパルス数をカウントする。
【００６６】
演算回路２２Ａは、第１実施形態と同様に、カウント期間Ｔ１経過後の演算期間Ｔ２において所定の演算を行うことにより、ｍ個の電圧制御発振器ＶＣＯ０〜ＶＣＯｍ−１の中で所望の発振周波数を持つものが使用されているか否かを判定するために使用される。判定終了後、ＶＣＯ選択信号ＶＣＯＳＥＬをデコーダ２３Ａに向けて出力する。ＶＣＯ選択信号ＶＣＯＳＥＬは、電圧制御発振器ＶＣＯ０〜ＶＣＯｍ−１の総数ｍに応じた所定ビットを有するコード化（符号化）信号である。
【００６７】
デコーダ２３Ａは、演算回路２２Ａより出力されたＶＣＯ選択信号ＶＣＯＳＥＬを所定の方式に従ってデコード（復号）してｍ個のＶＣＯ選択信号ＶＣＯsel<0>〜ＶＣＯsel<m-1>を生成し、対応する電圧制御発振器ＶＣＯ０〜ＶＣＯｍ−１すなわち固定容量素子Ｃ０〜Ｃｍ−１にそれぞれ供給する。こうして、固定容量素子Ｃ０〜Ｃｍ−１のいずれか一つが誘導素子Ｌ、可変容量素子Ｃｖ及び抵抗素子（−Ｇ）に対して並列に接続されるので、電圧制御発振器ＶＣＯ０〜ＶＣＯｍ−１のいずれか一つが選択的に起動せしめられることになる。その結果、必要に応じてｍ個の電圧制御発振器ＶＣＯ０〜ＶＣＯｍ−１を切り替えて使用できるようになる。
【００６８】
なお、ローパスフィルタ３４が出力する制御電圧Ｖｃｎｔは、可変容量素子Ｃｖの容量（キャパシタンス）値を変更するのに使用される。このため、周波数選択動作によって固定容量素子Ｃ０〜Ｃｍ−１のいずれか一つが選択された後にＰＬＬ動作に入ると、位相周波数比較器３２で検出された基準信号（ｆｒ）と帰還（Ｎ分周）信号（ｆｎ）の間の位相または周波数の差に応じて、可変容量素子Ｃｖの容量値が変更せしめられる。その結果、前記位相差または周波数差を徐々に収束させることが可能となる。
【００６９】
次に、以上の構成を持つ第２実施形態のＰＬＬ周波数シンセサイザ１Ａの周波数選択動作について、図９を参照しながら説明する。
【００７０】
ＰＬＬ周波数シンセサイザ１Ａの周波数選択動作は、図９に示すフローチャートに従って実行される。すなわち、まず最初に、カウンタ２１Ａにおいて、所望の発振周波数に対応するパルス数の期待値Ｍに対して、許容値ΔＭを設定する。また、ｍ個の電圧制御発振器ＶＣＯ０〜ＶＣＯｍ−１の中から任意の一つを選択するために、ｍ個の固定容量素子Ｃ０〜Ｃｍ−１のいずれか一つを選択する（ステップＳ１１）。ここでは、電圧制御発振器ＶＣＯ１を選択するために固定容量素子Ｃ１を選択したとする。
【００７１】
次に、ＶＣＯセレクタ２０Ａのカウンタ２１Ａに対して期待値Ｍを設定する（ステップＳ１２）。この期待値Ｍは、所望の周波数の電圧制御発振器が選択されている場合に、Ｒ分数信号ｆｒのパルス１個に含まれるＰ分周信号（ｆｐｓｃ）のパルス数を意味する。
【００７２】
その後、セレクタ信号ＬＰＳＥＬの値を１に設定する（ステップＳ１３）。これにより三つの切替スイッチ４１、４２、４３が切り替わり、図２に破線で示す三つの経路が有効になって周波数選択動作が開始する。すなわち、ローパスフィルタ３４はチャージポンプ３３から切り離されると同時に、切り離されたローパスフィルタ３４には、切替スイッチ４１を介してバイアス電圧源４４からバイアス電圧Ｖｂｉａｓが印加される。また、ＶＣＯセレクタ２０Aのカウンタ２１Ａには、切替スイッチ４２を介してＲ分周信号（ｆｒ）が供給され、切替スイッチ４３を介してＰ分周信号（ｆｐｓｃ）が供給される。
【００７３】
図５のタイミングチャートに示すように、カウント期間Ｔ１は、Ｒ分周信号（ｆｒ）のパルスｊ個分に設定される。カウンタ２１Ａは、切替スイッチ４１、４２、４３が切り替わると直ちにＰ分周信号（ｆｐｓｃ）のパルス数のカウントを開始し（ステップＳ１４）、ｊの値とＲ分周信号（ｆｒ）のパルス幅で設定されるカウント期間Ｔ１が経過するとカウントを終了する（ステップＳ１５）。こうして、カウント期間Ｔ１中に存在するＰ分周信号のパルス総数Ｍ’を得る。こうして得たパルス総数Ｍ’は、演算回路２２Ａに入力される。
【００７４】
演算回路２２Ａは、カウンタ２１Ａから送られたパルス総数Ｍ’を、Ｒ分周信号（ｆｒ）のｊ個のパルス中に含まれる（つまりカウント期間Ｔ１中に存在する）パルスの総数（Ｍ×ｊ）とその許容範囲±ΔＭとの和と比較する。すなわち、Ｍ’を（Ｍ×ｊ±ΔＭ）と比較する（ステップＳ１６）。そして、パルス総数Ｍ’が（Ｍ×ｊ±ΔＭ）の範囲内に入っているか否か、換言すれば、関係式（Ｍ×ｊ±ΔＭ）⊇Ｍ’を満たすか否かを判定する（ステップＳ１７）。
【００７５】
ステップＳ１７で関係式（Ｍ×ｊ±ΔＭ）⊇Ｍ’を満たさないと判定した場合には、ステップＳ１８に進み、Ｍ’が（Ｍ×ｊ±ΔＭ）のプラス側の限界値より大きいか、（Ｍ×ｊ±ΔＭ）のマイナス側の限界値より小さいかに応じて、最初に選択された固定容量素子Ｃ１に隣接する固定容量素子Ｃ０またはＣ２に切り替える。つまり、Ｍ’が（Ｍ×ｊ±ΔＭ）のプラス側の限界値より大きい場合には、現在使用している電圧制御発振器ＶＣＯ１の発振周波数ｆ１は所望の周波数より高すぎることを意味するから、最初に選択された固定容量素子Ｃ１に隣接する固定容量素子Ｃ０に切り替えて発振周波数をｆ０に下げる（電圧制御発振器ＶＣＯ０にシフトする）のである。逆に、Ｍ’が（Ｍ×ｊ±ΔＭ）のマイナス側の限界値より小さい場合には、現在使用している電圧制御発振器ＶＣＯ１の発振周波数ｆ１は所望の周波数より低すぎることを意味するから、最初に選択された固定容量素子Ｃ１に隣接する固定容量素子Ｃ２に切り替えて発振周波数をｆ２に上げる（電圧制御発振器ＶＣＯ２にシフトする）ことになる。このようにして、ステップＳ１７における判定結果に応じて、固定容量素子すなわち電圧制御発振器の切り替えを行う。ステップＳ１８の終了後、カウンタ２１Ａをリセットしてから（ステップＳ１９）、ステップＳ１４〜Ｓ１７をもう一度実行する。
【００７６】
以後、同様にして、関係式（Ｍ×ｊ±ΔＭ）⊇Ｍ’を満たすと判定するまで、必要に応じてステップＳ１４〜Ｓ１７を繰り返し実行する。
【００７７】
ステップＳ１７で関係式（Ｍ×ｊ±ΔＭ）⊇Ｍ’を満たすと判定した場合、次にセレクタ信号ＬＰＳＥＬの値を０に復帰させる（ステップＳ２０）。こうして、三つの切替スイッチ４１、４２、４３が再び切り替わり、図２に破線で示す三つの経路が無効になって周波数選択動作が終了する。その結果、ローパスフィルタ３４がチャージポンプ３３に接続されると共に、カウンタ２１ＡへのＲ分周信号（ｆｒ）とＰ分周信号（ｆｐｓｃ）の供給が停止される。こうして、ＶＣＯセレクタ２０ＡがＰＬＬループから分離され、公知のＰＬＬ動作が開始する（ステップＳ２１）。このＰＬＬ動作により、出力信号の周波数ｆｖｃｏは所望の発振周波数に徐々に収束していく。
【００７８】
なお、上記説明では、最初に電圧制御発振器ＶＣＯ１を選択し、次に電圧制御発振器ＶＣＯ１のアップ側またはダウン側に隣接する電圧制御発振器ＶＣＯ０またはＶＣＯ２を選択するとしているが、本発明はこれに限定されない。固定容量素子すなわち電圧制御発振器の切替の順序や方法は任意である。
【００７９】
以上説明したように、第２実施態のＰＬＬ周波数シンセサイザ１Ａでは、第１実施形態のＰＬＬ周波数シンセサイザ１においてｍ個の電圧制御発振器ＶＣＯ０〜ＶＣＯｍ−１の切替が固定容量素子Ｃ０〜Ｃｍ−１の選択によって実現されているだけで、その他の構成と動作は第１実施形態のＰＬＬ周波数シンセサイザ１の場合と同じであるから、第１実施形態の場合と同一の効果が得られることが明らかである。
【００８０】
（第３実施形態）
図６は本発明の第３実施形態に係るＰＬＬ周波数シンセサイザ１Ｂの構成を示す機能ブロック図である。第３実施形態のＰＬＬ周波数シンセサイザ１Ｂの構成は、ＶＣＯブロック１０ＢとＶＣＯセレクタ２０ＢとＮ分周器３５Ｂを除いて、上述した第１実施形態のＰＬＬ周波数シンセサイザ１のそれと同じである。よって、図６において第１実施形態のＰＬＬ周波数シンセサイザ１の構成要素と同一の要素には同一の符号を付して、その説明を省略する。なお、第３実施形態も、第１実施形態の構成をより具体的にしたものに相当する。
【００８１】
ＶＣＯブロック１０Ｂは、図６に示すように、発振周波数の異なるｍ個の電圧制御発振器ＶＣＯ０〜ＶＣＯｍ−１を構成するために、ｍ個の発振回路Ｄ０〜Ｄｍ−１を有している。発振回路Ｄ０〜Ｄｍ−１は、それら発振回路Ｄ０〜Ｄｍー１に所定の基準電流をそれぞれ供給するｍ個の基準電流源Ｉ０〜Ｉｍ−１を持つ。そして、電圧制御発振器ＶＣＯ０〜ＶＣＯｍ−１の選択は、ＶＣＯセレクタ２０Ｂより出力されるｍ個のＶＣＯ選択信号ＶＣＯsel<0>〜ＶＣＯsel<m-1>を用いて、発振回路Ｄ０〜Ｄｍー１の基準電流源Ｉ０〜Ｉｍ−１に直列に設けられたスイッチをオン・オフすることにより実行される。
【００８２】
Ｎ分周器３５Ｂは、プリスケーラ３５ＢｂとＮ／Ａカウンタ３５Ｂａを備えて構成されている。プリスケーラ３５Ｂｂは、帰還信号（すなわち出力信号）（ｆｖｃｏ）を受けてそれを定数Ｐ（Ｐは正の実数）で分周してＰ分周信号（周波数：ｆｐｓｃ＝ｆｖｃｏ／Ｐ）を生成し、Ｎ／Ａカウンタ３５Ｂａに向けて出力する。Ｎ／Ａカウンタ３５Ｂａは、プリスケーラ３５Ｂｂの出力信号すなわちＰ分周信号（ｆｐｓｃ）を受け、それを定数Ｎ’（Ｎ’は正の実数）で分周してＮ分周信号（周波数：ｆｎ＝ｆｖｃｏ／ＰＮ’）を生成し、位相周波数比較器３２に向けて出力する。Ｎ分周器３５Ｂの構成と動作は、第２実施形態のＮ分周器３５Ａの場合と同じである。
【００８３】
ＶＣＯセレクタ２０Ｂに設けられた切替スイッチ４３は、プリスケーラ３５Ｂｂの出力端に接続されている。切替信号ＬＰＳＥＬが１になると、切替スイッチ４３を介してＰ分周信号（周波数：ｆｐｓｃ＝ｆｖｃｏ／Ｐ）がカウンタ２１Ｂに供給される。カウンタ２１Ｂは、第１実施形態と同様に、Ｒ分周信号（ｆｒ）のパルスをｊ個含むようにして設定されるカウント期間Ｔ１内におけるＰ分周信号（ｆｐｓｃ）のパルス数をカウントする。
【００８４】
演算回路２２Ｂは、第１実施形態と同様に、カウント期間Ｔ１経過後の演算期間Ｔ２において所定の演算を行うことにより、ｍ個の電圧制御発振器ＶＣＯ０〜ＶＣＯｍ−１の中で所望の発振周波数を持つものが使用されているか否かを判定するために使用される。判定終了後、ＶＣＯ選択信号ＶＣＯＳＥＬをデコーダ２３Ｂに向けて出力する。なお、演算期間Ｔ２は、Ｒ分周信号（ｆｒ）のパルスをｊ’個含むようにして設定される。ＶＣＯ選択信号ＶＣＯＳＥＬは、電圧制御発振器ＶＣＯ０〜ＶＣＯｍ−１の総数ｍに応じた所定ビットを有するコード化（符号化）信号である。
【００８５】
演算回路２２Ｂの回路構成の具体例を図７に示す。図７の構成例では、演算回路２２Ｂは、並列に設けられた（ｍ＋１）個のレジスタ２２Ｂａと、並列に設けられたｍ個の減算器２２Ｂｂと、並列に設けられたｍ個のレジスタ２２Ｂｃと、１個のコンパレータ・セレクタ回路２２Ｂｄとを有している。（ｍ＋１）個のレジスタ２２Ｂａは、第１レジスタ・テーブルを構成しており、パルス数の期待値Ｍとｍ個の電圧制御発振器ＶＣＯ０〜ＶＣＯｍ−１から得られるパルス数Ｍ’（ｆ１）〜Ｍ（ｆｍ−１）をそれぞれ記憶するために使用される。ｍ個のレジスタ２２Ｂｃは、第２レジスタ・テーブルを構成しており、ｍ個の減算器２２Ｂｂの出力すなわち、電圧制御発振器ＶＣＯ０〜ＶＣＯｍ−１から得られるパルス数Ｍ’（ｆ１）〜Ｍ（ｆｍ−１）と期待値Ｍとの差分ｄＭ（ｆ１）〜ｄＭ（ｆｍ−１）をそれぞれ記憶するために使用される。ｍ個の減算器２２Ｂｂは、差分ｄＭ（ｆ１）〜ｄＭ（ｆｍ−１）を算出するために使用される。コンパレータ・セレクタ回路２２Ｂｄは、差分ｄＭ（ｆ１）〜ｄＭ（ｆｍ−１）の絶対値同士を互いに比較して、その絶対値が最小のものを選択するために使用される。コンパレータ・セレクタ回路２２Ｂｄは、差分ｄＭ（ｆ１）〜ｄＭ（ｆｍ−１）の中から最小の絶対値をもつものに対応する電圧制御発振器を選択すべく、選択信号ＶＣＯＳＥＬを生成してデコーダ２３Ｂに向けて出力する。
【００８６】
デコーダ２３Ｂは、演算回路２２Ｂより出力されたＶＣＯ選択信号ＶＣＯＳＥＬを所定の方式に従ってデコード（復号）してｍ個のＶＣＯ選択信号ＶＣＯsel<0>〜ＶＣＯsel<m-1>を生成し、電圧制御発振器ＶＣＯ０〜ＶＣＯｍ−１の基準電流源Ｉ０〜Ｉｍ−１に接続されたスイッチにそれぞれ供給する。こうして、電圧制御発振器ＶＣＯ０〜ＶＣＯｍ−１のいずれか一つが選択的に起動せしめられることになる。その結果、必要に応じてｍ個の電圧制御発振器ＶＣＯ０〜ＶＣＯｍ−１を切り替えて使用できるようになる。
【００８７】
なお、ローパスフィルタ３４が出力する制御電圧Ｖｃｎｔは、電圧制御発振器ＶＣＯ０〜ＶＣＯｍ−１の中で使用（起動）されているものの発振周波数を変更するために使用される。このため、ＰＬＬ動作に入ると、位相周波数比較器３２で検出された基準信号（ｆｒ）と帰還（Ｎ分周）信号（ｆｎ）の間の位相または周波数の差に応じて、使用されている電圧制御発振器の発振周波数が変更せしめられる。その結果、前記位相差または周波数差を徐々に収束させることが可能となる。
【００８８】
次に、以上の構成を持つ第３実施形態のＰＬＬ周波数シンセサイザ１Ｂの周波数選択動作について、図１０を参照しながら説明する。
【００８９】
周波数選択動作は、図１０に示すフローチャートに従って実行される。すなわち、まず最初に、所望の発振周波数に対応する期待値Ｍと、ＶＣＯブロック１０Ｂに設けられている電圧制御発振器ＶＣＯ０〜ＶＣＯｍ−１の総数ｍを、演算回路２２Ｂで設定する（ステップＳ２１）。そして、電圧制御発振器ＶＣＯ０〜ＶＣＯｍ−１の中で最初に選択されるべきとして設定されているものを選択する（ステップＳ２２）。
【００９０】
その後、セレクタ信号ＬＰＳＥＬの値を１に設定する（ステップＳ２３）。これにより三つの切替スイッチ４１、４２、４３が切り替わり、図６に破線で示す三つの経路が有効になって周波数選択動作が開始する。すなわち、ローパスフィルタ３４はチャージポンプ３３から切り離されると同時に、切り離されたローパスフィルタ３４には、切替スイッチ４１を介してバイアス電圧源４４からバイアス電圧Ｖｂｉａｓが印加される。また、ＶＣＯセレクタ２０Ｂのカウンタ２１Ｂは、切替スイッチ４２を介してＲ分周信号（ｆｒ）が供給され、切替スイッチ４３を介してＰ分周信号（ｆｐｓｃ）が供給される。
【００９１】
カウンタ２１Ｂは、切替スイッチ４１、４２、４３が切り替わると直ちにＰ分周信号（ｆｐｓｃ）のパルス数のカウントを開始し（ステップＳ２４）、ｊの値とＲ分周信号（ｆｒ）のパルス幅で設定されるカウント期間Ｔ１が経過するとカウントを終了する（ステップＳ２５）。こうして、そのカウント期間Ｔ１中に存在するＰ分周信号のパルス総数Ｍ’を得る。こうして得たパルス総数Ｍ’は、演算回路２２Ｂに入力され、最初に選択された電圧制御発振器に対応する、第１レジスタ・テーブル内の一つのレジスタ２２Ｂａに記憶（格納）される。
【００９２】
次に、演算回路２２Ｂは、全ての電圧制御発振器ＶＣＯ０〜ＶＣＯｍ−１について選択が完了したか否かを判定する（ステップＳ２７）。全電圧制御発振器ＶＣＯ０〜ＶＣＯｍ−１について上記と同様の選択が完了するまでは、ステップＳ２７の判定結果は「ＮＯ」であるから、ステップＳ２８に進み、現在使用している電圧制御発振器に代えて他の電圧制御発振器にシフトする、すなわち切り替える。そして、カウンタ２１Ｂをリセットして（ステップＳ２９）からステップＳ２４〜Ｓ２７をもう一度実行する。
【００９３】
以後、同様にして、全電圧制御発振器ＶＣＯ０〜ＶＣＯｍ−１について上記と同様の選択が完了するまで、ステップＳ２４〜Ｓ２７を繰り返し実行する。なお、全電圧制御発振器ＶＣＯ０〜ＶＣＯｍ−１を選択する際の順序は任意である。こうして、全電圧制御発振器ＶＣＯ０〜ＶＣＯｍ−１について、カウント期間Ｔ１中に存在するＰ分周信号のパルス数Ｍ’が得られる。こうして得られたｍ個のパルス数をＭ’（ｆ０）〜Ｍ’（ｆｍ−１）と表すと、ステップＳ３０に進む直前には、演算回路２２Ｂのｍ個のレジスタ２２Ｂａ（第１レジスタテーブル）にＭ’（ｆ０）〜Ｍ’（ｆｍ−１）がそれぞれ記憶されていることになる。
【００９４】
次に、ｍ個の減算器２２Ｂｂを用いて、期待値Ｍとｍ個のパルス数Ｍ’（ｆ０）〜Ｍ’（ｆｍ−１）の差分ｄＭを算出する（ステップＳ３０）。そして、それらの差分ｄＭを第２レジスタ・テーブルに記憶する（ステップＳ３１）。こうして得られたｍ個の差分をｄＭ（ｆ０）〜ｄＭ（ｆｍ−１）と表すと、ステップＳ３２に進む直前には、演算回路２２Ｂのｍ個のレジスタ２２Ｂｃに差分ｄＭ（ｆ０）〜ｄＭ（ｆｍ−１）がそれぞれ記憶されていることになる。
【００９５】
その後、コンパレータ・セレクタ回路２２Ｂｄにより、差分ｄＭ（ｆ０）〜ｄＭ（ｆｍ−１）の絶対値同士を順次比較し（ステップＳ３２）、ＶＣＯ選択信号ＶＣＯＳＥＬを介して絶対値が最小である差分ｄＭに対応する電圧制御発振器を選択する（ステップＳ３３）。そして、セレクタ信号ＬＰＳＥＬの値を０に復帰させる（ステップＳ３４）と、三つの切替スイッチ４１、４２、４３が再び切り替わり、図６に破線で示す三つの経路が無効になって周波数選択動作が終了する。その結果、ローパスフィルタ３４がチャージポンプ３３に接続されると共に、カウンタ２１ＢへのＲ分周信号（ｆｒ）とＰ分周信号（ｆｐｓｃ）の供給が停止される。こうして、ＶＣＯセレクタ２０ＢがＰＬＬループから分離され、公知のＰＬＬ動作が開始する（ステップＳ３５）。このＰＬＬ動作により、出力信号の周波数ｆｖｃｏは所望の電圧制御発振器の発振周波数に徐々に収束していく。
【００９６】
なお、上記説明において、最初に選択する電圧制御発振器は任意であり、また、ステップＳ２７で「ＮＯ」と判定された後に、ステップＳ２８でどの順で電圧制御発振器を選択していくかは任意である。
【００９７】
以上説明したように、第３実施態のＰＬＬ周波数シンセサイザ１Ｂでは、第１実施形態のＰＬＬ周波数シンセサイザ１においてｍ個の電圧制御発振器ＶＣＯ０〜ＶＣＯｍ−１の切替がそれらの基準電流源Ｉ０〜Ｉｍ−１のオン・オフによって実現されているから、第１実施形態の場合と同一の効果が得られることが明らかである。
【００９８】
さらに、第３実施形態では、ステップＳ２４〜Ｓ２７までをｍ回実行することにより、全電圧制御発振器ＶＣＯ０〜ＶＣＯｍ−１についてＰ分周信号のパルス数Ｍ’（ｆ０）〜Ｍ’（ｆｍ−１）が第１レジスタテーブル（レジスタ２２Ｂａ）に格納されるため、その後に周波数変更動作を繰り返す際にはパルス数Ｍ’（ｆ０）〜Ｍ’（ｆｍ−１）を得るためのカウント動作が不要となる。よって、第１及び第２の実施形態に比べて周波数選択動作がより高速に行える、という効果がある。
【００９９】
（変形例）
上記第１〜第３の実施形態は本発明を具体化した例を示すものである。したがって、本発明はこれらの実施形態に限定されるものではなく、本発明の趣旨を外れることなく種々の変形が可能であることは言うまでもない。例えば、第２実施形態のＶＣＯブロック１０Ａの構成（図２参照）を第３実施形態（図６参照）に適用してもよいし、その逆も可能である。
【０１００】
【発明の効果】
以上説明したように、本発明のＰＬＬ周波数シンセサイザ及びその最適発振周波数自動選択方法によれば、（ａ）高い周波数比較精度を保ちながら高速ロックアップを実現することができる、（ｂ）製造時に生じる特性のバラツキに起因して電圧制御発振器の発振周波数が変動しても、自動的に所望の発振周波数で発振させることができる、（ｃ）電圧制御発振器のキャリア電力対ノイズ電力比特性を損なうことなく、発振周波数の範囲を拡大することができる、（ｄ）周波数変更動作を繰り返す際の周波数選択動作が高速に行われる、という効果が得られる。
【図面の簡単な説明】
【図１】本発明の第１実施形態の周波数シンセサイザの構成を示す機能ブロック図である。
【図２】本発明の第２実施形態の周波数シンセサイザの構成を示す機能ブロック図である。
【図３】本発明の第１〜第３実施形態の周波数シンセサイザに使用される切替スイッチの構成を示す図である。
【図４】本発明の第１〜第３実施形態の周波数シンセサイザによって得られる、発振周波数と制御と電圧の関係を示すグラフである。
【図５】本発明の第１〜第３実施形態の周波数シンセサイザのパルスカウント動作を示すタイミングチャートである。
【図６】本発明の第３実施形態の周波数シンセサイザの構成を示す機能ブロック図である。
【図７】本発明の第３実施形態の周波数シンセサイザに使用されるＶＣＯセレクタ中の演算回路の構成を示す機能ブロック図である。
【図８】本発明の第１実施形態の周波数シンセサイザの動作を示すフローチャートである。
【図９】本発明の第２実施形態の周波数シンセサイザの動作を示すフローチャートである。
【図１０】本発明の第３実施形態の周波数シンセサイザの動作を示すフローチャートである。
【図１１】従来の周波数シンセサイザの構成を示す機能ブロック図である。
【符号の説明】
１、１Ａ、１Ｂ ＰＬＬ周波数シンセサイザ
１０ ＶＣＯブロック
ＶＣＯ０〜ＶＣＯｍ−１ 電圧制御発振器
Ｌ 誘導素子
Ｃｖ 可変容量素子
Ｃ０〜Ｃｍ−１ 固定容量素子
−Ｇ 抵抗素子
Ｄ０〜Ｄｍ−１ 発振回路
Ｉ１〜Ｉｍ−１ 基準電流源
２０ ＶＣＯセレクタ
２１、２１Ａ、２１Ｂ カウンタ
２２、２２Ａ、２２Ｂ 演算回路
２２Ｂａ レジスタ
２２Ｂｂ 減算器
２２Ｂｃ レジスタ
２２Ｂｄ コンパレータ・セレクタ回路
２３、２３Ａ、２３Ｂ デコーダ
３１ Ｒ分周器
３２ 位相周波数比較器
３３ チャージポンプ（ＣＰ）
３４ ローパスフィルタ（ＬＰＦ）
３５、３５Ａ、３５Ｂ Ｎ分周器
３５Ａａ、３５Ｂａ Ｎ／Ａカウンタ
３５Ａｂ、３５Ｂｂ プリスケーラ
４１、４２、４３ 切替スイッチ
４４ バイアス電圧源
Ｔ１ カウント期間
Ｔ２ 演算期間
Claims (8)
- 異なる発振周波数を生成する複数の電圧制御発振器を含む電圧制御発振手段と、
複数の前記電圧制御発振器のいずれか一つを選択する選択信号を生成・出力する選択手段と、
選択された一つの前記電圧制御発振器の出力信号またはその分周信号と、基準周波数を持つ基準信号またはその分周信号との位相差を検出する位相比較手段と、
検出された前記位相差に応じて、前記電圧制御発振手段を制御する制御電圧を生成する制御電圧生成手段とを備え、
前記選択手段は、前記基準信号またはその分周信号に基づいて設定される計数期間内に存在する前記出力信号またはその分周信号のパルス数を計数する計数手段と、当該計数手段によって得られるパルス数を前記電圧制御発振器の全てについて記憶可能な記憶手段と、当該記憶手段に記憶された前記パルス数と所望の発振周波数に対応するパルス数との差分を前記電圧制御発振器の全てについて算出すると共に、それら差分の絶対値が最小となる前記電圧制御発振器を選択する旨の前記選択信号を生成する演算手段とを有するＰＬＬ周波数シンセサイザ。 - 周波数選択動作の際に、前記基準信号またはその分周信号と前記出力信号またはその分周信号とを前記選択手段内の前記計数手段に供給し、ＰＬＬ動作の際にはその供給を停止するためのスイッチ手段を備えている請求項１に記載のＰＬＬ周波数シンセサイザ。
- 複数の前記電圧制御発振器がそれぞれ容量素子を含んでおり、それらの容量素子の一つが前記選択信号によって選択されるように構成されている請求項１または２に記載のＰＬＬ周波数シンセサイザ。
- 複数の前記電圧制御発振器がそれぞれ発振回路に基準電流を供給する基準電流源を含んでおり、それらの基準電流源の一つが前記選択信号によって選択されるように構成されている請求項１または２に記載のＰＬＬ周波数シンセサイザ。
- 異なる発振周波数を生成する複数の電圧制御発振器を含む電圧制御発振手段と、
複数の前記電圧制御発振器のいずれか一つを選択する選択信号を生成・出力する選択手段と、
選択された一つの前記電圧制御発振器の出力信号またはその分周信号と、基準周波数を持つ基準信号またはその分周信号との位相差を検出する位相比較手段と、
検出された前記位相差に応じて、前記電圧制御発振手段を制御する制御電圧を生成する制御電圧生成手段とを備えてなるＰＬＬ周波数シンセサイザにおける発振周波数選択方法であって、
前記基準信号またはその分周信号に基づいて計数期間を設定するステップと、
前記計数期間内に存在する前記出力信号またはその分周信号のパルス数を計数するステップと、
当該計数するステップによって得られるパルス数を前記電圧制御発振器の全てについて記憶するステップと、
記憶した前記パルス数と所望の発振周波数に対応するパルス数との差分を前記電圧制御発振器の全てについて算出するステップと、
前記差分の絶対値が最小となる前記電圧制御発振器を選択する旨の前記選択信号を生成するステップと
を備えているＰＬＬ周波数シンセサイザの発振周波数選択方法。 - 周波数選択動作の際に、前記基準信号またはその分周信号と前記出力信号またはその分周信号とを前記選択手段に供給し、ＰＬＬ動作の際にはその供給を停止する請求項５に記 載のＰＬＬ周波数シンセサイザの発振周波数選択方法。
- 複数の前記電圧制御発振器がそれぞれ容量素子を含んでおり、それらの容量素子の一つが前記選択信号によって選択されるように構成されている請求項５または６に記載のＰＬＬ周波数シンセサイザの発振周波数選択方法。
- 複数の前記電圧制御発振器がそれぞれ発振回路に基準電流を供給する基準電流源を含んでおり、それらの基準電流源の一つが前記選択信号によって選択されるように構成されている請求項５または６に記載のＰＬＬ周波数シンセサイザの発振周波数選択方法。
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| TWI342676B (en) * | 2007-09-12 | 2011-05-21 | Richwave Technology Corp | Multi-band electronic apparatus and multi-band signal processing method |
| JP2009105651A (ja) * | 2007-10-23 | 2009-05-14 | Panasonic Corp | Ｐｌｌ回路及び無線通信システム |
| KR101316890B1 (ko) | 2007-11-08 | 2013-10-11 | 삼성전자주식회사 | 주파수 합성기의 주파수 보정장치 및 그 방법 |
| CN102281066A (zh) * | 2011-04-15 | 2011-12-14 | 上海迦美信芯通讯技术有限公司 | 用于双通道多模射频接收机的频率综合器 |
| US9106370B1 (en) * | 2014-09-25 | 2015-08-11 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Enhanced clock and data recovery acquisition in the presence of large frequency offsets |
| CN105577178B (zh) * | 2015-12-11 | 2018-12-25 | 中国航空工业集团公司西安航空计算技术研究所 | 一种宽带低相位噪声Sigma-Delta锁相环 |
| US11073570B1 (en) * | 2020-05-28 | 2021-07-27 | Western Digital Technologies, Inc. | Detecting problematic voltage signals from charge pumps |
| CN112671397B (zh) * | 2021-01-13 | 2023-06-09 | 河南科技大学 | 辅助锁相环加速充电的开关控制逻辑电路及锁相环电路 |
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| JPH10200406A (ja) | 1997-01-08 | 1998-07-31 | Ricoh Co Ltd | Ｐｌｌ回路 |
| US6150891A (en) * | 1998-05-29 | 2000-11-21 | Silicon Laboratories, Inc. | PLL synthesizer having phase shifted control signals |
| JP3384755B2 (ja) * | 1998-11-26 | 2003-03-10 | 三洋電機株式会社 | Ｐｌｌシンセサイザ回路 |
| JP2001144613A (ja) | 1999-11-15 | 2001-05-25 | Sanyo Electric Co Ltd | Ｐｌｌシンセサイザ回路 |
| JP2001251186A (ja) | 2000-03-03 | 2001-09-14 | Nec Microsystems Ltd | Ｐｌｌ回路 |
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| US6545547B2 (en) * | 2000-08-18 | 2003-04-08 | Texas Instruments Incorporated | Method for tuning a VCO using a phase lock loop |
| US6583675B2 (en) * | 2001-03-20 | 2003-06-24 | Broadcom Corporation | Apparatus and method for phase lock loop gain control using unit current sources |
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