CN112671397B - 辅助锁相环加速充电的开关控制逻辑电路及锁相环电路 - Google Patents

Abstract

本发明涉及辅助锁相环加速充电的开关控制逻辑电路及锁相环电路，属于半导体集成电路设计领域，所述锁相环电路包含鉴频鉴相器（PFD）、电荷泵（CP）、环路滤波器（LPF）、压控振荡器（VCO）、分频器（DIV）和开关控制逻辑电路，重点设计的对象是开关控制逻辑电路，该设计与现有技术的锁相环辅助充电快速锁定电路相比，器件更少，电路更简单、反应速度加快、占用面积小，同时可以达到在缩短锁相环充电时间的同时，减小锁相环输出信号失真的概率。

Description

辅助锁相环加速充电的开关控制逻辑电路及锁相环电路

技术领域

本发明属于半导体集成电路设计技术领域，具体地，涉及辅助锁相环加速充电的开关控制逻辑电路及锁相环电路。

背景技术

锁相环是集成电路设计中的重要信号源模块，广泛应用于通信领域，因此，锁相环加速充电技术也是非常重要的研究和改进方向，其对于提升锁相环的工作效率有着至关重要的影响。传统的锁相环电路（如图1所示），由（PFD）鉴频鉴相器，（CP）电荷泵，（LPF）滤波器，（VCO）压控振荡器和（DIV）分频器所组成。在传统锁相环电路的基础之上增加辅助充电开关逻辑模块（如图2所示），可以增大输出电流以加速滤波器电容的充电，进而加速压控振荡器的控制电压变化，缩短锁相时间。

与此同时，也会引发两个问题。例如，在申请号为CN201910144751.3、名称为“一种快速锁定的锁相环电路”的发明申请中，如附图4所示，传统的锁相环外加辅助充电电路，会出现锁相环电路在开启初期，锁相环辅助充电模块迟迟无法充电的情况，延缓了充电时间。再例如，在潘鸿泽等“一种快速锁定锁相环的方案设计”一文中，如图10，锁相环外加改进型辅助充电电路，虽然可有效避免锁相环辅助充电模块延迟跳变，延缓充电时间的情况，但同时又会出现两个新的问题：1、该改进型电路虽然可以在初始状态快速进入充电模式，但由于在初始阶段的充电时间过长，从而导致锁相环输出电压和输出频率产生失真；2、电路结构采用更多的晶体管和逻辑门资源，增大了信号传输延迟，使得辅助加速的开关逻辑电路进入正常鉴频鉴相工作模式的时间拖长，影响了该电路的正常充电效率。

发明内容

为了解决现有技术中的不足，本发明的目的一在于提供一种辅助锁相环加速充电的开关控制逻辑电路，目的二在于提供一种锁相环电路，所述锁相环电路包含所述开关控制逻辑电路。所述开关控制逻辑电路通过简化逻辑电路结构，减少电路构成所用逻辑门器件的数量，达到缩短开关逻辑电路的反应工作时间，最终，实现了加速锁相环充电与抑制输出信号失真两种性能指标的平衡。

为了实现上述目的，本发明采用的具体方案为：

一种辅助锁相环加速充电的开关控制逻辑电路，包括二选一数据选择器、分频器、数据比较器、D型触发器和由双反相器组成的缓冲器；

Vref信号与Vvco信号从左到右依次连接所述缓冲器、数据比较器和D型触发器；

所述开关控制逻辑电路的上支路由依次连接的二选一数据选择器和两个五分频电路构成；所述五分频电路是通过分频器实现的；

所述D型触发器反相输出端和分频器输出端均连接与非门，输出OUT信号。

具体地，所述数据比较器由与非门、与门、或门三种逻辑门组成。

本发明还提供一种锁相环电路，包括鉴频鉴相器、电荷泵、环路滤波器、压控振荡器、分频器和所述开关控制逻辑电路。

有益效果：

1、本发明所述开关控制逻辑电路，通过简化逻辑电路结构，减少了电路构成所用逻辑门器件的数量，能够更快地进入正常鉴频鉴相工作模式，同时占用面积减小；达到了缩短开关逻辑电路的反应工作时间的目的。

2、本发明所述开关控制逻辑电路能够减少锁相环充电的时间，有效地防止在初始阶段充电时间过长而导致的锁相环输出电压和输出频率失真，实现了加速锁相环充电与抑制输出信号失真两种性能指标的平衡。

附图说明

图1是为传统技术中的锁相环的电路示意图；

图2是外加辅助充电开关逻辑模块的锁相环的电路示意图；

图3是本发明的锁相环辅助充电模块的开关控制逻辑电路的电路示意图；

图4是本发明的锁相环辅助充电模块的开关控制逻辑电路的数据比较器电路示意图；

图5是本发明的辅助充电模块的输出充电电压随时间变化的仿真波形图。

具体实施方式

下面将结合本发明实施例，对本发明实施例中的技术方案进行清楚、完整地描述。

在本发明的描述中，需要理解的是，术语“左”、“右”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以及特定的方位构造和操作，因此不能理解为对本发明的限制。

实施例1

一种辅助锁相环加速充电的开关控制逻辑电路，具体设计的电路图如图3所示，所述开关控制逻辑电路的功能类似于一个小型鉴频鉴相器（PFD）的功能，Vref为输入参考信号，Vvco则为锁相环输出反馈信号，根据两信号的相位差控制输出OUT信号为1或0。

如图3所示，所述开关控制逻辑电路由二选一数据选择器（MUX2），分频器(DIV)，数据比较器，D触发器(DFF)，由双反相器组成的缓冲器共同构成。

电路中各个模块的作用分别为：

1、Vref与Vvco输入信号连接由双反相器组成的缓冲器，用于输入参考波形和锁相环反馈波形的边沿整形，以帮助开关控制电路能更精确和快速地发挥鉴频鉴相功能，最终加速锁相环辅助充电模块的充电过程。

2、在所述缓冲器的下一级，是一个数据比较器，其内部电路结构如图4所示。数据比较器由与非门，与门，或门三种逻辑门组成。对比同类二进制比较器结构（如“一种快速锁定锁相环的方案设计”中所述），所提出的数据比较器电路中逻辑门器件数量更少，电路结构更加简单，因此，该电路可降低由逻辑门自身导致的信号传输延迟，进而减小了开关控制逻辑电路启动至正常鉴频鉴相工作模式的时间。

3、所述数据比较器下一级连接D型触发器，作用是锁存前一个周期得到的高位信号。

4、所述D型触发器反相输出端与分频器输出端，连接到与非门，作用是使开关控制逻辑电路在初期快速升至高电平，与非门的s端初始状态为低电平（s=0），因此OUT信号必输出为高电平。则此刻图2中的开关受该高电平控制以导通，使得辅助充电模块中的电荷泵（CP）与锁相环中的电荷泵同时提供双倍电流，以给滤波器中的电容快速充电，因此将加快压控振荡器的频率调节进而加速锁定。

5、最后，开关控制逻辑电路的上支路由一个二选一数据选择器、两个五分频电路（div5）构成。它的作用有两个：1、通过减少分频器的数量，缩短锁相环辅助充电模块在初期s=0时的充电时间，防止过充电导致的锁相环输出电压和频率的失真；2、分频器的输出信号s的初始态s=0时，二选一数据选择器处于选择并输出参考信号Vref至分频器状态。例如，当输入参考信号Vref的周期为T=40ns时，经过5×5=25分频以后周期变为1us，即可以在初始1us内使开关控制逻辑电路的输出一直保持高电平。在此状态下，辅助充电模块中的开关导通，使得电荷泵向下一级滤波器中的电容快速充电；而当s=1时，二选一数据选择器停止工作，开关控制逻辑电路的输出是高是低，是否打开开关，则由与非门的另一个输入端，也就是D触发器的输出所决定。

本发明所述开关控制逻辑电路能够实现模式鉴别的功能，提供更大的电流，辅助锁相环加速充电，鉴频鉴相功能的具体过程如下：

1、当Vref=1（高电平），而Vvco=0（低电平）的时候，数据比较器的A1端VA1=1（高电平），VB1=0（低电平），经过数据比较器以后的输出为高电平，D触发器的输入端为高电平，输出也为高电平，反相以后为低电平，使得与非门的输出为高电平，开关打开，辅助充电模块中的电荷泵开始充电。

2、当Vref=1（高电平），而Vvco=1（高电平）的时候，数据比较器的A1端VA1=1（高电平），VB1=1（高电平），经过数据比较器以后的输出为低电平，D触发器的输入端为低电平，输出也为低电平，反相以后为高电平，使得与非门的输出为低电平（此时的s=1），开关断开，辅助充电模块中的电荷泵停止充电。

3、当Vref=0（低电平），而Vvco=1（高电平）的时候，数据比较器的A1端VA1=0（高电平），VB1=1（高电平），经过数据比较器以后的输出为高电平，D触发器的输入端为高电平，输出也为高电平，反相以后为低电平，使得与非门的输出为高电平（此时的s=1），开关合并，辅助充电模块中的电荷泵开始充电。

4、当Vref=0（低电平），而Vvco=0（低电平）的时候，数据比较器的A1端VA1=0（高电平），VB1=0（低电平），经过数据比较器以后的输出为低电平，D触发器的输入端为低电平，输出也为低电平，反相以后为高电平，使得与非门的输出为低电平（此时的s=1），开关断开，辅助充电模块中的电荷泵停止充电。

本发明所述开关控制逻辑电路所实现功能的真值表如下表1所示，其中，1代表高电平，0代表低电平，Vref代表输入信号，Vvco代表反馈信号，A1与B1代表数据比较器的输入端，D为数据比较器的输出端与D触发器的输入端。锁相环充电图如图5所示，由该图可得出如下的结论：1、该锁相环辅助充电模块不仅仅减少了锁相环充电的时间；2、使得开关控制逻辑电路能够更快地进入正常鉴频鉴相工作模式，同时占用面积减小；3、有效地防止在初始阶段充电时间过长，而导致的锁相环输出电压和输出频率失真。

表1：本发明的锁相环辅助充电模块的开关控制逻辑电路所实现功能的真值表。

Vref	Vvco	A1	B1	D	s	OUT
							1	0	1	0	1	1	1
1	1	1	1	0	1	0
							0	1	0	1	1	1	1
0	0	0	0	0	1	0

需要说明的是，以上所述的实施方案应理解为说明性的，而非限制本发明的保护范围，本发明的保护范围以权利要求书为准。对于本领域技术人员而言，在不背离本发明实质和范围的前提下，对本发明作出的一些非本质的改进和调整仍属于本发明的保护范围。

Claims (3)

1.一种辅助锁相环加速充电的开关控制逻辑电路，其特征在于：包括二选一数据选择器、分频器、数据比较器、D型触发器和由双反相器组成的缓冲器；

Vref信号与Vvco信号从左到右依次连接所述缓冲器、数据比较器和D型触发器；

所述开关控制逻辑电路的上支路由依次连接的二选一数据选择器和两个五分频电路构成；所述五分频电路是通过所述分频器实现的；

所述D型触发器反相输出端和分频器输出端均连接与非门，输出OUT信号。

2.根据权利要求1所述的开关控制逻辑电路，其特征在于：所述数据比较器由与非门、与门、或门三种逻辑门组成。

3.一种锁相环电路，其特征在于：包括鉴频鉴相器、电荷泵、环路滤波器、压控振荡器、分频器和如权利要求1或2所述的开关控制逻辑电路。

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