TWI751767B - 一種用於低功率應用的時脈資料回復迴路穩定性改善裝置及相位偵測器 - Google Patents
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Abstract
本發明提供一種相位偵測器，包含第一取樣元件、第二取樣元件、第一比較元件、第一脈寬調整模組以及第一輸出元件。第一取樣元件與第二取樣元件分別對應第一時脈訊號及第二時脈訊號對資料訊號進行取樣並輸出第一取樣值及第二取樣值。第一比較元件接收第一取樣值與第二取樣值並輸出第一比較訊號。第一脈寬調整模組於第三時脈訊號的正緣點與第一調整時脈訊號的正緣點之間的時間間隔內輸出第一調整訊號。第一輸出元件將第一比較訊號與第一調整訊號進行邏輯運算後輸出第一輸出訊號。
Description
本發明是關於一種時脈資料回復迴路穩定性改善裝置，特別是關於一種提供適當脈波寬度的時脈資料回復迴路穩定性改善裝置。
時脈資料回復(Clock data recovery,CDR)電路常被用於高速傳輸的應用中，通常用以例如透過擷取資料訊號的上升/下降邊緣來回復輸入資料訊號的相位及/或頻率資訊。而習知的CDR電路，如圖1所示，例如包含相位偵測器(Phase detector,PD)、充電泵(Charge pump,CP)、迴路濾波器(Loop filter,LF)以及壓控震盪器(Voltage-controlled oscillator,VCO)。
因應操作速度的提高，目前被廣泛使用的時脈資料回復電路架構大多採用1/N速率(Rate)的架構，N為任意正整數。1/N速率的時脈資料回復電路架構不僅能克服壓控震盪器在製程上的限制並且能使時脈資料回復電路整體的消耗功率降低。在1/N速率的架構下，相位偵測器，例如為碰撞(Bang-Bang)型相位偵測器，會產生出N單位週期(Unit interval,UI)的脈波寬度。當N值越大時，充
電泵在充電和放電的時間也隨之拉長，使得迴路濾波器的積分響應(Integral response)影響加重，於是抖動(Jitter)產生增加及/或抖動變大。抖動產生增加或抖動變大皆會導致時脈資料回復迴路穩定性不良，而影響產品品質。
因此，如何改善應用於高速操作時或高N值時，時脈資料回復迴路的穩定性，將會是本領域技術研發的一大目標。
本發明目的之一在於提供一種時脈資料回復迴路穩定性改善裝置。
本發明提供一種相位偵測器，包含第一取樣元件、第二取樣元件、第一比較元件、第一脈寬調整模組以及第一輸出元件。第一取樣元件對應第一時脈訊號對資料訊號進行取樣並輸出第一取樣值。第二取樣元件對應第二時脈訊號對資料訊號進行取樣並輸出第二取樣值。第一比較元件耦接於第一取樣元件及第二取樣元件且接收第一取樣值與第二取樣值。當第一取樣值與第二取樣值為不同時，第一比較元件輸出第一比較訊號。第一脈寬調整模組接收第三時脈訊號及第一調整時脈訊號。其中第三時脈訊號的正緣點與第一調整時脈訊號的正緣點之間有時間間隔，第一脈寬調整模組於時間間隔的區間內輸出第一調整訊號。第一輸出元件耦接第一比較元件及第一脈寬調整模組且接收第一比較訊號與第一調整訊號。第一輸出元件將第一比較訊號與第一調整訊號進行邏輯運算後輸出第一輸出訊號。
如上所述，透過第一脈寬調整模組接收時脈訊號以及第一調整時脈訊號並輸出調整訊號，藉此提供適當的脈波寬度。當充電泵根據適當脈波寬度
進行充電或放電時，時脈資料回復電路的抖動產生或影響將會降低。藉此達到改善時脈資料回復電路迴路穩定性的目的。
100,200,300:相位偵測器
111-1118:取樣元件
121-1218:比較元件
131-1318:脈寬調整模組
141-1418:輸出元件
DS:資料訊號
CLK1-CLK18:時脈訊號
D1-D18:取樣值
CS1-CS18:控制訊號
AS1-AS18:調整訊號
OS1-OS18:輸出訊號
XOR1,NOT1,AND1,AND2:邏輯閘
圖1為習知的時脈資料回復電路架構示意圖。
圖2為本發明第一實施例中，相位偵測器的示意圖。
圖3為本發明第一實施例中，相位偵測器的訊號時序圖。
圖4為本發明第二實施例中，相位偵測器的示意圖。
圖5為本發明第二實施例中，相位偵測器的訊號時序圖。
圖6為本發明第三實施例中，相位偵測器的示意圖。
圖7為本發明第四實施例中，相位偵測器的示意圖。
圖8為本發明第四實施例中，相位偵測器的訊號時序圖。
以下將以圖式及詳細敘述清楚說明本揭示內容之精神，任何所屬技術領域中具有通常知識者在瞭解本揭示內容之實施例後，當可由本揭示內容所教示之技術，加以改變及修飾，其並不脫離本揭示內容之精神與範圍。
關於本文中所使用之『第一』、『第二』、...等，並非特別指稱次序或順位的意思，亦非用以限定本發明，其僅為了區別以相同技術用語描述的元件或操作。關於本文中所使用之『包含』、『包括』、『具有』、『含有』等等，均為開放性的用語，即意指包含但不限於。
關於本文中所使用之用詞(terms)，除有特別註明外，通常具有每個用詞使用在此領域中、在此揭露之內容中與特殊內容中的平常意義。某些用以描述本揭露之用詞將於下或在此說明書的別處討論，以提供本領域技術人員在有關本揭露之描述上額外的引導。
在附圖中，為了清楚起見，放大了層、板、區域或空間等的厚度。在整個說明書中，相同的附圖標記表示相同的元件。應當理解，當諸如層、板、區域或空間的元件被稱為在另一元件「上」或「連接到」另一元件時，其可以被解釋為直接在另一元件上或與另一元件連接，或是可解釋為具有或存在中間元件在元件與另一元件之間。如本文所使用的「連接」或「耦接」可以指物理及/或電性連接。再者，為簡化附圖及凸顯附圖所要呈現之內容，附圖中習知的結構或元件將可能以簡單示意的方式繪出或是以省略的方式呈現。
請參照圖2，本發明提供一種相位偵測器100，包含第一取樣元件111、第二取樣元件112、第一比較元件121、第一脈寬調整模組131以及第一輸出元件141。第一取樣元件111對應第一時脈訊號CLK1對資料訊號DS進行取樣並輸出第一取樣值D1。第二取樣元件112對應第二時脈訊號CLK2對資料訊號DS進行取樣並輸出第二取樣值D2。具體來說，第一取樣元件111及/或第二取樣元件112可以但不限於為正反器(Flip-flop)或其他依據時脈訊號進行取樣之元件。此外，取樣元件111、112分別對應時脈訊號CLK1、CLK2的定義例如但不限於為依據時脈訊號CLK1、CLK2的上緣點及/或下緣點進行邊緣觸發(Edge-triggered)。資料訊號DS與取樣值D1、D2例如但不限於為序列式數位訊號以及序列式數位訊號中的位元值。
第一比較元件121耦接於第一取樣元件111及第二取樣元件112且接收第一取樣值D1與第二取樣值D2。具體來說，第一比較元件121例如但不限於為比較器或是邏輯閘，且較佳為互斥或(Exclusive OR,XOR)邏輯閘。當第一取樣值D1與第二取樣值D2為不同時，第一比較元件121輸出第一比較訊號CS1。舉例來說，第一取樣值D1的數值為二進制(Binary)數值的「1」，第二取樣值D2的數值為二進制數值的「0」，則第一取樣值D1與第二取樣值D2為不同。第一比較訊號CS1的定義例如為第一取樣值D1與第二取樣值D2的比較結果。舉例來說，當第一取樣值D1與第二取樣值D2為不同時，第一比較訊號CS1為二進制數值的「1」。反之當第一取樣值D1與第二取樣值D2為相同時，第一比較訊號CS1為二進制數值的「0」。須說明的是，上述示例僅是為了說明實施例而非為了限制本發明。
請參照圖2以及圖3，第一脈寬調整模組131接收第三時脈訊號CLK3及第一調整時脈訊號ACK1。舉例來說，第一脈寬調整模組131可以但不限於透過邏輯電路或者開關電路來實現。其中第三時脈訊號CLK3的正緣點P3與第一調整時脈訊號ACK1的正緣點PA1之間有時間間隔TS。具體來說，第一時脈訊號CLK1、第二時脈訊號CLK2及第三時脈訊號CLK3的時脈寬度(Pulse width,PW)彼此相同。此外，第一時脈訊號CLK1的正緣點P1、第二時脈訊號CLK2的正緣點P2及第三時脈訊號CLK3的正緣點P3彼此依序落後且落後幅度為落後寬度DW。較佳來說，落後寬度DW為0.5 UI。舉例來說，第二時脈訊號CLK2的正緣點P2落後第一時脈訊號CLK1的正緣點P1的幅度為0.5 UI，並且第三時脈訊號CLK3的正緣點P3落後第二時脈訊號CLK2的正緣點P2的幅度也為0.5 UI。須說明的是，本發明時脈訊號CLK1-CLK3彼此落後的落後寬度DW並不限於0.5 UI。另一方面，
本發明並不限於時脈訊號的數量，換句話說，本發明可具有時脈訊號CLK1-CLKX，數量為X個的時脈訊號，X為任意大於3的正整數。於一實施例中，當相位偵測器100應用於1/N速率架構的時脈資料回復電路時，X會等於兩倍的N。第一調整時脈訊號ACK1可以是時脈訊號CLK1-CLKX中落後第三時脈訊號CLK3的其中之一者。時間間隔TS的寬度較佳而言為0.5 UI、1 UI或1.5 UI。舉例來說，當時脈訊號CLK1-CLKX中每一個時脈訊號依序落後的幅度為0.5 UI且第三時脈訊號CLK3的正緣點P3與第一調整時脈訊號ACK1的正緣點PA1之間的時間間隔TS為0.5 UI時，第一調整時脈訊號ACK1可以為第四時脈訊號CLK4。接下來，第一脈寬調整模組131於時間間隔TS的區間內輸出第一調整訊號AS1。舉例來說，如圖3所示，第一調整訊號AS1在時間間隔TS的區間輸出二進制數值「1」，其餘區間輸出二進制數值「0」。如此可以產生寬度相等於時間間隔TS的第一調整訊號AS1。
第一輸出元件141耦接第一比較元件121及第一脈寬調整模組131且接收第一比較訊號CS1與第一調整訊號AS1。具體來說，第一輸出元件141例如為邏輯電路元件。第一輸出元件141將第一比較訊號CS1與第一調整訊號AS1進行邏輯運算後輸出第一輸出訊號OS1。於一實施例中，邏輯運算為及(AND)邏輯運算，於此實施例中，舉例來說，當第一比較訊號CS1與第一調整訊號AS1皆為二進制數值「1」時，第一輸出訊號OS1為二進制數值「1」。此外，於一實施例中，第一輸出元件141輸出的第一輸出訊號OS1例如可以提供至後端連接的充電泵。於此實施例中第一輸出訊號OS1例如為提供給充電泵的超前訊號(Up signal)或是落後訊號(Down signal)。第一輸出元件141可以依據第一調整訊號AS1的寬度來調整第一比較訊號CS1。時脈資料回復電路藉由上述相位偵測器100，可以
提供充電泵合適的充電及/或放電時間，減少迴路濾波器的積分響應。使整個時脈資料回復電路藉由此設置減少抖動產生。
於一實施例中，請參照圖4及圖5相位偵測器200還包含第三取樣元件113、第二比較元件122、第二脈寬調整模組132以及第二輸出元件142。第三取樣元件113對應第三時脈訊號CLK3對資料訊號DS進行取樣並輸出第三取樣值D3。第二比較元件122耦接於第二取樣元件112及第三取樣元件113且接收第二取樣值D2與第三取樣值D3，當第二取樣值D2與第三取樣值D3為不同時，第二比較元件122輸出第二比較訊號CS2。第二脈寬調整模組132，接收第四時脈訊號CLK4及第二調整時脈訊號ACK2，其中第四時脈訊號CLK4的正緣點P4與第二調整時脈訊號ACK2的正緣點PA2之間有時間間隔TS。第二脈寬調整模組132於時間間隔TS的區間內輸出第二調整訊號AS2。第二輸出元件142耦接第二比較元件122及第二脈寬調整模組132且接收第二比較訊號CS2與第二調整訊號AS2。第二輸出元件142將第二比較訊號CS2與第二調整訊號AS2進行邏輯運算後輸出第二輸出訊號OS2。具體來說，第一時脈訊號CLK1、第二時脈訊號CLK2、第三時脈訊號CLK3及第四時脈訊號CLK4的時脈寬度彼此相同且第一時脈訊號CLK1的正緣點P1、第二時脈訊號CLK2的正緣點P2、第三時脈訊號CLK3的正緣點P3與第四時脈訊號CLK4的正緣點P4彼此依序落後。第四時脈訊號CLK4的正緣點落後第三時脈訊號CLK3的間隔為較佳為0.5 UI。於此實施例中，第一輸出訊號OS1與第二輸出訊號OS2可分別做為充電泵的超前訊號及落後訊號。
於一實施例中，包含相位偵測器200的時脈資料回復電路可以為半速率(1/2-Rate)架構。於此實施例中，時脈訊號的數量為4組CLK1-CLK4。第四時脈訊號CLK4後可以銜接下一周期的第一時脈訊號CLK1_T2，其中第一時脈訊
號CLK1_T2落後第四時脈訊號CLK4的幅度為落後寬度DW。舉例來說，輸入至第一脈寬調整模組131的第一調整時脈訊號ACK1可以為第四時脈訊號CLK4或是下一周期的第一時脈訊號CLK1_T2或第二時脈訊號CLK2_T2。須說明的是，本實施例係說明時脈訊號的循環以及時脈訊號與調整時脈訊號的關係，本發明並不受限於此實施例。
於一實施例中，比較元件121,122、脈寬調整模組131,132以及輸出元件141,142可以為邏輯閘電路所構成。請參照圖6，第一比較元件121可以為互斥或閘XOR1。第一脈寬調整模組131包括反閘NOT1與第一及閘AND1。第一調整時脈訊號ACK1經過反閘NOT1後輸入及閘AND1，第三時脈訊號CLK3輸入及閘AND1。第一輸出元件141可以為第二及閘AND2。透過邏輯閘組成，可以使用簡單的方式達成上述相位偵測器100,200的架構。須說明的是，本實施例僅為說明本發明可透過邏輯閘實現，並非為了限制本發明，任何本領域通常知識者依據本發明的實施樣態使用不同邏輯閘元件，當屬於本發明之範疇。此外，圖6中取樣元件111,112,113僅為舉例而使用D型正反器，並非為了限制本發明。
於一實施例中，本發明可以透過增加相位偵測器以及時脈訊號的數量來應用於N大於2之1/N速率架構的時脈資料回復電路。圖7及圖8說明一種應用於1/9速率架構的相位偵測器300及其相關的時序圖。當應用於1/9速率架構時，共有18組時脈訊號CLK1-CLK18、18組取樣元件111-1118、18組比較元件121-1218、18組脈寬調整模組131-1318以及18組輸出元件141-1418。時脈訊號CLK1-CLK18彼此依序落後，且落後幅度為0.5 UI，每一個時脈訊號CLK1-CLK18的脈波寬度為4.5 UI。資料訊號DS透過取樣元件111-1118分別對應時脈訊號CLK1-CLK18進行取樣後，提供取樣值D1-D18至比較元件121-1218進行比較。須說明的
是，每一個比較元件121-1218僅輸入2個取樣值相鄰的取樣值，例如比較元件121輸入之取樣值為D1、D2。當取樣值至末位時(本實施例中為取樣值D18)，下一位取樣值為取樣值的首位(本實施例中為取樣值D1)。例如比較元件1218輸入之取樣值為D18、D1。此外，圖7係為了圖面表示清楚而簡化圖面之線路連接，例如圖7中繪製的取樣元件113僅是為了說明取樣元件113的連接方式，並非為須有兩個取樣元件113。相位偵測器300的其餘流程與前述實施例相同，於此並不贅述。然而，本發明並不限於用於1/9速率的架構，本發明可以透過增加減少元件的數量以應用於各種架構之中。
於一實施例中，本發明提供一種時脈資料回復裝置，包含上述任一相位偵測器、充電泵、迴路濾波器以及壓控震盪器。充電泵耦接至相位偵測器，且至少接收第一輸出訊號。迴路濾波器耦接至該充電泵。壓控震盪器耦接至充電泵。
本發明已由上述相關實施例加以描述，然而上述實施例僅為實施本發明之範例。必需指出的是，已揭露之實施例並未限制本發明之範圍。相反地，包含於申請專利範圍之精神及範圍之修改及均等設置均包含於本發明之範圍內。
100:相位偵測器
111,112:取樣元件
121:比較元件
131:脈寬調整模組
141:輸出元件
DS:資料訊號
CLK1,CLK2,CLK3:時脈訊號
D1,D2:取樣值
ACK1:調整時脈訊號
CS1:比較訊號
AS1:調整訊號
OS1:輸出訊號
Claims (9)
- 一種相位偵測器，包含： 一第一取樣元件，對應一第一時脈訊號對一資料訊號進行取樣並輸出一第一取樣值； 一第二取樣元件，對應一第二時脈訊號對該資料訊號進行取樣並輸出一第二取樣值； 一第一比較元件，耦接於該第一取樣元件及該第二取樣元件且接收該第一取樣值與該第二取樣值，當該第一取樣值與該第二取樣值為不同時，該第一比較元件輸出一第一比較訊號； 一第一脈寬調整模組，接收一第三時脈訊號及一第一調整時脈訊號，其中該第三時脈訊號的正緣點與該第一調整時脈訊號的正緣點之間有一時間間隔，該第一脈寬調整模組於該時間間隔的區間內輸出一第一調整訊號；以及 一第一輸出元件，耦接該第一比較元件及該第一脈寬調整模組且接收該第一比較訊號與該第一調整訊號，該第一輸出元件將該第一比較訊號與該第一調整訊號進行一邏輯運算後輸出一第一輸出訊號。
- 如請求項1所述的相位偵測器，還包含： 一第三取樣元件，對應該第三時脈訊號對該資料訊號進行取樣並輸出一第三取樣值； 一第二比較元件，耦接於該第二取樣元件及該第三取樣元件且接收該第二取樣值與該第三取樣值，當該第二取樣值與該第三取樣值為不同時，該第二比較元件輸出一第二比較訊號； 一第二脈寬調整模組，接收一第四時脈訊號及一第二調整時脈訊號，其中該第四時脈訊號的正緣點與該第二調整時脈訊號的正緣點之間有該時間間隔，該第二脈寬調整模組於該時間間隔的區間內輸出一第二調整訊號；以及 一第二輸出元件，耦接該第二比較元件及該第二脈寬調整模組且接收該第二比較訊號與該第二調整訊號，該第二輸出元件將該第二比較訊號與該第二調整訊號進行該邏輯運算後輸出一第二輸出訊號。
- 如請求項1所述的相位偵測器，其中該第一時脈訊號、該第二時脈訊號及該第三時脈訊號的時脈寬度彼此相同且該第一時脈訊號、該第二時脈訊號及該第三時脈訊號的正緣點彼此依序落後。
- 如請求項3所述的相位偵測器，其中該第一時脈訊號、該第二時脈訊號及該第三時脈訊號的正緣點彼此依序落後的間隔為0.5 UI。
- 如請求項1所述的相位偵測器，其中該時間間隔為0.5 UI、1 UI與1.5 UI其中之一者。
- 如請求項2所述的相位偵測器，其中該第三該時脈訊號及該第四時脈訊號的時脈寬度彼此相同且該第四時脈訊號的正緣點落後該第三時脈訊號的間隔為0.5 UI。
- 如請求項1所述的相位偵測器，其中該第一脈寬調整模組包括一反閘以及一及閘，該第一調整時脈訊號經過該反閘後輸入該及閘，該第三時脈訊號輸入該及閘。
- 如請求項1所述的相位偵測器，其中該邏輯運算為及(AND)邏輯運算。
- 一種時脈資料回復裝置，包含： 請求項1-8項任一項之相位偵測器； 充電泵，耦接至該相位偵測器，且至少接收該第一輸出訊號； 迴路濾波器，耦接至該充電泵；以及 壓控震盪器，耦接至該充電泵。
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| TW109137967A TWI751767B (zh) | 2020-10-30 | 2020-10-30 | 一種用於低功率應用的時脈資料回復迴路穩定性改善裝置及相位偵測器 |
Country Status (2)
| Country | Link |
|---|---|
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| TW (1) | TWI751767B (zh) |
Citations (4)
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|---|---|---|---|---|
| TWI532324B (zh) * | 2009-04-21 | 2016-05-01 | 三星電子股份有限公司 | 延遲鎖定迴路及驅動延遲鎖定迴路之方法 |
| TWI656743B (zh) * | 2017-10-19 | 2019-04-11 | 創意電子股份有限公司 | 取樣相位調整裝置及其調整方法 |
| US10541691B1 (en) * | 2019-02-25 | 2020-01-21 | International Business Machines Corporation | Bang-bang phase detectors |
| CN110798208A (zh) * | 2019-10-26 | 2020-02-14 | 复旦大学 | 一种亚采样锁相环及其快速锁定方法 |
-
2020
- 2020-10-30 TW TW109137967A patent/TWI751767B/zh active
-
2021
- 2021-04-08 CN CN202110378680.0A patent/CN114448429A/zh active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI532324B (zh) * | 2009-04-21 | 2016-05-01 | 三星電子股份有限公司 | 延遲鎖定迴路及驅動延遲鎖定迴路之方法 |
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| CN110798208A (zh) * | 2019-10-26 | 2020-02-14 | 复旦大学 | 一种亚采样锁相环及其快速锁定方法 |
Also Published As
| Publication number | Publication date |
|---|---|
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| TW202217501A (zh) | 2022-05-01 |
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